KR101567024B1 - 반도체 기억 소자 - Google Patents

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Abstract

반도체 기억 소자를 제공한다. 이 소자는 반도체 기판의 상부면에 수직한 방향으로 연장된 로컬 비트라인 및 로컬 비트라인을 교차하는 로컬 워드라인을 포함한다. 로컬 비트라인은 비트라인 트랜지스터의 게이트를 관통하는 비트라인 채널 필라의 상부면에 전기적으로 접속되고, 로컬 워드라인은 워드라인 트랜지스터의 게이트를 관통하는 워드라인 채널 필라의 상부면에 전기적으로 접속된다.

Description

반도체 기억 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것으로, 특히, 반도체 기억 소자에 관한 것이다.
반도체 기억 소자는 디지털 데이터들을 저장할 수 있다. 전자 산업 및 반도체 산업이 고도로 발전함에 따라, 반도체 기억 소자의 고집적화에 대한 요구가 점점 증가되고 있다. 예컨대, 랩탑(laptop) 컴퓨터, 휴대폰, 디지털 카메라 또는 MP3 플레이어등의 휴대용 전자 제품이 발전함으로써, 더욱 많은 데이터를 저장할 수 있는 반도체 기억 소자가 요구되고 있다.
일반적으로, 반도체 기억 소자의 고집적화를 위하여, 소자를 구성하는 미세 패턴들의 최소 선폭을 감소시킬 수 있다. 미세 패턴의 최소 선폭을 2차원적으로 감소시킴으로써, 제한된 면적 내에서 보다 많은 기억 셀들을 집적시킬 수 있다. 하지만, 최소 선폭을 감소시키는 방법은 여러가지 요인들(ex, 포토리소그라피 공정의 한계등)에 의하여 한계에 다다르고 있다. 이에 따라, 최근에 반도체 기억 소자의 고집적화를 위한 다른 방안들에 대한 연구들이 활발히 진행되고 있다.
본 발명이 이루고자 하는 일 과제는 고집적화에 최적화된 반도체 기억 소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 일 과제는 고집적화에 최적화된 3차원 구조를 갖는 반도체 기억 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 일 과제는 고집적화에 최적화되고 효율적으로 구동되는 반도체 기억 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 과제들은 상술된 과제들에 제한되지 않는다. 여기에서 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술된 기술적 과제들을 해결하기 위한 반도체 기억 소자를 제공한다. 이 소자는 반도체 기판의 제1 영역 내에 배치된 제1 워드라인 트랜지스터의 게이트; 상기 반도체 기판의 제2 영역 내에 배치된 비트라인 트랜지스터의 게이트; 상기 제1 워드라인 트랜지스터의 게이트를 관통하고 상기 제1 워드라인 트랜지스터의 게이트와 절연된 적어도 하나의 제1 워드라인 채널 필라; 상기 비트라인 트랜지스터의 게이트를 관통하고 상기 비트라인 트랜지스터의 게이트와 절연된 적어도 하나의 비트라인 채널 필라; 상기 반도체 기판의 상부면에 수직한(vertical) 제1 방향으로 연장되고, 상기 비트라인 채널 필라의 상부면에 전기적으로 접속된 로컬 비트라인; 상기 로컬 비트라인 일측에 배치되고, 상기 제1 방향에 수직한(perpendicular) 제2 방향으로 연장되어 상기 로컬 비트라인과 교차하고, 상기 제1 워드라인 채널 필라의 상부면에 전기적으로 접속된 제1 로컬 워드라인; 및 상기 로컬 비트라인 및 제1 로컬 워드라인간 교차점에 형성된 제1 기억 셀을 포함한다.
일 실시예에 따르면, 상기 비트라인 트랜지스터의 게이트는 상기 제1 워드라인 트랜지스터의 게이트에 커플링되어, 하나의 블록 선택 신호에 의하여 상기 제1 워드라인 트랜지스터의 게이트 및 상기 비트라인 트랜지스터의 게이트가 제어될 수 있다.
일 실시예에 따르면, 상기 소자는 상기 제1 영역 내에 배치된 바이어스 트랜지스터의 게이트; 상기 바이어스 트랜지스터의 게이트를 관통하고 상기 바이어스 트랜지스터의 게이트와 절연된 적어도 하나의 바이어스 채널 필라; 및 상기 바이어스 채널 필라의 하부면에 접속된 바이어스 라인을 더 포함할 수 있다. 이 경우에, 상기 바이어스 트랜지스터의 게이트는 상기 제1 워드라인 트랜지스터의 게이트에 연결되고, 상기 비트라인 트랜지스터의 게이트는 상기 바이어스 채널 필라의 상부면과 전기적으로 접속된다.
일 실시예에 따르면, 상기 바이어스 라인은 상기 바이어스 트랜지스터의 게이트 아래의 반도체 기판에 정의된 바이어스 활성부 내에 도펀트를 도핑시켜 형성될 수 있다.
일 실시예에 따르면, 상기 소자는 상기 제1 영역 내에 배치된 제2 워드라인 트랜지스터의 게이트; 상기 제2 워드라인 트랜지스터의 게이트를 관통하고 상기 제2 워드라인 트랜지스터의 게이트와 절연된 적어도 하나의 제2 워드라인 채널 필라; 상기 제2 영역 내에 상기 로컬 비트라인의 타측에 배치되고 상기 제2 방향으로 연장되어 상기 로컬 비트라인과 교차하고 상기 제2 워드라인 채널 필라의 상부면과 전기적으로 접속된 제2 로컬 워드라인; 및 상기 제2 로컬 워드라인 및 상기 로컬 비트라인의 교차점에 형성된 제2 기억 셀을 더 포함할 수 있다. 상기 제1 워드라인 트랜지스터의 게이트 및 제2 워드라인 트랜지스터의 게이트는 서로 연결된다.
일 실시예에 따르면, 상기 소자는 상기 제1 워드라인 채널 필라의 하부면과 접속된 제1 글로벌 워드라인; 상기 제2 워드라인 채널 필라의 하부면과 접속된 제2 글로벌 워드라인; 및 상기 비트라인 채널 필라의 하부면과 접속된 글로벌 비트라인을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제1 글로벌 워드라인은 상기 제1 워드라인 트랜지스터의 게이트 아래의 반도체 기판에 정의된 제1 워드라인 활성부 내에 형성될 수 있다. 상기 제2 글로벌 워드라인은 상기 제2 워드라인 트랜지스터의 게이트 아래의 반도체 기판에 정의된 제2 워드라인 활성부 내에 형성될 수 있다. 상기 글로벌 비트라인은 상기 비트라인 트랜지스터의 게이트 아래의 반도체 기판에 정의된 비트라인 활성부 내에 형성될 수 있다.
일 실시예에 따르면, 상기 제1 기억 셀은 상기 제1 로컬 워드라인 및 상기 로컬 비트라인 사이에 개재된 제1 가변 저항체를 포함할 수 있으며, 상기 제2 기억 셀은 상기 제2 로컬 워드라인 및 상기 로컬 비트라인 사이에 개재된 제2 가변 저항체를 포함할 수 있다.
일 실시예에 따르면, 상기 소자는 상기 제1 영역내에 배치되고 상기 제1 및 제2 워드라인 트랜지스터들의 게이트들과 이격된 블록 선택 트랜지스터의 게이트; 상기 블록 선택 트랜지스터의 게이트를 관통하고 상기 블록 선택 트랜지스터의 게이트와 절연된 적어도 하나의 블록 선택 채널 필라; 및 상기 블록 선택 채널 필라의 하부면에 전기적으로 접속된 블록 선택 신호 라인을 더 포함할 수 있다. 상기 블록 선택 채널 필라의 상부면은 상기 서로 연결된 제1 및 제2 워드라인 트랜지스터들의 게이트들과 전기적으로 접속된다.
상술된 바와 같이, 제1 워드라인 채널 필라가 제1 워드라인 트랜지스터의 게이트를 관통하고, 비트라인 채널 필라가 비트라인 트랜지스터의 게이트를 관통한다. 이에 따라, 제1 로컬 워드라인 및 수직형 로컬 비트라인의 교차점에 형성된 제1 기억 셀을 선택하기 위한 제1 워드라인 트랜지스터 및 비트라인 트랜지스터는 수직형 채널을 가질 수 있다. 그 결과, 제1 워드라인 트랜지스터 및 비트라인 트랜지스터의 평면적을 감소시켜 고집적화된 반도체 기억 소자를 구현할 수 있다.
또한, 상기 비트라인 트랜지스터의 게이트는 상기 제1 워드라인 트랜지스터의 게이트에 커플링되어, 하나의 블록 선택 신호에 의하여 상기 제1 워드라인 트랜지스터의 게이트 및 상기 비트라인 트랜지스터의 게이트가 제어될 수 있다. 이로써, 동작 효율이 향상된 반도체 기억 소자를 구현할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어 진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어 지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다.
도 1은 본 발명의 실시예에 따른 반도체 기억 소자를 나타내는 회로도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 기억 소자는 복수의 메모리 블록들(MBLK, memory blocks), 복수의 로컬 비트라인 선택부들(200, local bitline selection part), 복수의 로컬 워드라인 선택부들(230, local wordline selection part), 및 블록 선택 회로(270, block selection circuit)를 포함할 수 있다. 상기 로컬 비트라인 선택부들(200)은 상기 메모리 블록들(MBLK)에 각각 대응되고, 또한, 상기 로컬 워드라인 선택부들(230)도 상기 메모리 블록들(MBLK)에 각각 대응된다. 예컨대, 상기 각 메모리 블록(MBLK)에 하나의 로컬 비트라인 선택 부(200) 및 하나의 로컬 워드라인 선택부(230)가 연결될 수 있다. 상기 반도체 기억 소자는 복수의 바이어스 트랜지스터들(240) 및 복수의 블록 선택 트랜지스터(245)를 더 포함한다. 상기 각 바이어스 트랜지스터(240)는 상기 각 메모리 블록(MBLK)에 연결된 로컬 비트라인 선택부(200) 및 로컬 워드라인 선택부(230)를 서로 커플링(coupling)시킬 수 있다. 상기 각 블록 선택 트랜지스터(245)는 상기 각 로컬 워드라인 선택부(230)에 연결될 수 있다.
상기 각 메모리 블록(MBLK)은 복수의 기억 셀들을 포함한다. 상기 반도체 기억 소자에 포함된 기억 셀들은 상기 메모리 블록들(MBLK)에 통하여 3차원 구조로 배열될 수 있다. 구체적으로, 상기 각 메모리 블록(MBLK)은 z축 방향으로 나란히 연장되는 복수의 로컬 비트라인들(LBL) 및 상기 z축 방향에 수직한 x축 방향으로 나란히 연장되는 복수의 제1 로컬 워드라인들(LWL1)을 포함할 수 있다. 상기 z축 방향은 반도체 기판의 상부면에 수직한(vertical) 방향인 것이 바람직하다. 상기 반도체 기판의 상부면은 xy평면과 평행할 수 있다. 상기 각 메모리 블록(MBLK)내 제1 로컬 워드라인들(LWL1)은 상기 z축 방향으로 적층된다. 상기 각 메모리 블록(MBLK)내 제1 로컬 워드라인들(LWL1)은 상기 z축 방향으로 서로 이격된다. 상기 로컬 비트라인(LBL) 및 상기 제1 로컬 워드라인(LWL1)의 교차점에 제1 기억 셀(MC1)이 배치된다. 복수의 상기 제1 기억 셀들(MC1)이 로컬 비트라인들(LBL) 및 제1 로컬 워드라인들(LWL1)의 교차점들에 각각 배치된다.
상기 각 메모리 블록(MBLK)은 상기 x축 방향으로 나란히 연장된 복수의 제2 로컬 워드라인들(LWL2)을 더 포함할 수 있다. 상기 제2 로컬 워드라인들(LWL2)도 상기 로컬 비트라인들(LBL)과 교차한다. 제2 기억 셀(MC2)이 상기 제2 로컬 워드라인(LWL2) 및 로컬 비트라인(LBL)의 교차점에 배치된다. 복수의 상기 제2 기억 셀들(MC2)이 상기 제2 로컬 워드라인들(LWL2) 및 로컬 비트라인들(LBL)의 교차점들에 각각 연결된다. 상기 각 메모리 블록(MBLK)내 상기 제2 로컬 워드라인들(LWL2)은 상기 z축 방향으로 적층된다. 상기 각 메모리 블록(MBLK)내 상기 제2 로컬 워드라인들(LWL2)은 상기 z축 방향으로 서로 이격된다.
상기 제1 로컬 워드라인들(LWL1)은 상기 로컬 비트라인들(LBL)의 제1 측에 배치되고, 상기 제2 로컬 워드라인들(LWL2)은 상기 로컬 비트라인들(LBL)의 제2 측에 배치된다. 즉, 상기 로컬 비트라인들(LBL)은 상기 제1 로컬 워드라인들(LWL1) 및 제2 로컬 워드라인들(LWL2) 사이에 배치된다. 하나의 로컬 비트라인(LBL)에 배치되는 제1 기억 셀들(MC1) 및 제2 기억 셀들(MC2)은 상기 하나의 로컬 비트라인(LBL)을 공유한다. 상기 제2 로컬 워드라인들(LWL2)이 위치하는 높이들은 상기 제1 로컬 워드라인들(LWL1)이 위치하는 높이들과 각각 동일할 수 있다. 다시 말해서, 상기 각 메모리 블록(BMLK)내에서, 서로 동일한 높이에 위치한 제1 로컬 워드라인(LWL1) 및 제2 로컬 워드라인(LWL2)은 상기 로컬 비트라인(LBL)의 제1 측 및 제2 측에 각각 배치된다. 상기 각 메모리 블록(BMLK)내에서 서로 동일한 높이에 위치한 제1 및 제2 로벌 워드라인들(LWL1,LWL2)는 로컬 워드라인 그룹(LWLg)이라 정의한다. 상기 각 블록 메모리 블록(MBLK) 내에 복수의 상기 로컬 워드라인 그룹들(LWLg)이 상기 로컬 비트라이들(LBL)이 연장되는 방향(즉, z축 방향)으로 적층된다. 상술된 바와 같이, 상기 로컬 워드라인 그룹(LWLg)과 상기 로컬 비트라인(LBL) 간 교차점들에 배치된 제1 기억 셀(MC1) 및 제2 기억 셀(MC2)은 상기 로컬 비트라인(LBL)을 공유할 수 있다. 상기 제1 및 제2 기억 셀들(MC1,MC2)의 각각은 가변 저항체를 포함할 수 있다. 상기 가변 저항체는 서로 다른 저항값을 복수의 안정된 상태들로 변환가능하다. 상기 제1 및 제2 기억 셀들(MC1,MC2)는 비휘발성 특성을 가질 수 있다.
상기 각 메모리 블록(MBLK)의 로컬 비트라인들(LBL)은 글로벌 비트라인들(GBL)에 각각 커플링된다. 상기 복수의 메모리 블록들(MBLK)은 상기 글로벌 비트라인들(GBL)을 공유할 수 있다. 상기 글로벌 비트라인들(GBL)은 y축 방향으로 나란히 연장될 수 있다. 상기 y축 방향은 상기 z축 및 x축 방향들에 대해서 수직한 방향이다. 상기 글로벌 비트라인들(GBL)은 센스 앰프(미도시함)에 연결될 수 있다. 상기 메모리 블록들(MBLK)은 상기 y축 방향을 따라 배열되고, 상기 y축 방향으로 서로 이격될 수 있다. 이로써, 상기 복수의 메모리 블록들(MBLK)내의 기억 셀들(MC1,MC2)은 3차원 구조로 배열된다.
상기 메모리 블록(MBLK)의 로컬 비트라인들(LBL) 및 상기 글로벌 워드라인들(GBL) 사이에 상기 로컬 비트라인 선택부(200)가 배치된다. 상기 로컬 비트라인 선택부(200)는 복수의 비트라인 트랜지스터들(205)을 포함한다. 상기 각 비트라인 트랜지스터(205)는 게이트, 제1 단자 및 제2 단자를 포함한다. 상기 비트라인 트랜지스터(205)의 상기 제1 및 제2 단자들 중에서 어느 하나는 소오스에 해당하고, 다른 하나는 드레인에 해당한다. 상기 비트라인 트랜지스터들(205)의 제1 단자들은 상기 메모리 블록(MBLK)내 로컬 비트라인들(LBL)과 각각 연결되고, 상기 비트라인 트랜지스터들(205)의 제2 단자들은 상기 글로벌 비트라인들(GBL)에 각각 연결된다.
상기 메모리 블록(MBLK)내 제1 로컬 워드라인들(LWL1)은 제1 글로벌 워드라인들(GWL1)에 커플링되고, 제2 로컬 워드라인들(LWL2)은 제2 글로벌 워드라인들(GWL2)에 커플링된다. 상기 제1 및 제2 글로벌 워드라인들(GWL1,GWL2)은 워드라인 디코더(wordline decorder, 미도시함)에 연결될 수 있다. 상기 글로벌 워드라인들(GWL1,GWL2)은 상기 y축 방향으로 나란히 연장될 수 있다. 예컨대, 상기 글로벌 워드라인들(GWL1,GWL2)은 상기 글로벌 비트라인들(GBL)과 평행할 수 있다. 상기 메모리 블록의 로컬 워드라인들(LWL1,LWL2) 및 글로벌 워드라인들(GWL1,GWL2) 사이에 로컬 워드라인 선택부(230)가 배치된다. 상기 로컬 워드라인 선택부(230)는 상기 제1 로컬 워드라인들(LWL1)에 각각 대응되는 제1 워드라인 트랜지스터들(235a), 및 상기 제2 로컬 워드라인들(LWL2)에 각각 대응되는 제2 워드라인 트랜지스터들(235b)을 포함할 수 있다. 상기 제1 워드라인 트랜지스터(235a)는 게이트, 제1 단자 및 제2 단자를 포함한다. 상기 제1 워드라인 트랜지스터(235a)의 제1 단자 및 제2 단자 중에 어느 하나는 소오스에 해당하고, 다른 하나는 드레인에 해당한다. 상기 제1 워드라인 트랜지스터(235a)의 제1 단자는 상기 제1 로컬 워드라인(LWL1)에 연결되고, 제2 단자는 상기 제1 글로벌 워드라인(GWL1)에 연결된다. 상기 제2 워드라인 트랜지스터(235b)는 게이트, 제1 단자 및 제2 단자를 포함한다. 상기 제2 워드라인 트랜지스터(235b)의 제1 단자 및 제2 단자 중에서 어느 하나는 소오스에 해당하고, 다른 하나는 드레인에 해당한다. 상기 제2 워드라인 트랜지스터(235b)의 제1 단자는 제2 로컬 워드라인(LWL2)에 연결되고, 제2 단자는 제2 글로벌 워드라 인(GWL2)에 연결된다.
상기 제1 워드라인 트랜지스터들(235a) 및 제2 워드라인 트랜지스터들(235b)은 상기 z축 방향을 따라 교대로 배치될 수 있다. 서로 인접한 제1 워드라인 트랜지스터(235a) 및 제2 워드라인 트랜지스터(235b)을 워드라인 선택 요소 그룹으로 정의한다. 상기 워드라인 선택 요소 그룹은 상기 로컬 워드라인 그룹(LWLg)과 연결된다. 상기 로컬 워드라인 선택부(230)내 워드라인 선택 요소 그룹의 갯수는 상기 메모리 블록(MBLK)내 로컬 워드라인 그룹(LWLg)의 갯수와 동일한 것이 바람직하다.
상기 블록 선택 회로(270)는 어드레스 정보에 따라 복수의 메모리 블록들(MBLK) 중에서 하나의 메모리 블록을 선택하기 위한 블록 선택 신호를 발생시킨다. 상기 메모리 블록(MBLK)에 연결된 로컬 비트라인 선택부(200) 및 로컬 워드라인 선택부(230)는 서로 커플링된다. 이로써, 하나의 상기 블록 선택 신호에 의하여 선택된 메모리 블록(MBLK)에 연결된 로컬 워드라인 선택부(230) 및 로컬 비트라인 선택부(200)가 선택될 수 있다.
구체적으로, 상기 로컬 워드라인 선택부(230)는 상기 바이어스 트랜지스터(240)에 의하여 상기 로컬 비트라인 선택부(200)와 커플링될 수 있다. 상기 바이어스 트랜지스터(240)는 게이트, 제1 단자 및 제2 단자를 포함한다. 상기 바이어스 트랜지스터(240)의 제1 단자 및 제2 단자 중에 어느 하나는 소오스에 해당하고, 다른 하나는 드레인에 해당한다. 상기 로컬 워드라인 선택부(230)내 제1 워드라인 트랜지스터들(235a)의 게이트들 및 제2 워드라인 트랜지스터들(235b)의 게이트들은 하나의 워드라인 선택 게이트 라인(250)에 연결된다. 상기 로컬 비트라인 선택 부(200)내 비트라인 트랜지스터들(205)의 게이트들은 하나의 비트라인 선택 게이트 라인(210)에 연결된다. 상기 워드라인 선택 게이트 라인(250)은 연장되어 상기 바이어스 트랜지스터(240)의 게이트와 연결된다. 상기 바이어스 트랜지스터(240)의 제1 단자는 상기 비트라인 선택 게이트 라인(210)에 연결되고, 상기 바이어스 트랜지스터(240)의 제2 단자는 바이어스 라인(242)에 연결된다. 상기 복수의 메모리 블록들(MBLK)에 대응되는 복수의 바이어스 트랜지스터들(240)의 제2 단자들은 하나의 상기 바이어스 라인(242)에 연결될 수 있다. 상기 바이어스 라인(242)은 상기 글로벌 워드라인들(GWL1,GWL2)과 평행하게 연장될 수 있다.
복수의 상기 블록 선택 트랜지스터들(245)가 복수의 상기 로컬 워드라인 선택부들(230)에 각각 연결된다. 구체적으로, 상기 블록 선택 트랜지스터(245)는 게이트, 제1 단자 및 제2 단자를 포함한다. 상기 블록 선택 트랜지스터(245)의 제1 단자 및 제2 단자 중에 어느 하나는 소오스에 해당하고, 다른 하나는 드레인에 해당한다. 상기 블록 선택 트랜지스터(245)의 제1 단자는 상기 워드라인 선택 게이트 라인(250)에 연결되고, 상기 블록 선택 트랜지스터(245)의 제2 단자는 블록 선택 신호 라인(249)에 연결된다. 상기 블록 선택 신호 라인(249)은 상기 z축 방향으로 연장될 수 있다. 즉, 상기 블록 선택 신호 라인(249)은 상기 로컬 비트라인(LBL)과 평행할 수 있다. 상기 블록 선택 신호 라인(249)은 상기 블록 선택 회로(270)에 연결된다. 상기 블록 선택 트랜지스터(245)의 게이트는 블록 선택 게이트 라인(247)에 연결될 수 있다. 상기 블록 선택 게이트 라인(247)은 상기 글로벌 워드라인들(GWL1,GWL2)과 평행할 수 있다.
상술된 반도체 기억 소자에서, 하나의 기억 셀을 선택하는 방법을 설명한다. 상기 블록 선택 게이트 라인(247)에 턴온 전압(turn on volatage)이 인가되고, 상기 블록 선택 회로(270)에 의하여 상기 블록 선택 신호 라인들(249)에서 선택된 하나에 블록 선택 신호를 제공한다. 상기 블록 선택 신호는 선택된 블록 선택 트랜지스터(245)를 경유하여 선택된 워드라인 선택 게이트 라인(250)에 공급된다. 이에 따라, 선택된 로컬 워드라인 선택부(230)의 워드라인 트랜지스터들(235a,235b)이 턴온된다. 또한, 상기 선택된 로컬 워드라인 선택부(230)에 연결된 바이어스 트랜지스터(240)가 턴온된다. 선택된 바이어스 트랜지스터(240)가 턴온됨으로써, 바이어스 라인(242)으로 공급된 바이어스 전압이 선택된 바이어스 트랜지스터(240)의 제1 단자에 연결된 비트라인 선택 게이트 라인(210)에 공급된다. 이에 따라, 선택된 로컬 비트라인 선택부(200)의 비트라인 트랜지스터들(205)이 턴온된다.
상기 글로벌 워드라인들(GWL1,GWL2) 중에서 선택된 글로벌 워드라인 및 상기 글로벌 비트라인들(GBL) 중에서 선택된 글로벌 비트라인에 동작 전압을 인가함으로써, 하나의 메모리 블록(MBLK)내 하나의 기억 셀이 선택될 수 있다.
상술된 반도체 기억 소자에 따르면, 상기 기억 셀들(MC1,MC2)은 상기 메모리 블록들(MBLK)을 통하여 3차원적 구조로 배열된다. 이로써, 상기 반도체 기억 소자는 고집적화될 수 있다. 또한, 상기 각 메모리 블록들(MBLK)은 상기 로컬 비트라인들(LBL)을 공유하는 제1 기억 셀들(MC1) 및 제2 기억 셀들(MC2)을 포함할 수 있다. 이로써, 반도체 기억 소자는 더욱 고집적화될 수 있다.
또한, 상기 메모리 블록(MBLK)에 연결된 로컬 비트라인 선택부(200) 및 로컬 워드라인 선택부(230)는 서로 커플링된다. 이에 따라, 하나의 블록 선택 신호에 의하여 복수의 메모리 블록들(MBLK) 중에서 하나가 선택될 수 있다. 그 결과, 반도체 기억 소자의 동작 효율이 향상된다. 또한, 상기 복수의 메모리 블록들(MBLK)은 상기 글로벌 워드라인들(GWL1,GWL2)에 연결된 워드라인 디코더 및 상기 글로벌 비트라인들(GBL)에 연결된 센스 앰프를 공유한다. 이로써, 고집적화된 반도체 기억 소자가 구현될 수 있다.
한편, 본 발명의 일 실시예에 따르면, 상기 메모리 블록(MBLK)은 상기 제1 기억 셀들(MC1)만을 포함할 수도 있다. 이 경우에, 상기 제2 로컬 워드라인들(LWL2), 제2 워드라인 트랜지스터들(235b), 및 제2 글로벌 워드라인들(GWL2)이 생략될 수 있다.
다음으로, 상술된 반도체 기억 소자를 반도체 기판에 구현한 실시예를 도면들을 참조하여 설명한다.
도 2는 본 발명의 실시예에 따른 반도체 기억 소자를 나타내는 평면도이고, 도 3a, 도 3b, 도 3c 및 도 3d는 각각 도 2의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ' 을 따라 취해진 단면도들이다.
도 2, 도 3a 내지 도 3d를 참조하면, 반도체 기판(100)은 제1 영역(50) 및 제2 영역(60)을 포함한다. 상기 제1 영역(50)은 기억 셀들을 구동하기 위한 주변회로가 배치되는 주변 영역일 수 있다. 상기 제2 영역(60)은 상기 기억 셀들이 배치되는 셀 어레이 영역일 수 있다. 상기 제1 영역(50)은 도 1에 도시된 로컬 워드라인 선택부들(230)이 배치되는 제1 부 영역(52)을 포함할 수 있다. 또한, 상기 제1 영역(50)은 도 1에 도시된 바이어스 트랜지스터들(240)이 배치되는 제2 부 영역(54) 및 블록 선택 트랜지스터들(245)이 배치되는 제3 부 영역(56)을 더 포함할 수 있다. 이에 더하여, 도 2에 도시하지 않았지만, 상기 제1 영역(50)은 도 1에 개시된 블록 선택 회로(270), 센스 앰프(미도시함) 및 워드라인 디코더등이 배치되는 다른 부 영역들을 더 포함할 수 있다. 상기 제2 영역(60)내에 도 1에 도시된 메모리 블록들(MBLK) 및 로컬 비트라인 선택부들(200)이 배치될 수 있다.
상기 반도체 기판(100)에 활성부들(104a,104b,104c,140d,105)을 정의하는 소자분리 패턴(102)이 배치된다. 상기 소자분리 패턴(102)은 트렌치형(trench type)일 수 있다. 상기 제1 영역(50) 내에 제1 워드라인 활성부들(104a), 제2 워드라인 활성부들(104b), 바이어스 활성부(104c) 및 블록 선택 활성부(104d)가 정의된다. 상기 제1 및 제2 워드라인 활성부들(104a,104b)은 상기 제1 부 영역(52) 내에 배치되고, 상기 바이어스 활성부(104c)는 상기 제2 부 영역(54) 내에 배치되며, 상기 블록 선택 활성부(104d)는 상기 제3 부 영역(56) 내에 배치될 수 있다. 상기 제1 부 영역(52)는 상기 제2 부 영역(54) 및 제3 부 영역(56) 사이에 배치될 수 있다. 이때, 상기 제2 부 영역(54)은 상기 제1 부 영역(52) 및 제2 영역(60) 사이에 배치될 수 있다. 상기 제2 영역(60) 내에 비트라인 활성부들(105)이 정의된다. 상기 활성부들(104a, 104b,104c,104d,105)은 상기 소자분리 패턴(102)에 의해 의해 둘러싸인 반도체기 가판(100)의 일부분들일 수 있다. 상기 활성부들(104a,104b,104c, 104d,105)은 제1 타입의 도펀트로 도핑될 수 있다.
상기 제1 워드라인 활성부들(104a) 및 제2 워드라인 활성부들(104b)은 y축 방향을 따라 나란히 연장될 수 있다. 상기 제1 워드라인 활성부들(104a) 및 제2 워드라인 활성부들(104b)은 상기 y축 방향에 수직한(perpendicular) x축 방향을 따라 교대로 배치될 수 있다. 상기 바이어스 활성부(104c)는 상기 제2 워드라인 활성부들(104a,104b)과 평행하게 연장될 수 있다. 상기 제3 부 영역(56) 내에 복수의 상기 블록 선택 활성부들(104d)이 배치될 수 있다. 상기 블록 선택 활성부들(104d)은 상기 y축 방향을 따라 일 열로 배열될 수 있다. 이때, 상기 블록 선택 활성부들(104d)은 상기 y축 방향으로 서로 이격되는 것이 바람직하다. 상기 블록 선택 활성부들(104d) 사이에 상기 소자분리 패턴(102)이 배치된다. 상기 비트라인 활성부들(105)도 상기 y축 방향으로 나란히 배열될 수 있다. 즉, 상기 비트라인 활성부들(105)은 상기 워드라인 활성부들(104a,104b)과 평행할 수 있다.
서로 인접한 제1 워드라인 활성부(104a) 및 제2 워드라인 활성부(104a)간 상기 x축 방향의 간격은 1 F일 수 있다. 여기서, F(Feature)는 디자인룰 상 최소 단위로 정의될 수 있다. 상기 바이어스 활성부(104c)와 이에 가장 인접한 제1 워드라인 활성부(104a)간 x축 방향의 간격도 1 F인 것이 바람직하다. 상기 블록 선택 활성부(104d) 및 이에 가장 인접한 제2 워드라인 활성부(104b)간 x축 방향의 간격은 1 F 보다 클 수 있다. 예컨대, 상기 블록 선택 활성부(104d) 및 이에 가장 인접한 제2 워드라인 활성부(104b)간 x축 방향의 간격은 4 F일 수 있다.
제1 글로벌 워드라인들(GWL1)이 상기 제1 워드라인 활성부들(104a) 내에 각각 형성되고, 제2 글로벌 워드라인들(GWL2)이 상기 제2 워드라인 활성부들(104a) 내에 각각 형성된다. 상기 제1 글로벌 워드라인(GWL1)은 상기 제1 워드라인 활성 부(104a)의 길이방향으로 연장되고, 상기 제2 글로벌 워드라인(GWL2)은 상기 제2 워드라인 활성부(104b)의 길이방향으로 연장된다. 상기 제1 및 제2 글로벌 워드라인들(GWL1,GWL2)은 도펀트로 도핑된 영역들일 수 있다. 상기 제1 및 제2 글로벌 워드라인들(GWL1,GWL2)은 상기 워드라인 활성부들(104a,104b)과 다른 타입의 도펀트로 도핑된다. 즉, 상기 제1 및 제2 글로벌 워드라인들(GWL1,GWL2)은 제2 타입의 도펀트로 도핑된다. 상기 제1 타입의 도펀트 및 제2 타입의 도펀트 중에 어느 하나는 n형 도펀트이고, 다른 하나는 p형 도펀트이다. 상기 워드라인 활성부들(104a,104b)과 마찬가지로, 상기 제1 글로벌 워드라인들(GWL1) 및 제2 글로벌 워드라인들(GWL2)은 상기 x축 방향을 따라 교대로 배치될 수 있다.
상기 바이어스 활성부(104c)에 바이어스 라인(242)이 형성된다. 상기 바이어스 라인(242)은 상기 제2 타입의 도펀트로 도핑된 영역일 수 있다. 상기 바이어스 라인(242)은 상기 바이어스 활성부(104c)의 길이방향으로 연장된다. 상기 바이어스 라인(242)은 상기 글로벌 워드라인들(GWL1,GWL2)과 평행할 수 있다. 복수의 블록 선택 도프트 영역들(106, block selection doped region)이 상기 복수의 블록 선택 활성부들(104d) 내에 각각 형성된다. 상기 블록 선택 도프트 영역(106)은 상기 제2 타입의 도펀트로 도핑된다. 상기 블록 선택 도프트 영역들(106)은 서로 이격되어 전기적으로 절연될 수 있다.
계속해서, 도 2, 도 3a 내지 도 3d를 참조하면, 상기 제1 영역(50)의 반도체 기판(100) 상에 제1 게이트 패턴(110a) 및 블록 선택 게이트 패턴(110b)이 배치되고, 상기 제2 영역(60)의 반도체 기판(100) 상에 제2 게이트 패턴(110b)이 배치된 다. 상기 제2 게이트 패턴(110c), 제1 게이트 패턴(110a) 및 블록 선택 게이트 패턴(110b)은 상기 x축 방향을 따라 하나의 행을 이룰 수 있다. 이때, 제2 게이트 패턴(110c), 제1 게이트 패턴(110a) 및 블록 선택 게이트 패턴(110b)은 상기 x축 방향으로 서로 이격된다. 상기 하나의 행을 이루는 제2 게이트 패턴(110c), 제1 게이트 패턴(110a) 및 블록 선택 게이트 패턴(110b)을 게이트 그룹으로 정의한다. 상기 반도체 기판(100) 상에 복수의 상기 게이트 그룹들이 나란히 배치될 수 있다. 상기 게이트 그룹들은 y축 방향으로 서로 이격된다. 상기 게이트 패턴들(110a,110b,110c)과 상기 반도체 기판(100) 사이에 절연 패턴(107)이 배치된다.
상기 제1 게이트 패턴(110a)은 상기 x축 방향으로 연장되어 상기 제1 워드라인 활성부들(104a) 및 제2 워드라인 활성부들(104b)을 가로지른다. 이에 더하여, 상기 제1 게이트 패턴(110a)은 상기 바이어스 활성부(104c)도 가로지른다. 상기 블록 선택 게이트 패턴(110b)은 상기 블록 선택 활성부(104d) 상에 배치된다. 또한, 상기 블록 선택 게이트 패턴(110b)은 상기 블록 선택 활성부(104d) 일측의 소자분리 패턴(102) 상으로 연장될 수 있다. 상기 블록 선택 게이트 패턴(110b)의 연장부는 상기 블록 선택 활성부(104d) 및 제1 게이트 패턴(110a) 사이에 배치될 수 있다. 상기 제2 게이트 패턴(110c)는 상기 x축 방향으로 연장되어 상기 비트라인 활성부들(104a)을 가로지른다. 상기 제2 게이트 패턴(110c)은 상기 제2 부 영역(54)내로 더 연장될 수 있다. 상기 제2 부 영역(54) 내로 연장된 상기 제2 게이트 패턴(110c)은 상기 바이어스 활성부(104c) 옆의 소자분리 패턴(102) 상에 배치될 수 있다. 이 경우에도, 상기 제2 게이트 패턴(110c)은 상기 제1 게이트 패턴(110a)으 로부터 이격된다.
상기 각 제1 워드라인 활성부(104a) 상에 배치된 상기 제1 게이트 패턴(110a)의 제1 부분은 도 1의 제1 워드라인 트랜지스터(235a)의 게이트에 해당하고, 상기 각 제2 워드라인 활성부(104b) 상에 배치된 상기 제1 게이트 패턴(110a)의 제2 부분은 도 1의 제2 워드라인 트랜지스터(235b)의 게이트에 해당한다. 상기 바이어스 활성부(104c) 상에 배치된 상기 제1 게이트 패턴(110a)의 제3 부분은 도 1의 바이어스 트랜지스터(240)의 게이트에 해당한다. 즉, 상기 제1 게이트 패턴(110a)은 상기 제1 워드라인 트랜지스터들의 게이트들, 제2 워드라인 트랜지스터들의 게이트들, 바이어스 트랜지스터의 게이트를 포함한다. 상기 제1 게이트 패턴(110a)의 전체는 도 1의 워드라인 선택 게이트 라인(250)에 해당한다. 상기 블록 선택 게이트 패턴(110b)은 도 1의 블록 선택 트랜지스터(245)의 게이트에 해당한다. 상기 각 비트라인 활성부(105) 상에 배치된 상기 제2 게이트 패턴(110c)의 일부분은 도 1의 비트라인 트랜지스터(205)의 게이트에 해당한다. 또한, 상기 제2 게이트 패턴(110c)의 전체는 도 1의 비트라인 선택 게이트 라인(210)에 해당한다.
제1 층간 절연막(112)이 상기 반도체 기판(100) 전면 상에 배치된다. 상기 제1 층간 절연막(112)은 상기 게이트 패턴들(110a,110b,110c)을 덮는다. 또한, 상기 게이트 패턴들(110a,110b,110c) 사이의 공간을 채울 수 있다. 상기 제1 층간 절연막(112)은 평탄화된 상부면을 가질 수 있다. 상기 제1 층간 절연막(112)은 산화물, 질화물 및/또는 산화질화물등을 포함할 수 있다.
계속해서, 도 2, 도 3a 내지 도 3d를 참조하면, 제1 워드라인 채널 필 라(132a, first wordline channel pillar)가 상기 제1 층간 절연막(112), 제1 게이트 패턴(110a)의 제1 부분 및 절연 패턴(107)을 연속적으로 관통하여 상기 제1 글로벌 워드라인(GWL1)과 연결된다. 상기 제1 워드라인 채널 필라(132a)는 제1 워드라인 채널 홀(123a) 내에 배치된다. 하나 또는 복수의 상기 제1 워드라인 플러그(132a)가 상기 제1 게이트 패턴(110a)의 하나의 제1 부분을 관통할 수 있다. 다시 말해서, 하나 또는 복수의 상기 제1 워드라인 플러그(132a)가 상기 제1 워드라인 트랜지스터(도 1의 235a)의 게이트를 관통할 수 있다. 상기 제1 워드라인 채널 필라(132a)의 형태에 대한 구체적인 내용은 하술한다. 상기 제1 워드라인 채널 필라(132a)로 인하여, 상기 제1 워드라인 트랜지스터(도 1의 235a)는 수직형 채널(vertical type channel)을 갖는다. 상기 수직형 채널은 상기 반도체 기판(100)의 상부면에 대하여 수직(vertical)하다. 상기 제1 게이트 패턴(110a)의 두께는 상기 수직형 채널의 채널 길이에 해당하고, 상기 제1 워드라인 채널 필라(132a)의 측벽의 둘레는 상기 수직형 채널의 채널 폭에 해당한다.
하나 또는 복수의 제2 워드라인 채널 필라(132b)가 상기 제1 층간 절연막(112), 제1 게이트 패턴(110a)의 제2 부분(즉, 제2 워드라인 트랜지스터의 게이트) 및 절연 패턴(107)을 연속적으로 관통하여 상기 제2 글로벌 워드라인(GWL2)에 연결된다. 상기 제2 워드라인 채널 필라(132b)는 제2 워드라인 채널 홀(123b) 내에 배치된다. 하나 또는 복수의 바이어스 채널 필라(133)가 상기 제1 층간 절연막(112), 제1 게이트 패턴(110a)의 제3 부분(즉, 바이어스 트랜지스터의 게이트) 및 절연 패턴(107)을 연속적으로 관통하여 상기 바이어스 라인(242)에 연결된다. 상기 바이어스 채널 필라(133)는 바이어스 채널 홀(124) 내에 배치된다. 블록 선택 채널 필라(134)가 상기 제1 층간 절연막(112), 블록 선택 게이트 패턴(110b) 및 절연 패턴(107)을 연속적으로 관통하여 상기 블록 선택 도프트 영역(106)에 연결된다. 상기 블록 선택 채널 필라(134)는 블록 선택 채널 홀(125) 내에 배치된다. 하나 또는 복수의 비트라인 채널 필라(135)가 상기 제2 영역(60)의 제1 층간 절연막(112), 제2 게이트 패턴(110c) 및 절연 패턴(107)을 연속적으로 관통하여 상기 글로벌 비트라인(GBL)에 연결된다. 비트라인 채널 필라(135)는 비트라인 채널 홀(127) 내에 배치된다. 게이트 절연 패턴들(130)이 상기 채널 필라들(132a,132b,133,134,135) 및 채널 홀들(123a,123b,124,125,127)의 내측벽들 사이에 각각 개재된다.
상기 채널 필라들(132a,132b,133,134,135)의 상부면들은 상기 제1 층간 절연막(112)의 상부면과 공면을 이룰 수있다. 상기 채널 필라들(132a,132b,133,134, 135)은 반도체 물질로 형성된다. 상기 채널 필라들(132a,132b,133,134,135)은 상기 제1 글로벌 워드라인(GWL1), 제2 글로벌 워드라인(GWL2), 바이어스 라인(242), 블록 선택 도프트 영역(106) 및 글로벌 비트라인(GBL)과 다른 타입의 도펀트로 도핑될 수 있다. 예컨대, 상기 채널 필라들(132a,132b,133,134,135)은 상기 제1 타입의 도펀트로 도핑될 수 있다. 본 발명의 일 실시예에 따르면, 상기 채널 필라들(132a,132b,133,134,135)은 언도프트 상태일 수도 있다. 상기 채널 필라들(132a,132b,133,134,135)에 의하여 도 1의 트랜지스터들(235a,235b,240,245, 205)은 수직형 채널들을 가질 수 있다.
제1 워드라인 패드 패턴(140a, first wordline pad pattern)이 상기 제1 층간 절연막(112) 상에 배치되어 상기 제1 워드라인 채널 필라(132a)의 상부면과 접촉될 수 있다. 도시된 바와 같이, 복수의 상기 제1 워드라인 채널 필라들(132a)이 하나의 상기 제1 워드라인 트랜지스터의 게이트(즉, 상기 제1 게이트 패턴(110a)의 제1 부분)를 관통하는 경우에, 하나의 상기 제1 워드라인 패드 패턴(140a)은 하나의 상기 제1 워드라인 트랜지스터의 게이트를 관통하는 복수의 제1 워드라인 채널 필라들(132a)의 상부면들과 접촉하는 것이 바람직하다. 상기 제2 워드라인 패드 패턴(140b)이 상기 제1 층간 절연막(112) 상에 배치되어 상기 제2 워드라인 채널 필라(132b)의 상부면과 접촉될 수 있다. 하나의 상기 제1 워드라인 패드 패턴(140a)도 하나의 제2 워드라인 트랜지스터의 게이트(즉, 상기 제1 게이트 패턴(110a)의 제2 부분)을 관통하는 복수의 제2 워드라인 채널 필라들(132b)의 상부면들과 접촉될 수 있다. 제1 게이트 패턴(110a) 상부에 상기 제1 워드라인 활성부들(104a) 및 제2 워드라인 활성부들(104b)에 각각 대응되는 제1 워드라인 패드 패턴들(140a) 및 제2 워드라인 패드 패턴들(104b)이 배치된다. 상기 제1 워드라인 패드 패턴들(140a) 및 제2 워드라인 패드 패턴들(104b)은 서로 이격된다.
바이어스 패드 패턴(141)이 상기 제1 층간 절연막(112) 상에 배치되어 상기 바이어스 채널 필라(133)의 상부면과 접촉될 수 있다. 상기 워드라인 패드 패턴들(140a,140b)과 마찬가지로, 상기 바이어스 패드 패턴(141)은 하나의 바이어스 트랜지스터의 게이트(즉, 제1 게이트 패턴(110a)의 제3 부분)을 관통하는 복수의 바이어스 채널 필라들(133)의 상부면들과 접촉될 수 있다. 상기 바이어스 채널 필 라(133)의 상부면은 상기 바이어스 패드 패턴(141)을 경유하여 상기 제2 게이트 패턴(110c)과 전기적으로 접속되는 것이 바람직하다. 제1 게이트 콘택 플러그(137)가 상기 제1 층간 절연막(112)을 관통하여 상기 제2 부 영역(54) 내로 연장된 상기 제2 게이트 패턴(110c)의 상부면과 접촉될 수 있다. 이때, 상기 바이어스 패드 패턴(141)은 옆으로 연장되어 상기 제1 게이트 콘택 플러그(137)의 상부면과 접촉될 수 있다.
블록 선택 패드 패턴(142)이 상기 제1 층간 절연막(112) 상에 배치되어 상기 블록 선택 채널 필라(134)의 상부면과 접촉될 수 있다. 상기 블록 선택 패드 패턴(142)은 하나의 블록 선택 게이트 패턴(110b)을 관통하는 복수의 상기 블록 선택 채널 필라들(134)의 상부면들과 접촉할 수 있다. 상기 블록 선택 채널 필라(134)의 상부면은 상기 제1 게이트 패턴(110a)과 전기적으로 접속될 수 있다. 제2 게이트 콘택 플러그(138)가 상기 제1 층간 절연막(112)을 관통하여 상기 제1 게이트 패턴(110a)의 상부면에 접촉될 수 있다. 상기 블록 선택 패드 패턴(142)은 옆으로 연장되어 상기 제2 게이트 콘택 플러그(138)의 상부면과 접촉될 수 있다.
비트라인 패드 패턴(143)이 상기 제2 영역(60)내 제1 층간 절연막(112) 상에 배치되어 상기 비트라인 채널 필라(135)의 상부면과 접촉될 수 있다. 상기 비트라인 패드 패턴(143)은 하나의 비트라인 트랜지스터의 게이트를 관통하는 복수의 비트라인 채널 필라들(135)의 상부면들과 접촉될 수 있다.
상기 패드 패턴들(140a,140b,141,142,143)은 서로 옆으로 이격된다. 상기 패드 패턴들(140a,140b,141,142,143)은 상기 제2 타입의 도펀트로 도핑된 반도체 물 질(ex, 실리콘, 게르마늄 또는 실리콘-게르마늄등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등), 금속실리사이드(ex, 텅스텐실리사이드, 코발트실리사이등) 및 금속(ex, 티타늄, 탄탈늄, 텅스텐, 알루미늄등) 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 제1 워드라인, 제2 워드라인, 바이어스, 블록 선택 및 비트 라인 패드 패턴들 (140a,140b,141,142,143)은 도 1에 도시된 제1 워드라인, 제2 워드라인, 바이어스, 블록 선택 및 비트라인 트랜지스터들(235a,235b,240,245,205)의 제1 단자들에 각각 해당할 수 있다. 상기 채널 필라들(132a,132b,133,134,135)의 바닥면들과 연결된 제1 글로벌 워드라인(GWL1)의 일부분 제2 글로벌 워드라인(GWL2)의 일부분, 바이어스 라인(242)의 일부분, 블록 선택 도프트 영역(106) 및 글로벌 비트라인(GBL)의 일부분은 도 1에 도시된 제1 워드라인, 제2 워드라인, 바이어스, 블록 선택 및 비트라인 트랜지스터들(235a,235b,240,245,205)의 제2 단자들에 각각 해당할 수 있다.
상기 제2 층간 절연막(145)은 상기 패드 패턴들(140a,140b,141,142,143) 및 제1 층간 절연막(112) 상에 제2 층간 절연막(145)이 배치될 수 있다. 상기 제2 층간 절연막(145)은 산화물, 질화물 및/또는 산화질화물등으로 형성될 수 있다.
상기 제1 영역(50)에 포함된 제3 부 영역(56)의 상기 제2 층간 절연막(145) 상에 블록 선택 게이트 라인(247)이 배치될 수 있다. 상기 블록 선택 게이트 라인(247)은 상기 y축 방향으로 연장될 수 있다. 상기 블록 선택 게이트 라인(247)은 상기 블록 선택 게이트 패턴(110b)과 전기적으로 접속된다. 도 3d에 개시된 바와 같이, 상기 블록 선택 게이트 라인(247)은 상기 제2 및 제1 층간 절연막 들(145,112)을 연속적으로 관통하는 제3 게이트 콘택 플러그(149)를 경유하여 상기 블록 선택 게이트 패턴(110b)에 전기적으로 접속될 수 있다. 상기 블록 선택 게이트 라인(247)은 상기 y축 방향으로 하나의 열을 이루는 복수의 블록 선택 게이트 패턴들(110b)과 전기적으로 접속될 수 있다. 상기 제3 게이트 콘택 플러그(149)는 상기 블록 선택 패드 패턴(142)과 절연된다. 이를 위하여, 상기 블록 선택 게이트 패턴(110b)은 상기 블록 선택 패드 패턴(142)과 중첩되지 않는 부분을 포함하는 것이 바람직하다.
도 2, 도 3a 및 도 3b에 도시된 바와 같이, 상기 제1 부 영역(140)의 제2 층간 절연막(145) 상에 워드라인 스트래핑 라인들(152, wordline strapping lines)을 형성할 수 있다. 상기 워드라인 스트래핑 라인들(152)은 상기 y축 방향으로 나란히 연장될 수 있다. 즉, 상기 워드라인 스트래핑 라인들(152) 및 블록 선택 게이트 라인(247)은 서로 평행할 수 있다. 상기 워드라인 스트래핑 라인들(152)은 상기 제1 글로벌 워드라인들(GWL1) 및 제2 글로벌 워드라인들(GWL2)에 각각 전기적으로 접속된다. 상기 워드라인 스트래핑 라인들(152)의 갯수는 상기 제1 글로벌 워드라인들(GWL1)의 갯수 및 상기 제2 글로벌 워드라인들(GWL2)의 갯수의 합과 동일할 수 있다. 상기 각 워드라인 스트래핑 라인(152)은 상기 제1 부 영역(140)내 소자분리 패턴(102) 상에 배치되는 것이 바람직하다. 상기 워드라인 스트래핑 라인(152)은 상기 제2 및 제1 층간 절연막들(145,112)을 연속적으로 관통하여 상기 제1 게이트 패턴(110a) 일측의 글로벌 워드라인(GWL1 또는 GWL2)에 접속된 워드라인 스트래핑 콘택 플러그(147)에 접촉될 수 있다. 상기 워드라인 스트래핑 콘택 플러그(147)는 상기 글로벌 워드라인(GWL1 또는 GWL2)의 일부분 및 상기 글로벌 워드라인(GWL1 또는 GWL2) 일측의 소자분리 패턴(102)의 일부분과 동시에 접촉될 수 있다. 상기 워드라인 스트래핑 라인(152)은 상기 소자분리 패턴(102) 상부에 위치한 상기 워드라인 스트래핑 콘택 플러그(147)의 상부면의 일부분과 접촉될 수 있다. 상기 워드라인 스트래핑 라인(152)은 상기 글로벌 워드라인들(GWL1,GWL2)에 비하여 낮은 비저항을 갖는 도전 물질을 포함할 수 있다. 예컨대, 상기 워드라인 스트래핑 라인(152)은 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄등), 금속실리사이드(ex, 텅스텐 실리사이드, 코발트 실리사이드등) 및 금속(ex, 티타늄, 탄탈늄, 텅스텐, 알루미늄, 구리등) 중에서 선택된 적어도 하나를 포함할 수 있다.
이와 유사하게, 상기 제2 부 영역(54)내의 제2 층간 절연막(145) 상에 상기 바이어스 라인(242)과 전기적으로 접속된 바이어스 스트래핑 라인(153)이 배치될 수 있다. 상기 바이어스 스트래핑 라인(153)은 상기 제2 부 영역(54)내 소자분리 패턴(102) 상부에 배치될 수 있다. 상기 바이어스 스트래핑 라인(153)은 상기 제2 및 제1 층간 절연막들(145,112)을 연속적으로 관통하여 상기 제1 게이트 패턴(110a) 일측의 상기 바이어스 라인(242)과 접속되는 바이어스 스트래핑 콘택 플러그(148)과 접촉될 수 있다. 상기 바이어스 스트래핑 콘택 플러그(148)는 상기 바이어스 라인(242)의 일부분 및 상기 바이어스 라인(242) 일측의 소자분리 패턴(102)의 일부분과 동시에 접촉될 수 있다. 상기 바이어스 스트래핑 라인(153)은 상기 소자분리 패턴(102) 상부에 위치하는 상기 바이어스 스트래핑 콘택 플러그(148)의 상부면의 일부분과 접촉될 수 있다. 상기 바이어스 스트래핑 라인(153) 은 상기 바이어스 라인(242)에 비하여 낮은 비저항을 갖는 도전물질을 포함할 수 있다. 예컨대, 상기 바이어스 스트래핑 라인(153)은 상기 워드라인 스트래핑 라인(152)과 동일한 물질로 형성될 수 있다.
상기 제2 영역(60)내 제2 층간 절연막(145) 상에 상기 글로벌 비트라인들(GBL)과 각각 전기적으로 접속되는 비트라인 스트래핑 라인들(155)이 배치될 수 있다. 상기 각 비트라인 스트래핑 라인(155)은 상기 제2 영역(60)내 소자분리 패턴(102) 상부에 배치될 수 있다. 상기 각 비트라인 스트래핑 라인(155)은 상기 제2 및 제1 층간 절연막들(145,112)을 연속적으로 관통하여 상기 제2 게이트 패턴(110c) 일측의 상기 글로벌 워드라인(GBL)과 접촉되는 비트라인 스트래핑 콘택 플러그(150)에 접속될 수 있다. 상기 비트라인 스트래핑 콘택 플러그(150)는 상기 글로벌 워드라인(GBL)의 일부분 및 상기 글로벌 워드라인(GBL) 일측의 소자분리 패턴(102)의 일부분과 동시에 접촉될 수 있다. 상기 비트라인 스트래핑 라인(155)은 상기 제2 영역(60)의 소자분리 패턴(102) 상부에 배치된 상기 비트라인 스트래핑 콘택 플러그(150)의 상부면의 일부분과 접촉될 수 있다. 상기 비트라인 스트래핑 라인(155)은 상기 글로벌 비트라인(GBL)에 비하여 낮은 비저항을 갖는 도전물질로 형성될 수 있다. 예컨대, 상기 비트라인 스트래핑 라인(155)은 상기 워드라인 스트래핑 라인(152)과 동일한 물질로 형성될 수 있다. 상기 블록 선택 게이트 라인(247) 및 스트래핑 라인들(152,153,155)은 상기 패드 패턴들(140a,140b,141, 142,143) 보다 높게 배치될 수 있다.
이와는 다르게, 본 발명의 일 실시예에 따르면, 상기 패드 패턴들 (140a,140b,141,142,143)이 블록 선택 게이트 라인(247) 및 스트래핑 라인들 (152,153,155) 보다 높게 배치될 수도 있다. 이 경우에, 상기 블록 선택 게이트 라인(247) 및 스트래핑 라인들(152,153,155)이 상기 제2 층간 절연막(145) 및 제1 층간 절연막(112) 사이에 배치될 수 있으며, 상기 패드 패턴들(140a,140b,141,142, 143)이 상기 제2 층간 절연막(145) 상에 배치될 수 있다. 이 경우에, 상기 채널 필라들(132a,132b,133,134,145)은 위로 연장되어 상기 제2 층간 절연막(145)을 더 관통할 수 있다. 이 경우에, 상기 채널 필라들(132a,132b,133,134,145)의 상기 제2 층간 절연막(145)을 관통하는 부분들은 상기 글로벌 워드라인들(GWL1,GWL2), 바이어스 라인(242) 및 글로벌 비트라인(GBL)과 동일한 타입의 도펀트, 즉, 상기 제2 타입의 도펀트로 도핑될 수 있다.
계속해서, 도 2, 도 3a 내지 도 3d를 참조하면, 제3 층간 절연막(157)이 상기 스트래핑 라인들(152,153,155), 블록 선택 게이트 라인(247) 및 제2 층간 절연막(145) 상에 배치될 수 있다. 상기 제3 층간 절연막(157)은 산화물, 질화물 및/또는 산화질화물등을 포함할 수 있다.
상기 제2 영역(60) 내에 상기 반도체 기판(100)의 상부면에 수직한 방향으로 연장된 로컬 비트라인(LBL)이 배치된다. 상기 로컬 비트라인(LBL)은 상기 비트라인 채널 필라(135)의 상부면에 전기적으로 접속된다. 상기 로컬 비트라인(LBL)은 상기 제3 층간 절연막(157)의 상부면 보다 높게 위로 연장된다. 상기 로컬 비트라인(LBL)는 상기 제3 층간 절연막(157)을 관통하여 상기 비트라인 패드 패턴(143)의 상부면과 접촉될 수 있다. 예컨대, 상기 로컬 비트라인(LBL)의 아랫부분은 상기 제 3 층간 절연막(157)을 관통하여 상기 비트라인 패턴(143)의 상부면과 접촉될 수 있으며, 상기 로컬 비트라인(LBL)의 윗부분은 상기 제3 층간 절연막(157)의 상부면 보다 높게 돌출될 수 있다. 상기 제2 영역(60) 내에 상기 비트라인 패드 패턴들(143)은 행들 및 열들을 따라 배열되고, 복수의 상기 로컬 비트라인들(LBL)이 상기 비트라인 패드 패턴들(143)에 각각 접속되어 상기 행들 및 열들을 따라 배열된다. 상기 행들은 상기 x축 방향과 평행하고, 상기 열들은 y축 방향과 평행하다. 상기 각 행을 이루는 로컬 비트라인들(LBL)은 하나의 상기 제2 게이트 패턴(110c) 상부에 배치된다. 상기 로컬 비트라인(LBL)은 도전물질로 형성된다.
상기 각 행에 포함된 로컬 비트라인들(LBL)의 일측의 제3 층간 절연막(157) 상에 복수의 제1 로컬 워드라인들(LWL1)이 차례로 적층된다. 상기 적층된 제1 로컬 워드라인들(LWL1)은 상기 로컬 비트라인들(LBL)과 교차한다. 상기 적층된 제1 로컬 워드라인들(LWL1)은 상기 로컬 비트라인(LBL) 일측의 상기 제2 게이트 패턴(110c) 상부에 배치되는 것이 바람직하다. 도 2 및 도 3a에서, 최하부 및 최상부의 제1 로컬 워드라인들(165a,165na)가 도시되어 있으나, 이들(165a,165na) 사이에 적어도 하나의 제1 로컬 워드라인(LWL1)이 더 개재될 수 있다. 상기 적층된 제1 로컬 워드라인들(LWL1)은 제1 라인간 절연 패턴(165a)에 의하여 아래위로 서로 이격된다. 제1 캐핑 절연 패턴(165na)이 최상부에 위치한 제1 로컬 워드라인(LWL1) 상에 배치될 수 있다.
상기 각 행에 포함된 로컬 비트라인들(LBL)의 타측의 제3 층간 절연막(157) 상에 복수의 제2 로컬 워드라인들(LWL2)이 차례로 적층될 수 있다. 상기 적층된 제 2 로컬 워드라인들(LWL2)은 상기 로컬 비트라인들(LBL)과 교차한다. 상기 적층된 제2 로컬 워드라인들(LWL2)은 상기 로컬 비트라인(LBL) 타측의 상기 제2 게이트 패턴(110c) 상부에 배치되는 것이 바람직하다. 따라서, 상기 제2 게이트 패턴(110c) 상부에 상기 로컬 비트라인(LBL) 및 상기 로컬 비트라인(LBL) 양측의 제1 로컬 워드라인(LWL1) 및 제2 로컬 워드라인(LWL2)이 배치될 수 있다. 상기 적층된 제2 로컬 워드라인들(LWL2)도 제2 라인간 절연 패턴(165b)에 의하여 아래위로 서로 이격된다. 상기 제2 라인간 절연 패턴(165b)은 상기 제1 라인간 절연 패턴(165a)과 동일한 물질로 형성될 수 있다. 최상부의 제2 로컬 워드라인(LWL2) 상에 제2 캐핑 절연 패턴(165nb)이 배치될 수 있다. 상기 제2 캐핑 절연 패턴(165nb)은 상기 제1 캐핑 절연 패턴(165nb)과 동일한 물질로 형성될 수 있다. 상기 적층된 제2 로컬 워드라인들(LWL2)의 갯수는 상기 적층된 제1 로컬 워드라인들(LWL1)의 갯수와 동일할 수 있다. 상기 적층된 제2 로컬 워드라인들(LWL2)은 상기 적층된 제1 로컬 워드라인들(LWL1)과 각각 동일한 높이에 위치할 수 있다. 도 1에서 설명한 것과 같이, 동일한 높이에 위치하고, 상기 로컬 비트라인(LBL)의 양 측벽과 교차하는 제1 로컬 워드라인(LWL1) 및 제2 로컬 워드라인(LWL2)는 로컬 워드라인 그룹으로 정의된다. 복수의 적층된 로컬 워드라인 그룹들이 상기 각 행의 로컬 비트라인들(LBL)과 교차할 수 있다.
기억 셀들이 상기 제1 로컬 워드라인들(LWL1) 및 로컬 비트라인들(LBL)의 교차점들과, 상기 제2 로컬 워드라인들(LWL2) 및 로컬 비트라인들(LBL)의 교차점들에 각각 형성된다. 상기 각 기억 셀은 가변 저항체(176)을 포함한다. 상기 가변 저항 체(176)는 서로 다른 저항값을 갖는 복수의 상태들로 변경 가능하다. 상기 가변 저항체(176)는 필라멘트 및/또는 브릿지등의 생성 및 소멸에 의해 저항값이 달라지는 물질로 형성될 수 있다. 예컨대, 상기 가변 저항체(176)는 전이금속 산화물을 포함할 수 있다. 이와는 달리, 상기 가변 저항체(176)는 공급되는 열의 온도 및/또는 공급시간등에 의하여 비저항이 변경되는 상변화 물질을 포함할 수 있다. 예컨대, 상기 가변 저항체(176)는 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O 및 N 중에서 선택된 적어도 하나를 포함하는 화합물로 형성될 수 있다. 이와는 또 다르게, 상기 가변 저항체(176)는 자유층 및 고정층간의 자화방향에 따라 저항값이 변경되는 자기터널접합체를 포함할 수도 있다. 상기 제1 로컬 워드라인(LWL1) 및 로컬 비트라인(LBL)의 교차점에 형성된 기억 셀은 도 1의 제1 기억 셀(MC1)에 해당되고, 상기 제2 로컬 워드라인(LWL2) 및 로컬 비트라인(LBL)의 교차점에 형성된 기억 셀은 도 1의 제2 기억 셀(MC2)에 해당된다. 상기 제1 로컬 워드라인(LWL1) 및 로컬 비트라인(LBL) 사이의 가변 저항체(176)는 상기 제1 기억 셀에 포함되고, 상기 제2 로컬 워드라인(LWL2) 및 로컬 비트라인(LBL) 사이의 가변 저항체(176)는 상기 제2 기억 셀에 포함된다.
상술된 바와 같이, 제2 게이트 패턴(110c), 제1 게이트 패턴(110a) 및 상기 블록 선택 게이트 패턴(110b)은 상기 x축 방향을 따라 하나의 행을 이룬다. 이에 따라, 상기 각 제1 게이트 패턴(110a) 상부에 배치된 제1 워드라인 패드 패턴들(140a) 및 제2 워드라인 패드 패턴들(140b)과, 상기 각 제2 게이트 패턴(110c) 상부에 배치된 비트라인 패드 패턴들(143)은 상기 x축 방향으로 하나의 행을 이룬다. 상기 제1 로컬 워드라인들(LWL1) 및 제2 로컬 워드라인들(LWL2)은 상기 x축 방향을 따라 상기 제1 영역(50, 특히, 상기 제2 부 영역(52)) 내로 연장된다. 상기 제1 로컬 워드라인들(LWL1)은 상기 행내 상기 제1 워드라인 패드 패턴들(140a)과 각각 전기적으로 접속된다. 이와 마찬가지로, 상기 제2 로컬 워드라인들(LWL2)은 상기 행내 상기 제2 워드라인 패드 패턴들(140b)과 각각 전기적으로 접속된다.
상기 적층된 제1 로컬 워드라인들(LWL1) 중에서 최하부의 제1 로컬 워드라인이 상기 행 내에서 상기 제2 게이트 패턴(110c)에 가장 인접한 제1 글로벌 워드라인(GWL1)과 접속된 제1 워드라인 채널 필라(132a)의 상부면과 전기적으로 접속될 수 있다. 또한, 상기 적층된 제1 로컬 워드라인들(LWL1) 중에서 최상부의 제1 로컬 워드라인이 상기 행 내에서 상기 제2 게이트 패턴(110c)으로부터 가장 멀리 떨어진 제1 글로벌 워드라인(GWL1)에 접속된 제1 워드라인 채널 필라(132a)의 상부면과 전기적으로 접속될 수 있다. 따라서, 상기 적층된 제1 로컬 워드라인들(LWL1)에서, 상대적으로 높게 위치한 제1 로컬 워드라인은 상대적으로 낮게 위치한 제1 로컬 워드라인 보다 상기 x축 방향으로 더 길게 연장될 수 있다. 상기 각 제1 로컬 워드라인(LWL1)의 하부면은 적어도 하나의 절연 패턴(165) 및/또는 층간 절연막들(157 및/또는 145)을 관통하여 상기 제1 워드라인 패드 패턴(140a)과 접속되는 콘택 플러그(159 또는 159n)의 상부면과 접촉될 수 있다.
이와 마찬가지로, 상기 적층된 제2 로컬 워드라인들(LWL2) 중에서 최하부의 제2 로컬 워드라인이 상기 행 내에서 상기 제2 게이트 패턴(110c)에 가장 인접한 제2 글로벌 워드라인(GWL2)과 접속된 제2 워드라인 채널 필라(132b)의 상부면과 전기적으로 접속될 수 있다. 또한, 상기 적층된 제2 로컬 워드라인들(LWL2) 중에서 최상부의 제2 로컬 워드라인이 상기 행 내에서 상기 제2 게이트 패턴(110c)으로부터 가장 멀리 떨어진 제2 글로벌 워드라인(GWL2)에 접속된 제2 워드라인 채널 필라(132b)의 상부면과 전기적으로 접속될 수 있다. 따라서, 상기 적층된 제2 로컬 워드라인들(LWL2)에서, 상대적으로 높게 위치한 제2 로컬 워드라인은 상대적으로 낮게 위치한 제2 로컬 워드라인 보다 상기 x축 방향으로 더 길게 연장될 수 있다. 상기 각 제2 로컬 워드라인(LWL2)의 하부면은 적어도 하나의 절연 패턴(165) 및/또는 층간 절연막들(157 및/또는 145)을 관통하여 상기 제2 워드라인 패드 패턴(140a)과 접속되는 콘택 플러그(159 및/또는 159)의 상부면과 접촉될 수 있다.
도 2에서, 로컬 비트라인(LBL) 및 콘택 플러그들(137,138,147,148,149,150, 159,159n)의 상부면들은 사각형의 형태로 도시되었다. 하지만, 본 발명은 여기에 한정되지 않는다. 로컬 비트라인(LBL) 및 콘택 플러그들(137,138,147,148,149,150, 159,159n)의 상부면들은 타원, 원형 또는 다각형의 다른 형태들로 구현될 수도 있다.
상기 적층된 제1 로컬 워드라인들(GWL1)을 제1 적층 라인부라 정의하고, 상기 적층된 제2 로컬 워드라인들(GWL2)을 제2 적층 라인부라 정의한다. 충전 절연 패턴(167)이 상기 제1 및 제2 적층 라인부들 사이의 공간을 채울 수 있다. 상기 충전 절연 패턴(167)의 상부면은 상기 캐핑 절연 패턴들(165na,165nb)의 상부면과 공면을 이룰 수 있다. 상기 로컬 비트라인(LBL)의 상기 제3 층간 절연막(157)로 돌출 된 위부분은 상기 충전 절연 패턴(167)을 관통할 수 있다. 예컨대, 상기 로컬 비트라인(LBL)은 상기 충전 절연 패턴(167), 제3 층간 절연막(157) 및 제1 층간 절연막(145)을 연속적으로 관통하는 로컬 비트라인 홀(174) 내에 배치될 수 있다. 상기 가변 저항체(176)는 상기 제1 로컬 비트라인 홀(174)의 내측벽 및 상기 로컬 비트라인(LBL) 사이에 개재될 수 있다.
상기 라인간 절연 패턴들(165a,165b) 및 캐핑 절연 패턴들(165na,165nb)은 옆으로 연장되어 상기 제3 부 영역(56)의 제3 층간 절연막(157) 상에 배치될 수 있다. 상기 제3 부 영역(56) 내에서 동일한 높이에 위치한 제1 및 제2 라인간 절연 패턴들(165a,165b)은 서로 옆으로 접촉되어 하나의 라인간 절연층(165)을 형성할 수 있다. 이와 마찬가지로, 상기 제3 부 영역(56) 내 제1 및 제2 캐핑 절연 패턴들(165na,165nb)은 서로 옆으로 접촉되어 하나의 캐핑 절연층(165n)을 형성할 수 있다. 다시 말해서, 상기 제3 부 영역(56)에 배치되는 라인간 절연층(165)은 상기 제1 및 제2 라인간 절연 패턴들(165a,165b)의 연장부들을 포함할 수 있으며, 상기 제3 부 영역(56)에 배치된 캐핑 절연층(165n)은 제1 및 제2 캐핑 절연 패턴들 (165na,165nb)의 연장부들을 포함할 수 있다.
도 2 및 도 3b에 도시된 바와 같이, 블록 선택 신호 라인(249)이 상기 블록 선택 게이트 패턴(110b) 일측에 위치하는 블록 선택 도프트 영역(106)과 접속될 수 있다. 상기 블록 선택 신호 라인(249)은 상기 반도체 기판(100)의 상부면에 수직한 방향으로 연장될 수 있다. 상기 블록 선택 신호 라인(249)은 필라 형태일 수 있다. 상기 블록 선택 신호 라인(249)은 하부 플러그(248a), 버퍼 패드(248b) 및 상부 플 러그(248c)를 포함할 수 있다. 상기 하부 플러그(248a)는 상기 제3, 제2 및 제1 층간 절연막들(157,145,112)을 연속적으로 관통하여 상기 블록 선택 도프트 영역(106)과 접촉될 수 있다. 상기 상부 플러그(248c)는 상기 제3 부 영역(56)내 제3 층간 절연막(157) 상에 배치된 캐핑 절연층 및 적어도 하나의 라인간 절연층을 연속적으로 관통할 수 있다. 상기 버퍼 패드(248b)는 상기 하부 플러그(248a) 및 상부 플러그(248c) 사이에 배치될 수 있다. 상기 버퍼 패드(248b)는 최하부의 제1 로컬 워드라인(LWL1)과 동일한 물질로 형성될 수 있다. 상기 제3 부 영역(56)내 캐핑 절연층 상에 배선(252)이 배치될 수 있다. 상기 배선(252)은 상기 블록 선택 신호 라인(249)의 상부면과 접촉될 수 있다. 상기 블록 선택 신호 라인(249)은 상기 배선(252)을 경유하여 도 1의 블록 선택 회로(270)에 접속될 수 있다.
이어서, 도 2에 개시된 하나의 비트라인 트랜지스터 및 하나의 워드라인 트랜지스터의 평면적 형태를 도 4a 및 도 4b를 참조하여 좀더 구체적으로 설명한다.
도 4a는 도 2의 비트라인 트랜지스터를 확대한 평면도이고, 도 4b는 도 2의 워드라인 트랜지스터를 확대한 평면도이다. 도 5는 본 발명의 실시예에 따른 반도체 기억 소자에 포함된 비트라인 선택 채널 홀의 변형예를 나타내는 평면도이다.
도 4a를 참조하면, 하나의 비트라인 트랜지스터는 비트라인 활성부(105)을 가로지르는 제2 게이트 패턴(110c), 상기 제2 게이트 패턴(110c)을 관통하여 상기 비트라인 활성부(105)와 접촉되는 적어도 하나의 비트라인 채널 필라(135)를 포함한다. 도 4a에 도시된 바와 같이, 복수의 비트라인 채널 필라들(135)이 상기 제2 게이트 패턴(110c)을 관통할 수 있다. 비트라인 패드 패턴(143)이 상기 채널 필라 들(135)의 상부면과 접촉될 수 있다. 로컬 비트라인(LBL)이 상기 비트라인 패드 패턴(143) 상에 배치되고, 제1 로컬 워드라인(LWL1) 및 제2 로컬 워드라인(LWL2)이 상기 로컬 비트라인(LBL) 양측의 상기 제2 게이트 패턴(110c) 상부에 각각 배치된다. 상술된 바와 같이, 상기 제1 로컬 워드라인(LWL1) 및 로컬 비트라인(LBL)의 교차점에 제1 기억 셀(MC1)이 형성되고, 상기 제2 로컬 워드라인(LWL2) 및 로컬 비트라인(LBL)의 교차점에 제2 기억 셀(MC1)이 형성된다. 상기 제1 기억 셀(MC1) 및 제2 기억 셀(MC2)은 하나의 상기 로컬 비트라인(LBL)을 공유한다. 이에 따라, 상기 제1 기억 셀(MC1)가 차지하는 평면적은 x축 방향으로 2 F 및 y축 방향으로 2 F의 길이를 가질 수 있다. 결과적으로, 상기 제1 기억 셀(MC1)은 2 F2의 평면적을 가질 수 있다. 이와 마찬가지로, 상기 제2 기억 셀(MC1)도 2 F2의 평면적을 가질 수 있다. 또한, 상기 제1 및 제2 기억 셀들(MC1,MC2)은 하나의 상기 비트라인 트랜지스터를 공유하며, 상기 제1 및 제2 기억 셀들(MC1,MC2)은 하나의 상기 비트라인 트랜지스터 상부에 배치될 수 있다. 상기 비트라인 트랜지스터는 상기 비트라인 채널 필라(135)에 의하여 수직형 채널을 갖는다. 이에 따라, 상기 비트라인 트랜지스터의 평면적은 상기 제1 및 제2 기억 셀들(MC1,MC2)의 평면적의 합과 동일하게 구현될 수 있다. 즉, 상기 비트라인 트랜지스터의 평면적은 x축 방향으로 2 F 및 y축 방향으로 4 F의 길이를 가질 수 있다. 그 결과, 하나의 상기 비트라인 트랜지스터는 8 F2의 평면적을 가질 수 있다. 이때, 상기 제2 게이트 패턴(110c)의 상기 y축 방향의 길이가 3 F인 것이 바람직하다.
본 발명의 일 실시예에 따르면, 상기 비트라인 채널 필라(135)는 다른 형태를 가질 수도 있다. 도 5에 도시된 바와 같이, 하나의 비트라인 채널 필라(135a)가 상기 제2 게이트 패턴(110c)을 관통할 수 있다. 이 경우에, 비트라인 트랜지스터의 채널폭을 증가시키기 위하여 비트라인 채널 필라(135a)의 상부면은 y축 방향으로 연장된 장방형일 수 있다.
계속해서, 도 4b를 참조하면, 제1 워드라인 트랜지스터는 제1 워드라인 활성부(104a)를 가로지르는 제1 게이트 패턴(110a) 및 상기 제1 게이트 패턴(110a)을 관통하는 적어도 하나의 제1 워드라인 채널 필라(132a)를 포함할 수 있다. 상기 제1 워드라인 채널 필라(132a)로 인하여 상기 제1 워드라인 트랜지스터는 수직형 채널을 갖는다. 이에 따라, 상기 제1 워드라인 트랜지스터의 평면적은 도 4a의 비트라인 트랜지스터의 평면적과 동일하게 구현될 수 있다. 이와 마찬가지로, 도 2의 제2 워드라인 트랜지스터 및 바이어스 트랜지스터도 도 4a의 비트라인 트랜지스터의 평면적과 동일하게 구현될 수 있다. 상기 워드라인 트랜지스터들 및 바이어스 트랜지스터는 상기 비트라인 트랜지터와 동일한 형태로 형성될 수 있다.
상술된 반도체 기억 소자에 따르면, 상기 비트라인 트랜지스터는 상기 제2 게이트 패턴(110c)을 관통하는 적어도 하나의 비트라인 채널 필라(135)를 포함한다. 또한, 상기 워드라인 트랜지스터도 상기 제1 게이트 패턴(110a)을 관통하는 적어도 하나의 워드라인 채널 필라(132a 또는 132b)을 포함한다. 이로써, 상기 비트라인 트랜지스터 및 워드라인 트랜지스터는 수직형 채널을 갖는다. 그 결과, 고집적화된 반도체 기억 소자를 구현할 수 있다.
또한, 상기 제1 기억 셀(MC1) 및 제2 기억 셀(MC2)은 하나의 로컬 비트라인(LBL) 및 하나의 비트라인 트랜지스터를 공유할 수 있다. 이에 따라, 2 F2의 평면적을 갖는 제1 기억 셀(MC1) 및 2 F2의 평면적을 갖는 제2 기억 셀(MC2)을 구현할 수 있다. 이에 더하여, 상기 제1 및 제2 기억 셀들(MC1,MC2)이 하나의 비트라인 트랜지스터를 공유하고, 상기 비트라인 트랜지스터가 상기 수직형 채널을 가짐으로써, 상기 비트라인 트랜지스터의 평면적은 상기 제1 및 제2 기억 셀들(MC1,MC2)의 평면적의 합과 동일할 수 있다. 그 결과, 상기 비트라인 트랜지스터는 충분한 턴온 전류량을 확보함과 더불어, 상기 비트라인 트랜지스터로 야기될 수 있는 평면적의 증가를 방지할 수 있다.
이에 더하여, 상기 워드라인 트랜지스터의 게이트를 포함하는 제1 게이트 패턴(110a) 및 상기 비트라인 트랜지스터의 게이트를 포함하는 제2 게이트 패턴(110c)은 상기 바이어스 트랜지스터에 의하여 커플링된다. 그 결과, 하나의 블록 선택 신호로 상기 제1 및 제2 게이트 패턴들(110a,110c)을 제어할 수 있다.
다음으로, 본 발명의 실시예에 따른 반도체 기억 소자의 형성 방법을 도면들을 참조하여 설명한다.
도 6a 내지 도 11a는 본 발명의 실시예에 따른 반도체 기억 소자의 형성 방법을 설명하기 위하여 도 2의 Ⅰ-Ⅰ' 을 따라 취해진 단면도들이고, 도 6b 내지 도 11b는 본 발명의 실시예에 따른 반도체 기억 소자의 형성 방법을 설명하기 위하여 도 2의 Ⅲ-Ⅲ' 을 따라 취해진 단면도들이다.
도 6a 및 도 6b를 참조하면, 제1 영역(50) 및 제2 영역(60)을 포함하는 반도체 기판(100)을 준비한다. 상기 제1 영역(50)은 제1 부 영역(52), 상기 제1 부 영역(52) 양측에 각각 배치된 제2 부 영역(54) 및 제3 부 영역(56)을 포함할 수 있다. 상기 반도체 기판(100)에 소자분리 패턴(102)을 형성하여 활성부들 (104a,104b,104c,104d,105)을 정의한다. 상기 제1 영역(50)내에 제1 워드라인 활성부들(104a), 제2 워드라인 활성부들(104b), 바이어스 활성부(104c) 및 블록 선택 활성부들(104d)이 정의되고, 상기 제2 영역(60) 내에 비트라인 활성부들(105)이 정의된다. 상기 제1 워드라인 활성부들(104a) 및 제2 워드라인 활성부들(104b)은 상기 제1 부 영역(52) 내에 교대로 배치될 수 있다. 상기 바이어스 활성부(104c)는 상기 제2 부 영역(54) 내에 배치되고, 상기 블록 선택 활성부(104d)는 상기 제3 부 영역(56)내에 배치될 수 있다. 상기 활성부들(104a,104b,104c,104d,105)은 제1 타입의 도펀트로 도핑될 수 있다.
상기 활성부들(104a,104b,104c,104d,105)내에 제2 타입의 도펀트 이온들을 주입하여 제1 글로벌 워드라인(GWL1), 제2 글로벌 워드라인(GWL2), 바이어스 라인(242), 블록 선택 도프트 영역(106) 및 글로벌 비트라인(GBL)을 형성할 수 있다.
이어서, 상기 반도체 기판(100) 전면 상에 절연막 및 게이트 도전막을 차례로 형성하고, 상기 게이트 도전막 및 절연막을 연속적으로 패터닝하여 제1 게이트 패턴(110a), 블록 선택 게이트 패턴(110b) 및 제2 게이트 패턴(110c)을 형성할 수 있다. 또한, 상기 게이트 패턴들(110a,110b,110c) 및 반도체 기판(100) 사이에 개재된 절연 패턴(107)이 형성될 수 있다. 상기 게이트 패턴들(110a,110b,110c)은 도 전 물질을 포함한다. 예컨대, 상기 게이트 패턴들(110a,110b,110c)은 도핑된 반도체 물질, 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄등), 금속실리사이드(ex, 텅스텐실리사이드, 코발트실리사이드등) 및 금속(ex, 티타늄, 탄탈늄, 텅스텐등) 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 절연 패턴(107)은 산화물등을 포함할 수 있다.
상기 게이트 패턴들(110a,110b,110c)을 갖는 반도체 기판(100) 상에 제1 층간 절연막(112)을 형성한다. 상기 제1 층간 절연막(112)은 평탄화된 상부면을 가질 수 있다.
도 7a 및 도 7b를 참조하면, 상기 제1 층간 절연막(112) 상에 개구부들 (117a,117b,118,119,120)을 갖는 마스크 패턴(115)을 형성한다. 상기 마스크 패턴(115)은 상기 제1 층간 절연막(112), 게이트 패턴들(110a,110b,110c) 및 절연 패턴(107)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 예컨대, 상기 제1 층간 절연막(112)은 감광물질 및/또는 하드마스크 물질등을 포함할 수 있다. 상기 제1 층간 절연막(112) 및 절연 패턴(107)이 산화물로 형성되는 경우에, 상기 하드마스크 물질은 질화물 또는 산화질화물등일 수 있다. 제1 개구부(117a,117b,118, 119,120)은 채널 홀들을 정의한다. 상기 제1 게이트 패턴(110a) 및 제1 워드라인 활성부(104a)가 중첩되는 영역에 적어도 하나의 제1 개구부(117a)가 형성되고, 상기 제1 게이트 패턴(110a) 및 제2 워드라인 활성부(104b)가 중첩되는 영역에 적어도 하나의 제2 개구부(117b)가 형성된다. 상기 제1 게이트 패턴(110a) 및 바이어스 활성부(104c)가 중첩되는 영역에 적어도 하나의 제3 개구부(118)가 형성되고, 상기 블록 선택 게이트 패턴(110b) 및 블록 선택 활성부(104d)가 중첩되는 영역에 적어도 하나의 제4 개구부(119)가 형성된다. 상기 제2 게이트 패턴(110c) 및 비트라인 활성부(105)가 중첩되는 영역에 적어도 하나의 제5 개구부(120)가 형성된다. 상기 개구부들(117a,117b,118,119,120)은 상기 제1 층간 절연막(112)을 노출시킨다.
상기 개구부들(117a,117b,118,119,120)의 각각은 디자인룰의 최소 선폭인 1 F의 폭을 가질 수 있다. 상기 개구부들(117a,117b,118,119,120)의 내측벽 상에 스페이서(121)를 형성할 수 있다. 상기 스페이서(121)는 상기 제1 층간 절연막(112), 게이트 패턴들(110a,110b,110c) 및 절연 패턴(107)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 예컨대, 상기 제1 층간 절연막(112) 및 절연 패턴(107)이 산화물로 형성되는 경우에, 상기 스페이서(121)는 질화물 또는 산화질화물등을 포함할 수 있다.
상기 마스크 패턴(115) 및 스페이서(121)를 식각 마스크로 사용하여 상기 제1 층간 절연막(112), 게이트 패턴들(110a,110b,110c) 및 절연 패턴(107)을 연속적으로 식각한다. 이에 따라, 채널 홀들(123a,123b,124,125,127)이 형성된다. 상기 제1 개구부(117a) 아래에 상기 제1 워드라인 활성부(104a)를 노출시키는 제1 워드라인 채널 홀(123a)이 형성되고, 상기 제2 개구부(117b) 아래에 상기 제2 워드라인 활성부(104b)를 노출시키는 제2 워드라인 채널 홀(123a)이 형성된다. 상기 제3 개구부(118) 아래에 상기 바이어스 활성부(104c)를 노출시키는 바이어스 채널 홀(124)이 형성되고, 상기 제4 개구부(119) 아래에 상기 블록 선택 활성부(104d)를 노출시키는 블록 선택 채널 홀(125)이 형성된다. 상기 제5 개구부(120) 아래에 상 기 비트라인 활성부(105)를 노출시키는 비트라인 채널 홀(127)이 형성된다. 상기 채널 홀들(123a,123b,124,125,127)은 상기 활성부들(104a,104b,104c, 104d,105)내에 형성된 상기 제1 글로벌 워드라인(GWL1), 제2 글로벌 워드라인 (GWL2), 바이어스 라인(242), 블록 선택 도프트 영역(106) 및 글로벌 비트라인(GBL)을 각각 노출시킨다. 상기 개구부들(117a,117b,118,119,120)의 내측벽 상의 스페이서(121)로 인하여 상기 채널 홀들(123a,123b,124,125,127)은 디자인룰의 최소선폭인 1 F 보다 작은 폭을 가질 수 있다. 이로써, 상기 채널 홀들(123a,123b,124,125,127) 및 게이트 패턴들(110a,110b,110c)간의 정렬 마진을 확보할 수 있다.
도 8a 및 도 8b를 참조하면, 상기 채널 홀들(123a,123b,124,125,127)을 형성한 후에, 상기 마스크 패턴(115) 및 스페이서(121)를 제거할 수 있다. 이어서, 상기 채널 홀들(123a,123b,124,125,127)의 내측벽 상에 게이트 절연 패턴(130)을 형성한다. 상기 게이트 절연 패턴(130)은 산화물, 질화물, 산화질화물 및/또는 고유전물질을 포함할 수 잇다. 게이트 절연 패턴(130)을 형성하는 일 방법을 설명한다. 상기 채널 홀(123a,123b,124,125,127)을 갖는 반도체 기판(100) 전면 상에 게이트 절연막을 콘포말하게 형성할 수 있다. 상기 게이트 절연막은 상기 채널 홀들(123a,123b,124,125,127)의 내측벽들 및 바닥면들과, 상기 제1 층간 절연막(112)의 상부면 상에 형성될 수 있다. 상기 게이트 절연막은 화학기상증착법 또는 원자층 적층법등으로 형성될 수 있다. 이어서, 상기 채널 홀들(123a,123b, 124,125,127)의 바닥면들 상의 게이트 절연막을 제거하여 상기 활성부들(104a, 104b,104c,104d,105)을 노출시킨다. 이때, 상기 채널 홀들(123a,123b,124,125,127) 의 내측벽들 상의 게이트 절연막은 잔존되어 상기 게이트 절연 패턴(130)이 형성된다. 상기 채널 홀들(123a,123b,124,125,127)의 바닥면들 상의 게이트 절연막은 이방성 식각으로 제거될 수 있다. 이때, 상기 제1 층간 절연막(112) 상의 게이트 절연막도 제거될 수 있다.
이어서, 상기 채널 홀들(123a,123b,124,125,127) 내에 상기 노출된 활성부들 (104a,104b,104c,104d,105)과 각각 접촉되는 채널 필라들(132a,132b,133,134,135)을 형성한다. 상기 채널 필라들(132a,132b,133,134,135)은 반도체 물질로 형성하는 것이 바람직하다. 상기 채널 필라들(132a,132b,133,134,135)은 선택적 에피택시얼 성장법에 의하여 단결정 상태로 형성될 수 있다. 이 경우에, 상기 채널 필라들(132a,132b,133,134,135)의 상부면들은 상기 제1 층간 절연막(112)의 상부면과 공면을 이루도록 평탄화 공정이 수행될 수 있다.
다른 방법으로, 상기 채널 홀들(123a,123b,124,125,127)을 채우는 반도체막을 형성할 수 있다. 상기 반도체막은 비정질 상태로 증착된 후에, 결정화 열처리 공정을 수행할 수 있다. 상기 반도체막을 상기 제1 층간 절연막(112)이 노출될때까지 평탄화시키어 상기 채널 필라들(132a,132b,133,134,135)을 형성할 수 있다.
상기 채널 필라들(132a,132b,133,134,135)은 언도프트(undoped) 상태일 수 있다. 이와는 달리, 상기 채널 필라들(132a,132b,133,134,135)은 상기 글로벌 워드라인들(GWL1,GWL2), 바이어스 라인(242), 블록 선택 도프트 영역(106) 및 글로벌 비트라인(GBL)과 다른 타입의 도펀트(즉, 상기 제1 타입의 도펀트)로 도핑될 수 있다. 이 경우에, 상기 채널 필라들(132a,132b,133,134,135)은 인시츄 방식 또는 이 온 주입 방식에 의하여 도핑될 수 있다.
도 9a 및 도 9b를 참조하면, 상기 제1 층간 절연막(112)을 관통하여 상기 제2 게이트 패턴(110c)과 접촉되는 제1 게이트 콘택 플러그(137) 및 상기 제1 층간 절연막(112)을 관통하여 상기 제1 게이트 패턴(110a)과 접촉되는 제2 게이트 콘택 플러그(138)를 형성한다. 상기 게이트 콘택 플러그들(137,138)의 형성을 위한 콘택홀들은 상기 스페이서(121)를 이용하여 형성할 수 있다. 따라서, 상기 게이트 콘택 플러그들(137,138)은 1 F 보다 작은 폭을 가질 수 있다. 상기 게이트 콘택 플러그들(137,138)은 상기 채널 필라들(132a,132b,133,134,135)을 형성한 후에 형성될 수 있다. 이어서, 상기 제1 층간 절연막(112) 상에 도전막을 형성하고, 상기 도전막을 패터닝하여 패드 패턴들(140a,140b,141,142,143)을 형성한다. 상기 패드 패턴들(140a,140b,141,142, 143)의 형태 및 기능등은 도 2 및 도 3a 내지 도 3d를 참조하여 설명하였음으로 생략한다. 상기 패드 패턴들 (140a,140b,141,142,143)은 도핑된 반도체 물질, 금속(ex, 티타늄, 탄탈늄, 텅스텐등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄등) 및 금속 실리사이드(ex, 텅스텐실리사이드, 코발트실리사이드등) 중에서 선택된 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 게이트 콘택 플러그들(137,138)을 형성한 후에, 상기 채널 필라들(132a,132b,133,134,135)을 형성하고, 이어서, 상기 패드 패턴들(140a,140b,141,142,143)을 형성할 수 있다.
상기 패드 패턴들(140a,140b,141,142,143) 및 제1 층간 절연막(112) 상에 제2 층간 절연막(145)을 형성한다. 이어서, 상기 제2 및 제1 층간 절연막들(145,112) 을 연속적으로 관통하는 제3 게이트 콘택 플러그(도 2 및 도 3b의 149) 및 스트래핑 콘택 플러그들(도 2 및 도 3b의 147,148,150)을 형성할 수 있다. 상기 제3 게이트 콘택 플러그 및 스트래핑 콘택 플러그들을 위한 콘택홀들은 상술된 스페이서(121)를 이용하여 1 F 보다 작은 폭을 갖도록 형성할 수 있다.
이어서, 상기 제2 층간 절연막(145) 상에 블록 선택 게이트 라인(247) 및 스트래핑 라인들(152,153,155)을 형성할 수 있다. 상기 블록 선택 게이트 라인(247)은 상기 제3 게이트 콘택 플러그(도 2 및 도 3b의 149)와 접촉되고, 상기 스트래핑 라인들(152,153,155)은 상기 스트래핑 콘택 플러그들(도 2 및 도 3b의 147,148,150)에 각각 접속된다. 이어서, 상기 반도체 기판(100) 전면 상에 제3 층간 절연막(157)을 형성한다.
한편, 본 발명의 일 실시예에 따르면, 상기 블록 선택 게이트 라인(247) 및 스트래핑 라인들(152,153,155)이 상기 제2 층간 절연막(145)의 형성 전에 형성되고, 상기 채널 필라들(132a,132b,133,134,135) 및 패드 패턴들(140a,140b,141,142,143)이 상기 제2 층간 절연막(145)을 형성한 후에 형성될 수도 있다. 이 경우에, 상기 채널 홀들(123a,123b,124,125,127)은 상기 제2 및 제1 층간 절연막들(145,112), 게이트 패턴들(110a,110b,110c) 및 절연 패턴(107)을 연속적으로 관통하고, 상기 제1 및 제2 게이트 콘택 플러그들(137,138)은 상기 제2 및 제1 층간 절연막들(145,112)을 연속적으로 관통될 수 있다.
도 10a 및 도 10b를 참조하면, 상기 제3 및 제2 층간 절연막들(157,145)을 관통하여 하나의 제1 게이트 패턴(110a)에 대응되는 2개의 콘택 플러그(159)를 형 성할 수 있다. 상기 2개의 콘택 플러그(159)는 상기 제1 게이트 패턴(110a) 상부에 배치된 제1 워드라인 패드 패턴들(140a) 중의 하나 및 제2 워드라인 패드 패턴들(140b) 중의 하나와 각각 접속된다. 상기 제2 워드라인 패드 패턴(140b)에 접속된 콘택 플러그(159)는 도 2에 도시되어 있다. 상기 콘택 플러그(159)는 금속(ex, 텅스텐, 티타늄, 탄탈늄들) 및 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등)등에서 선택된 적어도 하나를 포함할 수 있다.
상기 콘택 플러그(159)를 갖는 반도체 기판(100) 전면 상에 도전막을 형성하고, 도전막을 패터닝하여 도전 패턴(162)을 형성한다. 상기 도전 패턴(162)은 상기 제1 게이트 패턴(110a)에 대응되는 상기 2개의 콘택 플러그들(159)의 상부면들과 접촉된다. 상기 도전 패턴(162)은 적어도 상기 제2 영역(60)의 전체를 덮을 수 있다. 또한, 상기 도전 패턴(162)은 상기 제2 부 영역(54)의 전체 및 상기 제1 부 영역(52)의 일부분을 덮을 수 있다. 상기 도전 패턴(162)을 갖는 반도체 기판(100) 상에 라인간 절연막(165)을 형성한다.
이어서, 상기 제1 게이트 패턴(110a) 상부의 제1 워드라인 패드 패턴들(140a) 중에서 다른 하나 및 제2 워드라인 패드 패턴들(140b) 중에서 다른 하나와 접속되는 2개의 콘택 플러그, 이들과 접속되는 도전 패턴 및 라인간 절연막을 반복적으로 수행할 수 있다. 최상부의 도전 패턴(162n)을 형성한 후에는 반도체 기판(100) 전면을 덮는 캐핑 절연막(162n)을 형성한다.
최하부의 도전 패턴(162) 보다 높게 위치한 도전 패턴에 연결된 콘택 플러그 그 아래의 라인간 절연막과 제3 및 제2 층간 절연막들(157,145)를 연속적으로 관통 할 수 있다. 도 3b에 개시된 블록 선택 신호 라인(249)의 하부 플러그(248a)는 상기 최하부의 도전 패턴(162)에 접속된 콘택 플러그(159)와 동시에 형성될 수 있다. 또한, 도 3b에 개시된 블록 선택 신호 라인(249)의 버퍼 패드(248b)는 상기 최하부의 도전 패턴(162)과 동시에 형성될 수 있다.
도전 패턴들 중에서 최하부의 도전 패턴(162)과 접속된 콘택 플러그들(159)은 상기 제2 게이트 패턴(110c)에 가장 인접한 제1 워드라인 패드 패턴 및 제2 워드라인 패드 패턴과 각각 접속될 수 있다. 도전 패턴들 중에서 최상부의 도전 패턴(162)과 접속된 콘택 플러그들(159n)은 상기 제2 게이트 패턴(110c)으로부터 가장 멀리 떨어진 제1 워드라인 패드 패턴 및 제2 워드라인 패드 패턴과 접속될 수 있다. 이에 따라, 상기 도전 패턴들 중에서 상대적으로 높은 위치에 배치된 도전 패턴은 상대적으로 낮은 위치에 배치된 도전 패턴 보다 넓은 평면적을 가질 수 있다.
도 11a 및 도 11b를 참조하면, 상기 캐핑 절연막(165n), 도전 패턴들(159n,159) 및 라인간 절연막(165)을 연속적으로 패터닝하여 적층된 복수의 제1 로컬 워드라인들(LWL1), 상기 적층된 제1 로컬 워드라인들(LWL1) 사이의 제1 라인간 패턴들(165a), 및 제1 캐핑 절연 패턴(165na)을 형성한다. 또한, 적층된 복수의 제2 로컬 워드라인들(LWL2), 상기 적층된 제2 로컬 워드라인들(LWL2) 사이의 제2 라인간 패턴들(165b) 및 제2 캐핑 절연 패턴(165nb)을 형성한다. 상기 제1 및 제2 로컬 워드라인들(LWL1,LWL2)은 동시에 형성될 수 있다. 상기 적층된 제1 로컬 워드라인들(LWL1) 및 적층된 제2 로컬 워드라인들(LWL2) 사이의 제3 층간 절연막(157) 이 노출될 수 있다. 상기 제3 층간 절연막(157)은 라인간 절연막에 대하여 식각선택비를 갖는 절연물질을 포함할 수 있다. 상기 제3 부 영역(56)의 제3 층간 절연막(157) 상에는 적층된 라인간 절연막들(165) 및 캐핑 절연막(165n)이 잔존될 수 있다.
이어서, 상기 적층된 제1 로컬 워드라인들(LWL1) 및 적층된 제2 로컬 워드라인들(LWL2) 사이의 공간을 채우는 충전 절연막을 반도체 기판(100) 전면 상에 형성하고, 상기 충전 절연막을 상기 캐핑 절연 패턴들(165na,165nb)이 노출될때까지 평탄화시킨다. 이에 따라, 상기 공간을 채우는 충전 절연 패턴(167)이 형성된다. 상기 캐핑 절연 패턴들(165na,165nb)은 상기 충전 절연 패턴(167)에 대하여 식각선택비를 갖는 절연물질을 포함할 수 있다. 예컨대, 상기 캐핑 절연 패턴들(165na,165nb)은 질화물 또는 산화질화물을 포함하고, 상기 충전 절연 패턴(167)은 산화물로 형성될 수 있다.
이어서, 상기 반도체 기판(100) 상에 마스크 패턴(170)을 형성한다. 상기 마스크 패턴(170)은 도 3c에 도시된 로컬 비트라인 홀(174)을 정의하는 개구부(172)를 갖는다. 상기 개구부(172)는 상기 비트라인 패드 패턴(143) 상부 및 상기 제1 및 제2 로컬 워드라인들(LWL1,LWL2) 사이의 충전 절연 패턴(167)을 노출시킬 수 있다.
상기 마스크 패턴(170)을 식각 마스크로 사용하여 상기 충전 절연 패턴(167), 제3 층간 절연막(157) 및 제2 층간 절연막(145)을 연속적으로 식각하여 도 3c의 로컬 비트라인 홀(174)을 형성한다. 상기 로컬 비트라인홀(도 3c)는 상기 비트라인 패드 패턴(143)을 노출시킬 수 있다. 이어서, 상기 마스크 패턴(170)을 제거하고, 상기 반도체 기판(100) 전면 상에 가변 저항체막을 콘포말하게 형성할 수 있다. 상기 가변 저항체막은 상기 로컬 비트라인 홀(174)의 측벽 및 바닥면 상에 배치될 수 있다. 상기 로컬 비트라인 홀(174)의 바닥면 상에 배치된 가변 저항체막을 제거하여 상기 비트라인 패드 패턴(143)을 노출시킨다. 이때, 상기 로컬 비트라인 홀(174)의 내측벽 상에 위치한 가변저항체막(176)은 잔존된다. 이어서, 상기 로컬 비트라인 홀(174)을 채우는 도 2 및 도 3c의 로컬 비트라인(LBL)을 형성한다.
상기 제3 부 영역(56)의 캐핑 절연막(165n) 및 라인간 절연막들(165)을 연속적으로 관통하는 도 3b의 상부 플러그(248c)를 형성할 수 있다. 상기 상부 플러그(248)는 도 3b의 버퍼 패드(248b)에 접촉될 수 있다. 상기 도 3b의 상부 플러그(248c)는 상기 로컬 비트라인(LBL)을 형성하기 전 또는 형성한 후에 형성될 수 있다. 이와는 다르게, 도 3b의 상부 플러그(248c)는 상기 로컬 비트라인(LBL)과 동시에 형성될 수 있다. 상부 플러그(248c) 및 로컬 비트라인(LBL)이 동시에 형성되는 경우에, 상부 플러그(248c) 및 로컬 비트라인(LBL)는 동일한 물질로 형성될 수 있으며, 또한, 상부 플러그(248c)의 측벽과 제3 부 영역(56)의 절연막들(159,159n) 사이에 상기 가변저항체막(176)이 배치될 수도 있다.
이상의 방법으로, 도 2, 도 3a 내지 도 3d에 도시된 반도체 기억 소자를 구현할 수 있다.
상술된 실시예들에 따른 반도체 기억 소자는 다양한 형태들의 반도체 패키 지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 기억 소자는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다. 본 발명의 실시예들에 따른 반도체 기억 소자가 실장된 패키지는 상기 반도체 기억 소자를 제어하는 컨트롤러 및/또는 논리 소자등을 더 포함할 수도 있다.
도 12는 본 발명의 실시예에 따른 반도체 기억 소자를 포함하는 전자 시스템의 블록도이다.
도 12를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 기억 장치(1130)는 도 2, 도 3a 내지 도 3d, 도 4a, 도 4b 및 도 5를 참조하여 설명된 실시예들의 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 기억 소자(ex, 디램 소자 및/또는 에스램 소자등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 13은 본 발명의 실시예에 따른 반도체 기억 소자를 포함하는 메모리 카드를 나타내는 블록도이다.
도 13을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 도 2, 도 3a 내지 도 3d, 도 4a, 도 4b 및 도 5를 참조하여 설명한 실시예들의 반도체 기억 소자들 중에서 적어도 하나는 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 기억 소자(ex, 디램 소자 및/또는 에스램 소자등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 플로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200) 는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 실시예에 따른 반도체 기억 소자를 나타내는 회로도.
도 2는 본 발명의 실시예에 따른 반도체 기억 소자를 나타내는 평면도.
도 3a는 도 2의 Ⅰ-Ⅰ' 을 따라 취해진 단면도.
도 3b는 도 2의 Ⅱ-Ⅱ' 을 따라 취해진 단면도.
도 3c는 도 2의 Ⅲ-Ⅲ' 을 따라 취해진 단면도.
도 3d는 도 2의 Ⅳ-Ⅳ' 을 따라 취해진 단면도.
도 4a는 도 2의 비트라인 트랜지스터를 확대한 평면도.
도 4b는 도 2의 워드라인 트랜지스터를 확대한 평면도.
도 5는 본 발명의 실시예에 따른 반도체 기억 소자에 포함된 비트라인 선택 채널 홀의 변형예를 나타내는 평면도.
도 6a 내지 도 11a는 본 발명의 실시예에 따른 반도체 기억 소자의 형성 방법을 설명하기 위하여 도 2의 Ⅰ-Ⅰ' 을 따라 취해진 단면도들.
도 6b 내지 도 11b는 본 발명의 실시예에 따른 반도체 기억 소자의 형성 방법을 설명하기 위하여 도 2의 Ⅲ-Ⅲ' 을 따라 취해진 단면도들.
도 12는 본 발명의 실시예에 따른 반도체 기억 소자를 포함하는 전자 시스템의 블록도.
도 13은 본 발명의 실시예에 따른 반도체 기억 소자를 포함하는 메모리 카드를 나타내는 블록도.

Claims (10)

  1. 반도체 기판의 제1 영역 내에 배치된 제1 워드라인 트랜지스터의 게이트;
    상기 반도체 기판의 제2 영역 내에 배치된 비트라인 트랜지스터의 게이트;
    상기 제1 워드라인 트랜지스터의 게이트를 관통하고 상기 제1 워드라인 트랜지스터의 게이트와 절연된 적어도 하나의 제1 워드라인 채널 필라;
    상기 비트라인 트랜지스터의 게이트를 관통하고 상기 비트라인 트랜지스터의 게이트와 절연된 적어도 하나의 비트라인 채널 필라;
    상기 반도체 기판의 상부면에 수직한 제1 방향으로 연장되고, 상기 비트라인 채널 필라의 상부면에 전기적으로 접속된 로컬 비트라인;
    상기 로컬 비트라인 일측에 배치되고, 상기 제1 방향에 수직한 제2 방향으로 연장되어 상기 로컬 비트라인과 교차하고, 상기 제1 워드라인 채널 필라의 상부면에 전기적으로 접속된 제1 로컬 워드라인; 및
    상기 로컬 비트라인 및 제1 로컬 워드라인간 교차점에 형성된 제1 기억 셀을 포함하는 반도체 기억 소자.
  2. 청구항 1항에 있어서,
    상기 비트라인 트랜지스터의 게이트는 상기 제1 워드라인 트랜지스터의 게이트에 커플링되어, 하나의 블록 선택 신호에 의하여 상기 제1 워드라인 트랜지스터의 게이트 및 상기 비트라인 트랜지스터의 게이트가 제어되는 반도체 기억 소자.
  3. 청구항 1항에 있어서,
    상기 제1 영역 내에 배치된 바이어스 트랜지스터의 게이트;
    상기 바이어스 트랜지스터의 게이트를 관통하고 상기 바이어스 트랜지스터의 게이트와 절연된 적어도 하나의 바이어스 채널 필라; 및
    상기 바이어스 채널 필라의 하부면에 접속된 바이어스 라인을 더 포함하되,
    상기 바이어스 트랜지스터의 게이트는 상기 제1 워드라인 트랜지스터의 게이트에 연결되고,
    상기 비트라인 트랜지스터의 게이트는 상기 바이어스 채널 필라의 상부면과 전기적으로 접속된 반도체 기억 소자.
  4. 청구항 3항에 있어서,
    상기 바이어스 라인은 상기 바이어스 트랜지스터의 게이트 아래의 반도체 기판에 정의된 바이어스 활성부 내에 도펀트를 도핑시켜 형성되는 반도체 기억 소자.
  5. 청구항 1항에 있어서,
    상기 제1 영역 내에 배치된 제2 워드라인 트랜지스터의 게이트;
    상기 제2 워드라인 트랜지스터의 게이트를 관통하고 상기 제2 워드라인 트랜지스터의 게이트와 절연된 적어도 하나의 제2 워드라인 채널 필라;
    상기 제2 영역 내에 상기 로컬 비트라인의 타측에 배치되고 상기 제2 방향으 로 연장되어 상기 로컬 비트라인과 교차하고 상기 제2 워드라인 채널 필라의 상부면과 전기적으로 접속된 제2 로컬 워드라인; 및
    상기 제2 로컬 워드라인 및 상기 로컬 비트라인의 교차점에 형성된 제2 기억 셀을 더 포함하되, 상기 제1 워드라인 트랜지스터의 게이트 및 제2 워드라인 트랜지스터의 게이트는 서로 연결되는 반도체 기억 소자.
  6. 청구항 5항에 있어서,
    상기 제1 워드라인 채널 필라의 하부면과 접속된 제1 글로벌 워드라인;
    상기 제2 워드라인 채널 필라의 하부면과 접속된 제2 글로벌 워드라인; 및
    상기 비트라인 채널 필라의 하부면과 접속된 글로벌 비트라인을 더 포함하는 반도체 기억 소자.
  7. 청구항 6항에 있어서,
    상기 제1 글로벌 워드라인은 상기 제1 워드라인 트랜지스터의 게이트 아래의 반도체 기판에 정의된 제1 워드라인 활성부 내에 형성되고,
    상기 제2 글로벌 워드라인은 상기 제2 워드라인 트랜지스터의 게이트 아래의 반도체 기판에 정의된 제2 워드라인 활성부 내에 형성되고,
    상기 글로벌 비트라인은 상기 비트라인 트랜지스터의 게이트 아래의 반도체 기판에 정의된 비트라인 활성부 내에 형성되는 반도체 기억 소자.
  8. 청구항 5항에 있어서,
    상기 제1 기억 셀은 상기 제1 로컬 워드라인 및 상기 로컬 비트라인 사이에 개재된 제1 가변 저항체를 포함하고,
    상기 제2 기억 셀은 상기 제2 로컬 워드라인 및 상기 로컬 비트라인 사이에 개재된 제2 가변 저항체를 포함하는 반도체 기억 소자.
  9. 청구항 5항에 있어서,
    상기 제1 영역내에 배치되고 상기 제1 및 제2 워드라인 트랜지스터들의 게이트들과 이격된 블록 선택 트랜지스터의 게이트;
    상기 블록 선택 트랜지스터의 게이트를 관통하고 상기 블록 선택 트랜지스터의 게이트와 절연된 적어도 하나의 블록 선택 채널 필라; 및
    상기 블록 선택 채널 필라의 하부면에 전기적으로 접속된 블록 선택 신호 라인을 더 포함하되,
    상기 블록 선택 채널 필라의 상부면은 상기 서로 연결된 제1 및 제2 워드라인 트랜지스터들의 게이트들과 전기적으로 접속된 반도체 기억 소자.
  10. 청구항 5항에 있어서,
    상기 로컬 비트라인 일측에 복수의 상기 제1 로컬 워드라인들이 상기 제1 방향으로 서로 이격되어 적층되고,
    상기 로컬 비트라인의 타측에 복수의 상기 제2 로컬 워드라인들이 상기 제1 방향으로 서로 이격되어 적층되고,
    상기 제1 영역 내에 복수의 상기 제1 워드라인 트랜지스터들의 게이트들 및 복수의 상기 제2 워드라인 트랜지스터들의 게이트들이 상기 제2 방향을 따라 교대로 배치되고,
    상기 각 제1 로컬 워드라인은 상기 각 제1 워드라인 트랜지스터의 게이트를 관통하는 상기 제1 워드라인 채널 필라의 상부면과 전기적으로 접속되고,
    상기 각 제2 로컬 워드라인은 상기 각 제2 워드라인 트랜지스터의 게이트를 관통하는 상기 제2 워드라인 채널 필라의 상부면과 전기적으로 접속되고,
    상기 제1 워드라인 트랜지스터들의 게이트들 및 제2 워드라인 트랜지스터들의 게이트들은 서로 연결되는 반도체 기억 소자.
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