CN118042827A - 半导体结构及其制作方法、存储器 - Google Patents
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- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
本公开实施例提出了一种半导体结构及其制作方法、存储器，所述半导体结构包括：衬底；多个沿相交的第一方向和第二方向呈阵列排布的晶体管组，位于所述衬底上；每一所述晶体管组包括：沿第一方向并列排布的第一晶体管和第二晶体管；所述第一晶体管和所述第二晶体管均包括：沟道区；源极、漏极，位于所述沟道区沿第三方向上相对的两端；所述第三方向与所述衬底的表面垂直，所述第一方向、第二方向均与所述第三方向垂直；以及栅极，位于所述沟道区在第一方向上相对的两侧中远离另一晶体管的一侧；多个连接结构，位于所述第一晶体管的沟道区和第二晶体管的沟道区之间，且所述第一晶体管的沟道区与所述第二晶体管的沟道区通过所述连接结构连接。
Description
技术领域
本公开涉及半导体技术领域，涉及但不限于一种半导体结构及其制作方法、存储器。
背景技术
随着电子设备普及率快速提升、电子设备市场的蓬勃发展，越来越要求电子产品在具有高性能、多功能、高可靠性以及便捷性的同时要向着小型化、薄型化的方向演进。这样的需求对存储器的结构、制备工艺等都提出了更高的要求。
发明内容
基于此，为解决相关技术问题中的一个或多个，本公开实施例提出了一种半导体结构及其制作方法、存储器。
一方面，根据本公开实施例提供了一种半导体结构，包括：
衬底；
多个沿相交的第一方向和第二方向呈阵列排布的晶体管组，位于所述衬底上；每一所述晶体管组包括：沿第一方向并列排布的第一晶体管和第二晶体管；所述第一晶体管和所述第二晶体管均包括：
沟道区；
源极、漏极，位于所述沟道区沿第三方向上相对的两端；所述第三方向与所述衬底的表面垂直，所述第一方向、第二方向均与所述第三方向垂直；以及
栅极，位于所述沟道区在第一方向上相对的两侧中远离另一晶体管的一侧；
多个连接结构，位于所述第一晶体管的沟道区和第二晶体管的沟道区之间，且所述第一晶体管的沟道区与所述第二晶体管的沟道区通过所述连接结构连接。
上述实施例中，所述连接结构在所述第一方向的正投影位于所述第一晶体管的沟道区和所述第二晶体管的沟道区在所述第一方向的正投影内。
上述实施例中，每一所述连接结构与一个晶体管组中的第一晶体管的沟道区和第二晶体管的沟道区连接；
或者，
每一所述连接结构与沿第二方向并列排布的多个所述晶体管组中的所有第一晶体管的沟道区和第二晶体管的沟道区均连接。
上述实施例中，所述半导体结构还包括：
多个存储结构，位于所述多个所述晶体管组远离所述衬底的表面，每一所述存储结构与所述晶体管组中每个晶体管中的源极和漏极其中之一连接；以及
多条位线，位于所述多个所述晶体管组与所述衬底之间且沿所述第一方向延伸，每条所述位线与沿第一方向设置的一排晶体管组中每个晶体管的源极和漏极中剩余的一个连接。
上述实施例中，所述半导体结构还包括：多个隔离结构，每一所述隔离结构位于沿第一方向相邻设置的两个所述晶体管组之间。
上述实施例中，所述半导体结构还包括：
多条字线，沿所述第二方向延伸；每条所述字线与沿第二方向设置的一排晶体管组中每个晶体管的栅极连接；沿第一方向相邻设置的两个所述晶体管组之间的两条字线被所述隔离结构间隔开。
上述实施例中，所述衬底上形成有外围电路。
上述实施例中，所述半导体结构还包括键合层，位于所述衬底和所述位线之间，所述字线、位线均通过所述键合层与所述外围电路连接。
一方面，根据本公开实施例提供了一种存储器，包括：如本公开上述实施例中所述的半导体结构。
一方面，根据本公开实施例提供了一种半导体结构的制作方法，所述方法包括：
提供基底；
在所述基底中形成沿相交的第一方向和第二方向呈阵列排布的多个晶体管组；每一所述晶体管组包括：沿第一方向并列排布的第一晶体管和第二晶体管；所述第一晶体管和所述第二晶体管均包括：
沟道区；
源极、漏极，位于所述沟道区沿第三方向上相对的两端；所述第三方向与所述基底的表面垂直，所述第一方向、第二方向均与所述第三方向垂直；以及
栅极，位于所述沟道区在第一方向上相对的两侧中远离另一晶体管的一侧；
在所述第一晶体管的沟道区和第二晶体管的沟道区之间形成多个连接结构，且所述第一晶体管的沟道区与所述第二晶体管的沟道区通过所述连接结构连接。
上述实施例中，所述在所述基底中形成沿相交的第一方向和第二方向呈阵列排布的多个晶体管组，包括：
在所述基底的第一面形成沿所述第一方向间隔排布的多个第一沟槽和多个第二沟槽，以及在剩余的所述基底中形成沿所述第一方向、第二方向呈阵列排布的多个第三沟槽；所述第一沟槽、第二沟槽和第三沟槽将所述基底划分为多个有源柱组；所述第二沟槽将所述有源柱组划分为第一有源柱和第二有源柱；
分别对所述第一有源柱和第二有源柱的沿第三方向上相对的第一端部和第二端部及两端之间的中部进行掺杂处理，形成源极、漏极及沟道区；掺杂后的所述第一有源柱用于形成所述第一晶体管，掺杂后的所述第二有源柱用于形成所述第二晶体管；所述第一端部为靠近所述基底第二面的端部；所述第一面和所述第二面为所述基底沿第三方向相对设置的两个面。
上述实施例中，所述第一沟槽沿所述第一方向的尺寸大于所述第二沟槽沿所述第一方向的尺寸。
上述实施例中，所述方法还包括：
在形成所述第三沟槽之前，在所述第一沟槽形成第一绝缘层，在所述第二沟槽中形成第二绝缘层；
形成所述多个连接结构，包括：
去除部分所述第二绝缘层，剩余的所述第二绝缘层远离所述第二面的表面高于所述第一有源柱和第二有源柱的第一端部远离所述第二面的表面；
在去除所述第二绝缘层的位置处填充连接结构材料层；
去除部分所述连接结构材料层，剩余的所述连接结构材料层远离所述第二面的表面低于所述第一晶体管和第二晶体管的第二端部远离所述第一面的表面；剩余的所述连接结构材料层用于形成所述连接结构。
上述实施例中，所述方法还包括：
剩余的所述连接结构材料层直接形成所述连接结构；
或者，
将剩余的所述连接结构材料层对应沿第一方向相邻的第三绝缘层之间的部分所述第二绝缘层去除，形成所述连接结构。
上述实施例中，所述方法还包括：
形成贯穿所述第一绝缘层的隔离结构；
去除部分所述第一绝缘层，形成字线材料层；所述字线材料层靠近所述第一面的表面低于所述第一面；所述隔离结构将所述字线材料层分成两条字线。
上述实施例中，所述方法还包括：
在多个所述第一面上形成多条位线，所述多条位线沿第二方向并列排布，且每条所述位线与沿第一方向设置的一排晶体管组中每个晶体管的第二端部连接。
上述实施例中，所述方法还包括：
提供衬底；在所述衬底中形成外围电路；
将所述基底与所述衬底进行键合，在所述衬底和所述位线之间形成键合层；
在执行所述键合操作之后，对所述基底的第二面进行减薄处理，以暴露出所述晶体管组中每一晶体管的第一端部。
上述实施例中，所述将所述基底与所述衬底进行键合，包括：
将所述基底和所述衬底通过杂化键合的方式进行键合。
上述实施例中，所述方法还包括：
在暴露出的所述晶体管组中每一晶体管的第一端部上形成多个存储结构；其中，每个所述存储结构与一个相应的所述第一晶体管的源极和漏极的其中之一或一个相应的所述第二晶体管的源极和漏极的其中之一连接。
本公开各实施例中，通过在基底中形成呈阵列排布的多个晶体管组，每个晶体管组中包括沿第一方向并列设置的第一晶体管和第二晶体管，第一晶体管和第二晶体管均包括沟道区、分别位于沟道区在第三方向上相对两端的源极和漏极、以及位于沟道区在第一方向上相对的两侧中远离另一晶体管一侧的栅极；并在第一晶体管的沟道区和第二晶体管的沟道区之间形成连接结构，所述连接结构将第一晶体管的沟道区与第二晶体管的沟道区电连接，如此，可以在晶体管组的使用期间，将由浮体效应(FBE，Floating Body Effect)产生于第一晶体管的沟道区和第二晶体管的沟道区之间的累计空穴进行导通、分流或排除，进而减小寄生电容的产生，改善晶体管的电学性能。
附图说明
图1a为本公开实施例中提供的一种6F2架构的存储单元阵列排布示意图；
图1b为本公开实施例中提供的一种4F2架构的存储单元阵列排布示意图；
图2本公开实施例中提供的一种半导体结构的制作方法的流程示意图；
图3a-图3v为本公开实施例中提供的半导体结构的制作过程的流程示意图。
在上述附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
具体实施方式
为使本公开实施例的技术方案和优点更加清楚，下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
在下列段落中参照附图以举例方式更具体的描述本公开。根据下面说明和权利要求书，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。
可以理解的是，本公开中的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括在某物“上”且其间有居间特征或层的含义。
此外，为了便于描述，可以在本文中使用诸如“在……上”、“在……之上”、“在……上方”、“上”“上部”等的空间相对术语来描述如图所示的一个元件或特征与另一个元件或特征的关系。除了在附图中所描绘的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。装置可以以其它方式定向(旋转90度或处于其它取向)并且同样可以相应地解释本文使用的空间相对描述词。
在本公开实施例中，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。被添加在衬底顶部的材料可以被图案化或者可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、硅锗、锗、砷化嫁、磷化锢等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。层可以包括多个子层。例如，互连层可包括一个或多个导体和接触子层(其中形成互连线和/或过孔触点)、以及一个或多个电介质子层。
在本公开实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。需要说明的是，本公开实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
需要说明的是，为了清楚的描述本公开，以下实施例中第一方向与第二方向相交，即第一方向与第二方向之间的夹角为0-90度之间的任一角度，为了便于理解，以第一方向与第二方向垂直为例进行说明。可以理解的是，第一方向与第二方向之间的夹角构建了多个有源柱沿第一方向与第二方向的阵列排布的位置关系。第三方向与第一方向、第二方向均垂直。示例性的，所述第一方向为附图中示出的X轴方向；所述第二方向为附图中示出的Y轴方向；所述第三方向为附图中示出的Z轴方向。但需要说明的是，以下实施例中关于方向的描述仅用于说明本公开，并不用来限制本公开的范围。
另外，在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
本公开实施例中涉及的存储器包括但不限于动态随机存取存储器(DRAM，DynamicRandom Access Memory)。但需要说明的是，以下实施例关于动态随机存取存储器的描述仅用来说明本公开，并不用来限制本公开的范围。
可以理解的是，动态随机存取存储器可以包括外围电路和存储单元阵列；其中，所述外围电路可以包括配置为便于存储器实现读取操作、写操作、擦除操作等各种操作的任何合适的数字、模拟和/或混合信号电路。例如，外围电路可以包括控制逻辑(例如控制电路或控制器)、数据缓冲器、解码器(解码器也可以称为译码器)、驱动器及读写电路等。当控制逻辑收到读写操作命令及地址数据时，在控制逻辑的作用下，解码器可以基于解码的地址将从驱动器得到的相应电压施加到相应的位线、字线上，以实现数据的读写，并通过数据缓冲器与外部进行数据交互。
所述存储单元阵列可以包括多个存储单元；每一个存储单元的结构可以是由一个晶体管与一个电容构成，即动态随机存取存储器是1个晶体管(T，Transistor)和1个电容(C，Capacitor)(1T1C)的架构；也可以是由两个晶体管构成，即动态随机存取存储器是2个晶体管(T，Transistor)和0个电容(C，Capacitor)(2T0C)的架构。但应当理解，无论动态随机存取存储器是1T1C架构还是2T0C架构，其主要的工作原理均是利用电容或两个晶体管之间的存储节点中存储电荷的多少来代表一个二进制比特是l还是0。
随着动态随机存取存储器技术的发展，存储单元阵列的尺寸越来越小，其阵列架构由8F2到6F2(图1a)再到4F2(图1b)；另外，基于动态随机存取存储器中对离子和漏电流的需求，存储器的架构从平面阵列晶体管(Planar Array Transistor)到凹栅阵列晶体管(Recess Gate Array Transistor)，又从凹栅阵列晶体管到掩埋式沟道阵列晶体管(Buried Channel Array Transistor)，再从掩埋式沟道阵列晶体管到垂直沟道阵列晶体管(Vertical Channel Array Transistor)。然而，不论是平面晶体管还是掩埋式晶体管，其尺寸也在逐渐减小，如此，使得相邻晶体管之间的间距逐渐减小，由浮体效应产生的累积空穴聚集在相邻两个晶体管的沟道区之间，进而产生耦合电容并逐渐增大，影响存储器的性能。
需要说明的是，图1a为6F2存储单元阵列架构示意图，图1b为4F2存储单元阵列架构示意图。
基于此，为解决上述问题中的一个或多个，本公开实施例提供了一种半导体结构及其制备方法、存储器，能够在提高集成密度的同时降低工艺难度，以及减小寄生电容，能够改善存储器的性能；图2为本公开实施例提供的一种半导体结构的制造方法的实现流程示意图。如图2所示，所述半导体结构的制造方法包括以下步骤：
步骤S201：提供基底；
步骤S202：在所述基底中形成沿相交的第一方向和第二方向呈阵列排布的多个晶体管组；每一所述晶体管组包括：沿第一方向并列排布的第一晶体管和第二晶体管；所述第一晶体管和所述第二晶体管均包括：
沟道区；
源极、漏极，位于所述沟道区沿第三方向上相对的两端；所述第三方向与所述基底的表面垂直，所述第一方向、第二方向均与所述第三方向垂直；以及
栅极，位于所述沟道区在第一方向上相对的两侧中远离另一晶体管的一侧；
步骤S203：在所述第一晶体管的沟道区和第二晶体管的沟道区之间形成多个连接结构，且所述第一晶体管的沟道区与所述第二晶体管的沟道区通过所述连接结构连接。
应当理解，图2中所示的步骤并非排他的，也可以在所示操作中的任何步骤之前、之后或之间执行其他步骤；图2中所示的各步骤可以根据实际需求进行顺序调整。图3a至图3v为本公开实施例提供的半导体结构的制作过程的剖面示意图。下面结合图2、图3a至图3v，对本公开实施例提供的半导体结构的制作方法进行详细地说明。
执行步骤S201，提供基底。
参考图3a，所述基底301具有第一面301a和第二面301b，所述第一面和第二面为所述基底沿第三方向相对设置的两个面。所述第三方向为所述基底301的厚度方向，示例性的，第三方向为Z轴方向。所述基底301的材料包括但不限于硅(Si)、锗(Ge)、锗化硅(SiGe)等。
执行步骤S202，在所述基底中形成沿相交的第一方向和第二方向呈阵列排布的多个晶体管组。
在一些实施例中，所述在所述基底中形成沿相交的第一方向和第二方向呈阵列排布的多个晶体管组，包括：
在所述基底的第一面形成沿所述第一方向间隔排布的多个第一沟槽和多个第二沟槽，以及在剩余的所述基底中形成沿所述第一方向、第二方向呈阵列排布的多个第三沟槽；所述第一沟槽、第二沟槽和第三沟槽将所述基底划分为多个有源柱组；所述第二沟槽将所述有源柱组划分为第一有源柱和第二有源柱；
分别对所述第一有源柱和第二有源柱的沿第三方向上相对的第一端部和第二端部及两端之间的中部进行掺杂处理，形成源极、漏极及沟道区；掺杂后的所述第一有源柱用于形成所述第一晶体管，掺杂后的所述第二有源柱用于形成所述第二晶体管；所述第一端部为靠近所述基底第二面的端部；所述第一面和所述第二面为所述基底沿第三方向相对设置的两个面。
示例性的，在所述基底的第一面301a上沉积一层掩膜层，在该掩膜层上涂覆光刻胶，对所述光刻胶进行曝光和显影，通过溶解或灰化去除所述光刻胶，最终形成具有预设图案化的第一掩膜层，所述预设图案可以理解为沿X轴方向间隔设置的多个第一沟槽和多个第二沟槽的图案，所述第一掩膜层的材料例如可以是氮化硅。
接下来，利用所述第一掩膜层，对基底301进行刻蚀，去除部分基底301，形成沿X轴方向间隔排布的多个第一沟槽和多个第二沟槽，每个第一沟槽以及每个第二沟槽均沿Y轴方向延伸。这里，第一沟槽在X轴方向上的宽度H1，第二沟槽在X轴方向上的宽度H2，第一沟槽在X轴方向上的宽度H1大于第二沟槽在X轴方向上的宽度H2，即H1＞H2。
需要说明的是，图3b为XOY平面(也可理解为基底的第一面)的俯视图，图3c为XOZ平面图的剖视图，其中，图3c为图3b沿a-a＇截面的剖视图。
接下来，参考图3b、图3c，形成第三沟槽之前，在所述第一沟槽形成第一绝缘层302，以及在所述第二沟槽中形成第二绝缘层303；第一绝缘层302的材料与第二绝缘层303的材料可以相同也可以不同；优选地，第一绝缘层302的材料与第二绝缘层303的材料相同；示例性的，第一绝缘层302和第二绝缘层303的材料均包括氧化硅(SiO2)，形成第一绝缘层302和第二绝缘层303的方法包括但不限于物理气相沉积(Physical Vapor Deposition，PVD)工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺、原子层沉积(AtomicLayer Deposition，ALD)等工艺形成。
接下来，参考图3c，对所述第一绝缘层302和第二绝缘层303进行化学机械研磨(CMP，Chemical Mechanical Polishing)，以使第一绝缘层302和第二绝缘层303靠近所述第一面的表面与所述基底301的第一面基本平齐。
应当理解，这里及下位中述及的“基本平齐”可以理解为平齐或大致平齐，其中，在实际工艺制备过程中由于误差造成的非平齐的情况均在基本平齐或大致平齐的范围内。
接下来，在基底301的第一面上形成具有第三沟槽的预设图案的第二掩膜层，其中，第二掩膜层与第一掩膜层的形成方法及材料相同，前已述及，这里不再赘述。
接下来，利用所述第二掩膜层，对剩余的基底301进行刻蚀，再去除部分基底301后，形成沿X轴方向、Y轴方向呈阵列排布的多个第三沟槽；所述第三沟槽沿第三方向的深度小于第一沟槽、第二沟槽在第三方向上的深度；示例性的，第三沟槽沿Z轴方向的深度为第一距离L1，第一沟槽和第二沟槽沿Z轴方向上的深度为第二距离L2，这里，第一距离小于第二距离，即L1＜L2。
需要说明的是，图3d为XOY平面的俯视图，图3e为XOZ平面的俯视图，其中，图3e为图3d沿b-b＇截面的剖视图。
接下来，参考图3d、图3e，在所述第三沟槽中形成第三绝缘层304，第三绝缘层304的材料与第一绝缘层、第二绝缘层的材料不同，示例性的，第三绝缘层304的材料包括但不限于氮化硅(SiN)，形成第三绝缘层的方法包括但不限于PVD、CVD等工艺。在一些具体实施例中，所述第一绝缘层和第二绝缘层还可以理解为第一浅沟槽隔离(STI，Shallow TrenchIsolation)和第二浅沟槽隔离。
需要说明的是，由于第三凹槽沿Z轴方向上的深度小于第一沟槽、第二沟槽沿Z轴方向上的深度，因此，第三绝缘层304沿Z轴方向上的深度小于第一绝缘层、第二绝缘层沿Z轴方向上的深度；示例性的，参考图3e，第三绝缘层沿Z轴方向的深度为第一距离L1，第一绝缘层和第二绝缘层沿Z轴方向上的深度为第二距离L2，这里，第一距离小于第二距离，即L1＜L2。
接下来，参考图3e，对所述第三绝缘层304进行化学机械研磨，使得第三绝缘层304的顶面与基底301的第一面301a基本平齐。换言之，在进行化学机械研磨之后第一绝缘层、第二绝缘层、第三绝缘层靠近所述第一面301a的表面均被暴露出来，且与所述第一面基本平齐。
需要注意的是，第一沟槽中填充有第一绝缘层302，因此，第一绝缘层302在X轴方向上的宽度为H1，第二沟槽中填充有第二绝缘层303，因此，第二绝缘层303在X轴方向上的宽度为H2，这里，第一绝缘层302在X轴方向上的宽度H1大于第二绝缘层303在X轴方向上的宽度H2，即H1＞H2；如此，可以减小形成在第二绝缘层两侧的晶体管之间的距离，进而减小半导体结构的尺寸，提高存储器的集成密度。
应当理解的是，参考图3d，第一沟槽、第二沟槽和第三沟槽将基底301划分为沿X轴方向和Y轴方向呈阵列排布的多个有源柱组305(图3d中虚线框示出)；每一所述有源柱组305包括第一有源柱3051和第二有源柱3052，第一有源柱3051和第二有源柱3052被第二沟槽分隔开。
需要说明的是，图3f为XOY平面的俯视图，图3g为XOZ平面的俯视图，其中，图3g为图3f沿c-c＇截面的剖视图。
在一些实施例中，参考图3f、图3g，对所述第一绝缘层进行刻蚀，形成贯穿所述第二绝缘层且沿第二方向延伸的间隙，所述间隙将第二绝缘层分成沿第一方向并列排布的两个子绝缘层(图3f、图3g、图3n、图3o、图3p、图3q等图中示出的3021和3022)；然后，在所述间隙中沉积间隙材料层，形成隔离结构306；所述隔离结构306的材料包括但不限于氮化硅、氧化硅或者其他低介质材料(Low k)，采用隔离结构可以减小相邻的两个晶体管组之间的耦合电容。
需要说明的是，图3h为XOY平面的俯视图，图3i为XOZ平面的俯视图，其中，图3i为图3h沿d-d＇截面的剖视图。
接下来，参考图3h、图3i，分别对所述第一有源柱3051和第二有源柱3052的沿第三方向上相对的第一端部和第二端部及两端之间的中部进行掺杂处理，形成源极、漏极及沟道区。
示例性的，对所述第一有源柱3051的第一端部和第二有源柱3052的第一端部均进行离子掺杂，分别形成源极和漏极其中之一，这里，第一有源柱的第一端部和第二有源柱的第一端部的掺杂类型相同；对第一有源柱3051的第二端部和第二有源柱3052的第二端部均进行离子掺杂，形成源极和漏极中剩余的一个，这里，第一有源柱3051的第二端部和第二有源柱3052的第二端部的掺杂类型相同；对第一有源柱3051的第一端部和第二端部之间的中部，以及第二有源柱3052的第一端部和第二端部之间的中部均进行离子掺杂，形成沟道区，这里，第一有源柱3051的中部和第二有源柱3052的中部的掺杂类型相同。需要说明的是，在另一些实施例中，在形成有源柱组之前已经对基底进行了掺杂处理，在这种情况下，在有源柱的第一端部和第二端部之间的中部将不再进行掺杂，即对有源柱的第一端部和第二端部进行掺杂后，第一端部和第二端部之间即构成沟道区。
这里，第一端部和第二端部分别为第一有源柱3051、第二有源柱3052沿Z轴方向上的相对两端，且所述第一端部为靠近所述基底第二面301b的端部，所述第二端部为靠近所述基底第一面301a的端部，这里，第一端部和第二端部的掺杂类型相同，且二者与中部的掺杂类型不同。
为了便于理解，示例性的，以第一有源柱的第一端部形成第一源极3071a，第二有源柱的第一端部形成第二源极3072a，第一有源柱的第二端部形成第一漏极3071c，第二有源柱的第二端部形成第二漏极3072c，第一有源柱的中部形成第一沟道区3071b，第二有源柱的中部形成第二沟道区3072b。应当理解的是，有源柱中形成的源极、漏极的位置可以互换，以下实施例中关于源极、漏极位置的说明仅用于说明本公开，并不用来限制本公开的范围。
其中，第一源极3071a、第二源极3072a、第一漏极3071c、第二漏极3072c的掺杂类型相同，且与第一沟道区3071b和第二沟道区3072b的掺杂类型不同；示例性的，第一源极3071a、第二源极3072a、第一漏极3071c、第二漏极3072c的掺杂类型为N型，第一沟道区3071b和第二沟道区3072b的掺杂类型为P型；或者，第一源极3071a、第二源极3072a、第一漏极3071c、第二漏极3072c的掺杂类型为P型，第一沟道区3071b和第二沟道区3072b的掺杂类型为N型。应当理解的是，掺杂离子的类型不同，晶体管的类型不同。
所述掺杂处理工艺包括离子注入工艺、扩散工艺等。实际操作中，通常在执行离子注入工艺或扩散工艺操作后，需对形成的源极、漏极、沟道区等进行退火处理；实际应用中，退火工艺较为成熟，这里不再赘述。
需要说明的是，为了更清楚的描述和理解晶体管组的结构，本公开实施例中将晶体管组中的字线和栅极分开来讲，然而，实际应用中，栅极和字线可以分开形成也可以一起形成的，在其他一些实施例中，栅极是合并到字线中的，本公开实施例中，栅极和字线是一起形成的，基于此，下文中对形成字线的过程进行了详细描述，这里不再赘述。
这里，掺杂后的第一有源柱3051用于形成第一晶体管3071，掺杂后的第二有源柱3052用于形成第二晶体管3072，第一晶体管3071和第二晶体管3072组成晶体管组307。
执行步骤S203，在所述第一晶体管的沟道区和第二晶体管的沟道区之间形成多个连接结构。
在一些实施例中，形成所述多个连接结构，包括：
去除部分所述第二绝缘层，剩余的所述第二绝缘层远离所述第二面的表面高于所述第一有源柱和第二有源柱的第一端部远离所述第二面的表面；
在去除所述第二绝缘层的位置处填充连接结构材料层；
去除部分所述连接结构材料层，剩余的所述连接结构材料层远离所述第二面的表面低于所述第一晶体管和第二晶体管的第二端部远离所述第一面的表面；剩余的所述连接结构材料层用于形成所述连接结构。
参考图3j，沿基底301的第一面301a，去除位于第二沟槽中的部分第二绝缘层303，剩余的部分第二绝缘层303远离基底的第二面301b的表面高于第一源极3071a和第二源极3072a远离基底的第二面301b的表面；所述去除工艺包括但不限于刻蚀，示例性的，如干法刻蚀、湿法刻蚀等。
参考图3k，在去除所述第二绝缘层303的位置处填充连接结构材料层308；所述连接结构材料层308的材料包括但不限于多晶硅、硅、锗等；形成所述连接结构材料层的方法包括但不限于PVD、CVD、ALD等工艺。需要说明的是，所述连接结构与所述沟道区的材料可以相同也可以不同。
参考图3l，沿基底301的第一面301a，去除部分连接结构材料层308，剩余的连接结构材料层308形成连接结构309；其中，连接结构309远离基底的第二面301b的表面低于第一漏极3071c和第二漏极3072c远离基底的第一面301a的表面；这里，连接结构309与第一源极3071a、第二源极3072a、第一漏极3071c和第二漏极3072c均不接触，仅用于电连接所述第一晶体管的沟道区(即第一沟道区3071b)与所述第二晶体管的沟道区，如此，可以在晶体管组使用期间，将由浮体效应产生于第一沟道区和第二沟道区之间的累计空穴进行导通、分流或排除，进而减小寄生电容的产生，改善晶体管的性能。所述去除工艺包括但不限于刻蚀，示例性的，如干法刻蚀等。
在一些具体实施例中，连接结构309为掺杂结构，其掺杂类型与第一沟道区和第二沟道区的掺杂类型相同；示例性的，所述连接结构和第一沟道区和第二沟道区的掺杂类型均为P型掺杂；或者，所述连接结构和第一沟道区和第二沟道区的掺杂类型均为N型掺杂；并且，所述连接结构的掺杂浓度大于第一沟道区或第二沟道区的掺杂浓度，如此，可以通过提高连接结构的掺杂浓度，加快累积空穴的导通、分流或排除。
参考图3m，在去除连接结构材料层308的位置处形成第四绝缘层310，第四绝缘层310远离所述基底的第二面301b的表面与所述基底的第一面301a基本平齐；所述第四绝缘层310的材料与第二绝缘层的材料可以相同也可以不同，这里，第四绝缘层310的材料包括但不限于氧化硅；形成所述第四绝缘层310的方法包括但不限于PVD、CVD、ALD等工艺。
需要说明的是，在一些实施例中，所述方法还包括：
剩余的所述连接结构材料层直接形成所述连接结构；
或者，
将剩余的所述连接结构材料层对应沿第一方向相邻的第三绝缘层之间的部分所述第二绝缘层去除，形成所述连接结构。
需要说明的是，图3n和图3o均为图3l沿e-e＇截面的剖视图。
这里，参考图3n，将剩余的所述连接结构材料层直接形成为连接结构309，该连接结构309在X轴方向的正投影位于所述第一沟道区和所述第二沟道区在所述X轴方向的正投影内，换言之，每个连接结构309仅用于连接位于其沿X轴方向的两侧的沟道区，即每个连接结构309位于相应的第一沟道区3071b和第二沟道区3072b之间，如此，使得一个连接结构309与一个晶体管组对应，有利于提高每个晶体管组的响应速度和灵活度。在另一些实施例中，参考图3o，还可以将剩余的连接结构材料层对应沿X轴方向相邻的第三绝缘层之间的部分所述第二绝缘层去除，形成沿Y轴方向延伸的连接结构，这里，每一所述连接结构与沿Y轴方向并列排布的多个所述晶体管组中的所有第一沟道区3071b和第二沟道区3072b均连接；如此，使得每个连接结构309可以将沿Y轴方向设置的所有沟道区连接，有利于提高累积空穴的导通、分流或排除的能力。
在一些实施例中，所述方法还包括：
去除部分所述第一绝缘层，形成字线材料层；所述字线材料层靠近所述第一面的表面低于所述第一面；所述隔离结构将所述字线材料层分成两条字线。
图3p为XOY平面的俯视图，图3q为XOZ平面的俯视图，其中，图3p为图3q沿f-f＇截面的剖视图。
参考图3p，图3q，通过刻蚀工艺，去除第一绝缘层302中的一部分，以在栅极沿X轴方向相对的两侧中远离沟道区的一侧形成字线材料层；示例性的，在第一栅极沿X轴方向相对的两侧中远离第一沟道区的一侧形成字线材料层，在第二栅极沿X轴方向相对的两侧中远离第二沟道区的一侧形成字线材料层，这里，隔离结构306将每一字线材料层分成两条字线311；多条字线沿X轴方向间隔排布，每条字线沿Y轴方向延伸。这里，字线311靠近基底的第一面301a的表面低于基底的第一面301a。
需要说明的是，在一些实施例中，可以是先形成隔离结构，再形成字线，也可以是先形成字线，再形成隔离结构，实际操作顺序可以根据实际需求选择设置。这里，所述字线的材料包括但不限于金属(如钨)或多晶硅，形成所述字线的方法包括但不限于PVD、CVD、ALD等工艺。
在一些实施例中，形成多条字线之前，形成栅氧化层(图3i中未示出)，所述栅氧化层位于栅极与沟道区之间，用于电隔离沟道区和栅极，减小热载流子效应，栅氧化层的材料包括但不限于氧化硅；形成栅氧化层的方法包括但不限于PVD、CVD、ALD等工艺。
在一些实施例中，所述方法还包括：
在多个所述第一面上形成多条位线，所述多条位线沿第二方向并列排布，且每条所述位线与沿第一方向设置的一排晶体管组中每个晶体管的第二端部连接。
需要说明的是，图3r为XOY平面的俯视图，图3s为XOZ平面的俯视图，其中，图3s为图3r沿g-g＇截面的剖视图。
示例性的，参考图3r、图3s，多条所述位线312沿Y轴方向并列排布，每条所述位线312沿X轴方向延伸，且每条所述位线312与沿X轴方向设置的一排晶体管组中的第一漏极3071c、第二漏极3072c连接；所述位线的材料包括但不限于金属(如钨)或多晶硅，形成所述位线的方法包括但不限于PVD、CVD、ALD等工艺。在一些实施例中，所述方法还包括：在相邻的位线之间形成第五绝缘层313，可用于减小形成在第五绝缘层313两侧的位线312之间的寄生电容，提高半导体结构的性能；所述第五绝缘层的材料包括但不限于氧化硅、氮化硅或者其他低介质材料；形成所述第五绝缘层313的方法包括但不限于PVD、CVD、ALD等工艺。
在一些实施例中，所述方法还包括：
提供衬底；在所述衬底中形成外围电路；
将所述基底与所述衬底进行键合，在所述衬底和所述位线之间形成键合层；
在执行所述键合操作之后，对所述基底的第二面进行减薄处理，以暴露出所述晶体管组中每一晶体管的第一端部。
示例性的，参考图3t，提供衬底314，所述衬底具有第三面和第四面，所述第三面和所述第四面为所述衬底在厚度方向上相对的两个面，所述衬底的厚度方向与Z轴方向平行；所述衬底314的材料可以与基底的材料相同，也可以不同，优选的，所述衬底314的材料包括硅、锗、锗化硅等。
在衬底314中形成外围电路，这里，外围电路可以包括便于存储器实现读取操作、写操作、擦除操作等各种操作的任何合适的数字、模拟和/或混合信号电路，如此，可以通过对应的位线、字线等将电压信号和/或电流信号施加到对应的半导体结构中，以及从每个对应的半导体结构中感测电压信号和/或电流信号来促进对应的半导体结构执行操作。
在一些具体实施例中，外围电路还可以包括使用金属-氧化物-半导体(MOS)技术形成的各种类型的外围电路，例如，页缓冲器/感测放大器、列解码器/位线驱动器、行解码器/字线驱动器、电压产生器、控制逻辑、寄存器、接口和数据总线。
接下来，将所述基底的第一面301a与所述衬底314的第三面或第四面进行键合，以在所述衬底314的第三面或第四面与所述基底的第一面301a之间形成键合层315，所述键合层315使得位于基底的第一面301a的位线312与衬底314中的外围电路电连接。
在一些实施例中，所述将所述基底与所述衬底进行键合，包括：
将所述基底和所述衬底通过杂化键合的方式进行键合。
这里，所述杂化键合是将金属膜和电介质膜结合在一起，而没有中间膜，可以理解为在所述基底和所述衬底进行键合的过程中，基底和衬底中的金属与金属、电介质膜与电介质膜结合在一起，中间不需要任何其他材料辅助。在另一些实施例中，所述基底与所述衬底还可以通过其他方式进行键合，例如混合键合，熔融键合等工艺。
接下来，参考图3t，将键合后的衬底和基底进行翻转，以使所述基底的第二面301b暴露并成为顶面，需要说明的是，如在衬底和基底进行键合后，基底的第二面301b已经为顶面，则不需要对衬底和基底进行翻转；然后，对所述基底的第二面301b进行减薄处理，以暴露出第三绝缘层(图3t中未示出)以及每个晶体管组中的第一源极3071a和第二源极3072a，这里，所述第三绝缘层可以作为所述减薄处理的刻蚀停止层；所述减薄处理工艺包括但不限于化学机械研磨。在一些实施例中，所述方法还包括：
在暴露出的所述晶体管组中每一晶体管的第一端部上形成多个存储结构；其中，每个所述存储结构与一个相应的所述第一晶体管的源极和漏极的其中之一或一个相应的所述第二晶体管的源极和漏极的其中之一连接。
需要说明的是，图3u为XOY平面的俯视图，图3v为XOZ(即(-X)O(-Z))平面的俯视图，其中，图3v为图3u沿h-h＇截面的剖视图。
示例性的，参考图3u、图3v，在暴露出的每个晶体管组中的第一晶体管的第一源极3071a和第二晶体管的第二源极3072a上形成多个存储结构316，其中，每个所述存储结构316与一个晶体管的源极对应连接，如此，可以实现存储结构301与第一源极或第二源极的自对准，提高工艺窗口，降低工艺难度；所述存储结构316的形状可以是圆柱形、方形或其他任何合适的形状。所述存储结构用于存储数据，在一些具体实施例，存储结构可以包括电容、含有存储节点的晶体管、磁隧道结或可调电阻等。
基于此，本公开各实施例中，通过在基底中形成呈阵列排布的多个晶体管组，每个晶体管组中包括沿第一方向并列设置的第一晶体管和第二晶体管，第一晶体管和第二晶体管均包括沟道区、分别位于沟道区在第三方向上相对两端的源极和漏极、以及位于沟道区在第一方向上相对的两侧中远离另一晶体管一侧的栅极；并在第一晶体管的沟道区和第二晶体管的沟道区之间形成连接结构，所述连接结构将第一晶体管的沟道区与第二晶体管的沟道区电连接，如此，可以在晶体管组的使用期间，将由浮体效应产生于第一晶体管的沟道区和第二晶体管的沟道区之间的累计空穴进行导通、分流或排除，进而减小寄生电容的产生，改善晶体管的电学性能。
需要说明的是，上述各结构在材料选择方面，各层可采用能实现其基本功能的任意材料，但为了进一步提高存储器的电学性能和使用效果，各层都有其优选的材料。
基于上述形成半导体结构的方法，本公开实施例还提供了一种半导体结构，包括：
衬底；
多个沿相交的第一方向和第二方向呈阵列排布的晶体管组，位于所述衬底上；每一所述晶体管组包括：沿第一方向并列排布的第一晶体管和第二晶体管；所述第一晶体管和所述第二晶体管均包括：
沟道区；
源极、漏极，位于所述沟道区沿第三方向上相对的两端；所述第三方向与所述衬底的表面垂直，所述第一方向、第二方向均与所述第三方向垂直；以及
栅极，位于所述沟道区在第一方向上相对的两侧中远离另一晶体管的一侧；
多个连接结构，位于所述第一晶体管的沟道区和第二晶体管的沟道区之间，且所述第一晶体管的沟道区与所述第二晶体管的沟道区通过所述连接结构连接。
在一些实施例中，所述连接结构在所述第一方向的正投影位于所述第一晶体管的沟道区和所述第二晶体管的沟道区在所述第一方向的正投影内。
在一些实施例中，每一所述连接结构与一个晶体管组中的第一晶体管的沟道区和第二晶体管的沟道区连接；
或者，
每一所述连接结构与沿第二方向并列排布的多个所述晶体管组中的所有第一晶体管的沟道区和第二晶体管的沟道区均连接。
在一些实施例中，所述连接结构与所述沟道区的材料相同或者不同。
在一些实施例中，所述源极和所述漏极的掺杂类型相同；所述连接结构和所述沟道区的掺杂类型相同。
在一些实施例中，所述源极以及所述漏极的掺杂类型均为N型掺杂；所述连接结构和所述沟道区的掺杂类型为P型掺杂。
在一些实施例中，所述连接结构的掺杂浓度大于所述沟道区的掺杂浓度。
在一些实施例中，所述半导体结构还包括：
多个存储结构，位于所述多个所述晶体管组远离所述衬底的表面，每一所述存储结构与所述晶体管组中每个晶体管中的源极和漏极其中之一连接；以及
多条位线，位于所述多个所述晶体管组与所述衬底之间且沿所述第一方向延伸，每条所述位线与沿第一方向设置的一排晶体管组中每个晶体管的源极和漏极中剩余的一个连接。
在一些实施例中，所述半导体结构还包括：多个隔离结构，每一所述隔离结构位于沿第一方向相邻设置的两个所述晶体管组之间。
在一些实施例中，所述半导体结构还包括：
多条字线，沿所述第二方向延伸；每条所述字线与沿第二方向设置的一排晶体管组中每个晶体管的栅极连接；沿第一方向相邻设置的两个所述晶体管组之间的两条字线被所述隔离结构间隔开。
在一些实施例中，所述衬底中形成有外围电路。
在一些实施例中，所述半导体结构还包括键合层，位于所述衬底和所述位线之间，所述字线、位线均通过所述键合层与所述外围电路连接。
本公开实施例还提供了一种存储器，包括：如本公开上述实施例中所述的半导体结构。
在本公开所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。
上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元，即可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。
本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。
Claims (19)
1.一种半导体结构，其特征在于，包括：
衬底；
多个沿相交的第一方向和第二方向呈阵列排布的晶体管组，位于所述衬底上；每一所述晶体管组包括：沿第一方向并列排布的第一晶体管和第二晶体管；所述第一晶体管和所述第二晶体管均包括：
沟道区；
源极、漏极，位于所述沟道区沿第三方向上相对的两端；所述第三方向与所述衬底的表面垂直，所述第一方向、第二方向均与所述第三方向垂直；以及
栅极，位于所述沟道区在第一方向上相对的两侧中远离另一晶体管的一侧；
多个连接结构，位于所述第一晶体管的沟道区和第二晶体管的沟道区之间，且所述第一晶体管的沟道区与所述第二晶体管的沟道区通过所述连接结构连接。
2.根据权利要求1所述的半导体结构，其特征在于，所述连接结构在所述第一方向的正投影位于所述第一晶体管的沟道区和所述第二晶体管的沟道区在所述第一方向的正投影内。
3.根据权利要求1所述的半导体结构，其特征在于，每一所述连接结构与一个晶体管组中的第一晶体管的沟道区和第二晶体管的沟道区连接；
或者，
每一所述连接结构与沿第二方向并列排布的多个所述晶体管组中的所有第一晶体管的沟道区和第二晶体管的沟道区均连接。
4.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：
多个存储结构，位于所述多个所述晶体管组远离所述衬底的表面，每一所述存储结构与所述晶体管组中每个晶体管中的源极和漏极其中之一连接；以及
多条位线，位于所述多个所述晶体管组靠近所述衬底的表面，每条所述位线沿所述第一方向延伸且与沿第一方向设置的一排晶体管组中每个晶体管的源极和漏极中剩余的一个连接。
5.根据权利要求4所述的半导体结构，其特征在于，所述半导体结构还包括：多个隔离结构，每一所述隔离结构位于沿第一方向相邻设置的两个所述晶体管组之间。
6.根据权利要求5所述的半导体结构，其特征在于，所述半导体结构还包括：
多条字线，沿所述第二方向延伸；每条所述字线与沿第二方向设置的一排晶体管组中每个晶体管的栅极连接；沿第一方向相邻设置的两个所述晶体管组之间的两条字线被所述隔离结构间隔开。
7.根据权利要求6所述的半导体结构，其特征在于，所述衬底中形成有外围电路。
8.根据权利要求7所述的半导体结构，其特征在于，所述半导体结构还包括键合层，位于所述衬底和所述位线之间，所述字线、位线均通过所述键合层与所述外围电路连接。
9.一种存储器，其特征在于，包括：如权利要求1-7中任一项所述的半导体结构。
10.一种半导体结构的制作方法，其特征在于，所述方法包括：
提供基底；
在所述基底中形成沿相交的第一方向和第二方向呈阵列排布的多个晶体管组；每一所述晶体管组包括：沿第一方向并列排布的第一晶体管和第二晶体管；所述第一晶体管和所述第二晶体管均包括：
沟道区；
源极、漏极，位于所述沟道区沿第三方向上相对的两端；所述第三方向与所述基底的表面垂直，所述第一方向、第二方向均与所述第三方向垂直；以及
栅极，位于所述沟道区在第一方向上相对的两侧中远离另一晶体管的一侧；
在所述第一晶体管的沟道区和第二晶体管的沟道区之间形成多个连接结构，且所述第一晶体管的沟道区与所述第二晶体管的沟道区通过所述连接结构连接。
11.根据权利要求10所述的半导体结构的制作方法，其特征在于，所述在所述基底中形成沿相交的第一方向和第二方向呈阵列排布的多个晶体管组，包括：
在所述基底的第一面形成沿所述第一方向间隔排布的多个第一沟槽和多个第二沟槽，以及在剩余的所述基底中形成沿所述第一方向、第二方向呈阵列排布的多个第三沟槽；所述第一沟槽、第二沟槽和第三沟槽将所述基底划分为多个有源柱组；所述第二沟槽将所述有源柱组划分为第一有源柱和第二有源柱；
分别对所述第一有源柱和第二有源柱的沿第三方向上相对的第一端部和第二端部及两端之间的中部进行掺杂处理，形成源极、漏极及沟道区；掺杂后的所述第一有源柱用于形成所述第一晶体管，掺杂后的所述第二有源柱用于形成所述第二晶体管；所述第一端部为靠近所述基底第二面的端部；所述第一面和所述第二面为所述基底沿第三方向相对设置的两个面。
12.根据权利要求11所述的半导体结构的制作方法，其特征在于，所述第一沟槽沿所述第一方向的尺寸大于所述第二沟槽沿所述第一方向的尺寸。
13.根据权利要求11所述的半导体结构的制作方法，其特征在于，所述方法还包括：
在形成所述第三沟槽之前，在所述第一沟槽形成第一绝缘层，在所述第二沟槽中形成第二绝缘层；
形成所述多个连接结构，包括：
去除部分所述第二绝缘层，剩余的所述第二绝缘层远离所述第二面的表面高于所述第一有源柱和第二有源柱的第一端部远离所述第二面的表面；
在去除所述第二绝缘层的位置处填充连接结构材料层；
去除部分所述连接结构材料层，剩余的所述连接结构材料层远离所述第二面的表面低于所述第一晶体管和第二晶体管的第二端部远离所述第一面的表面；剩余的所述连接结构材料层用于形成所述连接结构。
14.根据权利要求13所述的半导体结构的制作方法，其特征在于，所述方法还包括：
剩余的所述连接结构材料层直接形成所述连接结构；
或者，
将剩余的所述连接结构材料层对应沿第一方向相邻的第三绝缘层之间的部分所述第二绝缘层去除，形成所述连接结构。
15.根据权利要求13所述的半导体结构的制作方法，其特征在于，所述方法还包括：
形成贯穿所述第一绝缘层的隔离结构；
去除部分所述第一绝缘层，形成字线材料层；所述字线材料层靠近所述第一面的表面低于所述第一面；所述隔离结构将所述字线材料层分成两条字线。
16.根据权利要求15所述的半导体结构的制作方法，其特征在于，所述方法还包括：
在多个所述第一面上形成多条位线，所述多条位线沿第二方向并列排布，且每条所述位线与沿第一方向设置的一排晶体管组中每个晶体管的第二端部连接。
17.根据权利要求16所述的半导体结构的制作方法，其特征在于，所述方法还包括：
提供衬底；在所述衬底中形成外围电路；
将所述基底与所述衬底进行键合，在所述衬底和所述位线之间形成键合层；
在执行所述键合操作之后，对所述基底的第二面进行减薄处理，以暴露出所述晶体管组中每一晶体管的第一端部。
18.根据权利要求17所述的半导体结构的制作方法，其特征在于，所述将所述基底与所述衬底进行键合，包括：
将所述基底和所述衬底通过杂化键合的方式进行键合。
19.根据权利要求17所述的半导体结构的制作方法，其特征在于，所述方法还包括：
在暴露出的所述晶体管组中每一晶体管的第一端部上形成多个存储结构；
其中，每个所述存储结构与一个相应的所述第一晶体管的源极和漏极的其中之一或一个相应的所述第二晶体管的源极和漏极的其中之一连接。
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