CN112951829A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN112951829A
CN112951829A CN202110374509.2A CN202110374509A CN112951829A CN 112951829 A CN112951829 A CN 112951829A CN 202110374509 A CN202110374509 A CN 202110374509A CN 112951829 A CN112951829 A CN 112951829A
Authority
CN
China
Prior art keywords
word line
substrate
gate
regions
active
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110374509.2A
Other languages
English (en)
Other versions
CN112951829B (zh
Inventor
华文宇
余兴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ICLeague Technology Co Ltd
Original Assignee
ICLeague Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ICLeague Technology Co Ltd filed Critical ICLeague Technology Co Ltd
Priority to CN202110374509.2A priority Critical patent/CN112951829B/zh
Publication of CN112951829A publication Critical patent/CN112951829A/zh
Application granted granted Critical
Publication of CN112951829B publication Critical patent/CN112951829B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种半导体结构及其形成方法，其中，半导体结构包括：第一衬底，所述第一衬底包括第一面和第二面，所述第一衬底包括若干有源区，若干所述有源区沿第一方向排列并平行于第二方向；位于所述第一衬底内的多个字线栅结构，多个所述字线栅结构沿第一方向贯穿若干所述有源区；位于所述有源区内的多个第一掺杂区，所述第一面暴露所述第一掺杂区，各字线栅结构的两侧分别具有1个第一掺杂区；位于所述有源区内的多个第二掺杂区，所述第二面暴露所述第二掺杂区；位于所述第一面上的若干位线，每个位线与1个有源区上的第一掺杂区电连接；位于所述第二面上的多个电容，每个电容与1个第二掺杂区电连接。所述半导体结构能够使存储器的集成度高且性能好。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着现今科技快速的发展，半导体存储器被广泛地应用于电子装置中。动态随机存取存储器(dynamic random access memory，DRAM)属于一种挥发性存储器，对于储存大量数据的应用而言，动态随机存取存储器是最常被利用的解决方案。
通常，动态随机存取存储器是由多个存储单元构成，每一个存储单元主要是由一个晶体管与一个由晶体管所操控的电容所构成，且每一个存储单元通过字线与位线彼此电连接。
然而，现有的存储单元中，由于晶体管的沟道方向是沿着衬底表面的方向，因此，一方面，晶体管中的沟道以及沟道两侧的源/漏占用对衬底表面的占用面积非常大，导致存储器的集成度低，另一方面，通常一个沟道对应一个电容，导致写入数据时的电流小、性能差。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以使存储器的集成度高且性能好。
为解决上述技术问题，本发明的技术方案提供一种半导体结构，包括：第一衬底，所述第一衬底包括相对的第一面和第二面，所述第一衬底包括相互分立的若干有源区，若干所述有源区沿第一方向排列并平行于第二方向，所述第一方向和第二方向互相垂直；位于所述第一衬底内的多个字线栅结构，多个所述字线栅结构沿第二方向排列，并且，多个所述字线栅结构沿第一方向贯穿若干所述有源区；位于所述有源区内的多个第一掺杂区，所述第一面暴露所述第一掺杂区，所述第一掺杂区沿第二方向排列，各字线栅结构的两侧分别具有1个第一掺杂区；位于所述有源区内的多个第二掺杂区，多个第二掺杂区之间相互分立，所述第二面暴露所述第二掺杂区，并且，所述有源区内的字线栅结构在第二面的投影，与所述第二掺杂区在所述第二面的投影至少部分重合；位于所述第一面上的若干位线，每个位线与1个有源区上的第一掺杂区电连接；位于所述第二面上的多个电容，每个电容与1个第二掺杂区电连接。
可选的，还包括：多个电容导电结构，每个电容导电结构分别与1个电容、以及1个第二掺杂区连接。
可选的，还包括：所述电容在第二面上的投影与所述第二掺杂区至少部分重合。
可选的，还包括：位于每个第一掺杂区上的第一导电结构，每个位线与1个有源区上的第一导电结构连接。
可选的，还包括：与第一衬底键合的第二衬底，所述第二衬底表面朝向第一面。
可选的，所述第二衬底内具有逻辑电路，所述逻辑电路分别与所述字线栅结构和位线电连接。
可选的，还包括：位于相邻的有源区之间的第一隔离结构，所述第一隔离结构间隔开相邻的有源区。
可选的，还包括：位于有源区内的多个第二隔离结构，所述第二面暴露所述第二隔离结构表面，所述第二隔离结构沿第一方向贯穿所述有源区，并且，在所述第二方向上，相邻的字线栅结构之间具有所述第二隔离结构，在所述第二面的法线方向上，所述第二隔离结构的厚度大于第二掺杂区的深度。
可选的，所述字线栅结构包括：栅极、以及位于所述栅极和第一衬底之间的栅介质层。
可选的，所述栅极为复合栅极，所述栅极包括第一栅极、以及位于第一栅极顶面的第二栅极，并且，所述第一栅极和第二栅极的材料不同。
可选的，所述栅极的顶面低于所述第一面，所述字线栅结构还包括：位于栅极顶面的盖层介质层，所述盖层介质层齐平于或高于所述第一面。
可选的，所述字线栅结构还包括：位于所述栅极顶面的字线层，所述字线层表面低于所述位线底面，并且，所述字线层与所述位线绝缘。
相应的，本发明的技术方案还提供一种半导体结构的形成方法，包括：提供第一衬底，所述第一衬底包括相对的第一面和第二面，所述第一衬底包括相互分立的若干有源区，若干所述有源区沿第一方向排列并平行于第二方向，所述第一方向和第二方向互相垂直；在所述第一衬底内形成多个字线栅结构，多个所述字线栅结构沿第二方向排列，并且，多个所述字线栅结构沿第一方向贯穿若干所述有源区；在所述有源区内形成多个第一掺杂区，所述第一面暴露所述第一掺杂区，所述第一掺杂区沿第二方向排列，各字线栅结构的两侧分别具有1个第一掺杂区；在所述有源区内形成多个第二掺杂区，多个第二掺杂区之间相互分立，所述第二面暴露所述第二掺杂区，并且，所述有源区内的字线栅结构在第二面的投影，与所述第二掺杂区在所述第二面的投影至少部分重合；在形成所述字线栅结构之后，在所述第一面上形成若干位线，每个位线与1个有源区上的第一掺杂区电连接。
可选的，还包括：在相邻的有源区之间形成第一隔离结构，所述第一隔离结构隔开相邻的有源区。
可选的，还包括：在形成所述位线之前，在每个第一掺杂区上形成第一导电结构，每个位线与1个有源区上的第一导电结构连接。
可选的，还包括：提供第二衬底；在形成所述位线之后，将所述第二衬底与第一衬底键合，所述第二衬底表面朝向所述第一面。
可选的，还包括：在键合所述第一衬底和第二衬底后，在所述有源区内形成所述第二掺杂区；在形成所述第二掺杂区后，在所述第二面上形成多个电容，每个电容与1个第二掺杂区电连接。
可选的，还包括：在键合所述第一衬底和第二衬底后，在所述有源区内形成多个第二隔离结构，所述第二面暴露所述第二隔离结构表面，所述第二隔离结构沿第一方向贯穿所述有源区，并且，在所述第二方向上，相邻的字线栅结构之间具有所述第二隔离结构，在所述第二面的法线方向上，所述第二隔离结构的厚度大于第二掺杂区的深度。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构中，由于第一面暴露所述第一掺杂区、第二面暴露所述第二掺杂区，并且，每个位线与1个有源区上的第一掺杂区电连接，每个电容与1个第二掺杂区电连接。因此，第一掺杂区和第二掺杂区能够沿第一面法线方向形成沟道，从而，第一掺杂区、第二掺杂区、以及形成的沟道占用了第一面法线方向上的空间，并且，位线和电容也分别位于第一衬底的两侧，从而，半导体结构的集成度高。在此基础上，由于各字线栅结构的两侧分别具有1个第一掺杂区，所述有源区内的字线栅结构在第二面的投影，与所述第二掺杂区在所述第二面的投影至少部分重合，因此，1个第二掺杂区能够同时与1个字线栅结构两侧的2个第一掺杂区之间形成2个沟道，并与1个电容电连接，从而，位线与每个电容之间的电流大，使得写入数据时的电流大，进而，存储器的性能好。
附图说明
图1至图23是本发明一实施例的半导体结构的形成方法中各步骤的结构示意图。
具体实施方式
如背景技术所述，现有的存储单元中，由于晶体管的沟道方向是沿着衬底表面的方向，因此，一方面，晶体管中的沟道以及沟道两侧的源/漏占用对衬底表面的占用面积非常大，导致存储器的集成度低，另一方面，通常一个沟道对应一个电容，导致写入数据时的电流小、性能差。
为解决上述技术问题，本发明技术方案提供一种半导体结构及其形成方法，由于在半导体结构中，有源区沿第一方向排列并平行于第二方向，多个所述字线栅结构沿第二方向排列，多个所述字线栅结构沿第一方向贯穿若干所述有源区，所述第一面暴露所述第一掺杂区，所述第一掺杂区沿第二方向排列，各字线栅结构的两侧分别具有1个第一掺杂区，第二面暴露所述第二掺杂区，所述有源区内的字线栅结构在第二面的投影，与所述第二掺杂区在所述第二面的投影至少部分重合，每个位线与1个有源区上的第一掺杂区电连接，每个电容与1个第二掺杂区电连接。因此，所述半导体结构能够使存储器的集成度高且性能好。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图23是本发明一实施例的半导体结构的形成方法中各步骤的结构示意图。
请参考图1和图2，图1是本发明一实施例的半导体结构的形成方法过程中的一俯视结构示意图，图2是图1中沿A1-A2方向的剖面结构示意图，提供第一衬底100，所述第一衬底100包括相对的第一面101和第二面102，所述第一衬底100包括相互分立的若干有源区B，若干所述有源区B沿第一方向X排列并平行于第二方向Y，所述第一方向X和第二方向Y互相垂直。
所述第一衬底100的材料为半导体材料。在本实施例中，所述第一衬底100的材料为硅。在其他实施例中，第一衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。
接着，在相邻的有源区B之间形成第一隔离结构，所述第一隔离结构隔开相邻的有源区B。形成所述第一隔离结构的具体步骤请参考图3至图4。
请参考图3，图3与图2的视图方向一致，对所述第一衬底100进行刻蚀，在相邻的有源区B之间形成第一隔离开口103，所述第一面101暴露出所述第一隔离开口103。
所述第一隔离开口103为填充第一隔离结构的材料提供空间。
在本实施例中，形成第一隔离开口103的方法包括：在第一面101上形成第一隔离开口掩膜层(未图示)，所述第一隔离开口掩膜层暴露出相邻的有源区B之间的第一面101；以所述第一隔离开口掩膜层为掩膜，刻蚀所述第一衬底100，以形成所述第一隔离开口103。
在本实施例中，以所述第一隔离开口掩膜层为掩膜，刻蚀所述第一衬底100的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的至少一种。
请参考图4，图4与图3的视图方向一致，在所述第一隔离开口103内形成第一隔离结构110，所述第一隔离结构110隔开相邻的有源区B。
在本实施例中，在垂直于第一面101的方向上，所述第一隔离结构110的高度小于第一面101与第二面102之间的间距。
在本实施例中，在所述第一隔离开口103内形成第一隔离结构110的方法包括：在所述第一面101和第一隔离开口103内形成第一隔离结构材料层(未图示)；平坦化所述第一隔离结构材料层，直至暴露所述第一面101。
在本实施例中，形成第一隔离结构材料层的工艺包括化学气相沉积工艺、流动性化学气相沉积工艺、物理气相沉积工艺和旋涂工艺中的至少一种。
在本实施例中，平坦化所述第一隔离结构材料层的工艺包括化学机械研磨工艺。
接着，在所述第一衬底100内形成多个字线栅结构，多个所述字线栅结构沿第二方向Y排列，并且，多个所述字线栅结构沿第一方向X贯穿若干所述有源区B。形成所述字线栅结构的具体步骤请参考图5至图9。
请参考图5至图7，图5为本发明一实施例的半导体结构的形成方法过程中的一俯视结构示意图，图6为图5中沿C1-C2方向的剖面结构示意图，图7为图5中沿D1-D2方向的剖面结构示意图，对第一面101进行刻蚀，在所述第一衬底100和第一隔离结构110内形成多个字线栅开口104，多个字线栅开口104沿第二方向Y排列，并且，多个字线栅开口104沿第一方向X贯穿若干所述有源区B。
所述字线栅开口104为形成字线栅结构提供空间。
在本实施例中，在垂直于所述第一面101的方向上，所述字线栅开口104的深度小于所述第一隔离结构110顶面与所述第一隔离结构110底面之间的间距。
在本实施例中，对第一面101进行刻蚀，形成所述字线栅开口104的方法包括：在所述第一面101和第一隔离结构110上形成字线栅开口掩膜层(未图示)，所述字线栅开口掩膜层暴露出部分第一面101和部分第一隔离结构110顶面；以所述字线栅开口掩膜层为掩膜，从所述第一面101向第二面102的方向，刻蚀所述第一衬底100和第一隔离结构110，以形成所述字线栅开口104。
请参考图8和图9，图8为本发明一实施例的半导体结构的形成方法过程中的一俯视结构示意图，图9为图8中沿D1-D2方向的剖面结构示意图，图8与图7的视图方向一致，在每个所述字线栅开口104内形成字线栅结构120，以在所述第一衬底100内形成多个字线栅结构120。多个所述字线栅结构120沿第二方向Y排列，并且，多个所述字线栅结构120沿第一方向Y贯穿若干所述有源区B。
由于在第一衬底100内形成了嵌入式的字线栅结构120，因此，一方面，能够形成与第一衬底100表面方向垂直的垂直晶体管，使得字线和栅结构在第一衬底100表面方向上的占用面积小，并且，位线和电容能够分别位于第一衬底100的两侧(第一面101上和第二面102上)，从而，有利于简化半导体结构的电路布局、提高半导体结构的集成度。另一方面，通过字线栅结构120能够同时具备字线和栅结构的作用，从而，有利于提高半导体结构的集成度。
在本实施例中，所述字线栅结构120包括：栅极121、以及位于所述栅极121和第一衬底100之间的栅介质层122。
在本实施例中，所述栅极121的顶面低于所述第一面101。并且，所述字线栅结构120还包括：位于栅极121顶面的盖层介质层123。
由于盖层介质层123位于栅极121顶面，并且，因此，通过所述盖层介质层123，能够实现栅极121与后续形成的位线之间的绝缘。不仅如此，由于栅极121的顶面低于所述第一面101，因此，至少部分盖层介质层123能够在所述字线栅开口104内形成，从而，有效利用了字线栅开口104作为盖层介质层123的占用空间的一部分，减小了盖层介质层123的位置影响其他半导体结构的情况，有利于简化半导体结构的电路布局。
需要说明的是，为了便于理解，图8是未表示盖层介质层123的俯视结构示意图。
在本实施例中，所述盖层介质层123齐平于所述第一面101。从而，进一步有效利用了字线栅开口104作为盖层介质层123的占用空间，从而，能够更好的简化半导体结构的电路布局，同时，提高了半导体结构的集成度。
在其他实施例中，盖层介质层高于所述第一面。
在其他实施例中，字线栅结构还包括：位于所述栅极顶面的字线层，所述字线层表面低于后续形成的位线底面，并且，所述字线层与所述位线绝缘。
在本实施例中，所述栅极121为单层。所述栅极121的材料例如是多晶硅或金属材料等。
在其他实施例中，栅极为复合栅极，所述栅极包括第一栅极、以及位于第一栅极顶面的第二栅极，并且，所述第一栅极和第二栅极的材料不同。所述第一栅极的材料包括金属材料，所述第二栅极结构包括多晶硅。由于所述栅极包括材料不同的第一栅极和第二栅极，因此，通过对第一栅极、第二栅极体积的比例调整，能够调整字线栅结构的阈值电压，以满足不同的器件设计需求。
需要说明的是，可以通过将字线栅结构120中的栅极121沿第一方向X延伸(未图示)，以在后端工艺中引出字线实现与其他电路间的电连接。
请参考图10，图10与图9的视图方向一致，在形成所述字线栅结构120之后，在所述有源区B内形成多个第一掺杂区130，所述第一面101暴露所述第一掺杂区130，所述第一掺杂区130沿第二方向Y排列，各字线栅结构120的两侧分别具有1个第一掺杂区130。
在本实施例中，形成所述第一掺杂区130的方法包括：对所述第一面101进行离子注入工艺，以在第一衬底100的有源区B内注入第一离子，形成所述第一掺杂区130。所述第一离子包括N型离子或是P型离子。
请参考图11，图11与图10的视图方向一致，在每个第一掺杂区130上形成第一导电结构141。
通过所述第一导电结构141，一方面，使后续形成的每个位线与1个有源区上的第一掺杂区130电连接。另一方面，通过抬高位线，更好的提高了位线与字线栅结构120之间的间距，有利于提高位线与字线栅结构120之间的绝缘可靠性。
在本实施例中，形成所述第一导电结构141的方法包括：在所述字线栅结构120、第一隔离结构110以及第一掺杂区130表面沉积第一导电结构材料层(未图示)；在第一掺杂区130上的第一导电结构材料层表面形成若干第一导电掩膜结构；以所述第一导电掩膜结构为掩膜，刻蚀所述第一导电结构材料层，直至暴露出第一隔离结构110、字线栅结构120表面，以形成所述第一导电结构141。
在其他实施例中，形成第一导电结构的方法包括：采用选择性电镀工艺在第一掺杂区表面形成初始第一导电结构；刻蚀所述初始第一导电结构，以形成第一导电结构。
在本实施例中，所述第一导电结构141的材料包括金属材料，所述金属材料例如是铜或钨等。
接着，在形成所述字线栅结构120之后，在所述第一面101上形成若干位线，每个位线与1个有源区B上的第一掺杂区130电连接。
请参考图12和图13，图12为本发明一实施例的半导体结构的形成方法过程中的一俯视结构示意图，图13为图12中沿D1-D2方向的剖面结构示意图，在所述第一面101上形成若干位线140，每个位线140与1个有源区B上的第一导电结构141连接，以使每个位线140与1个有源区B上的第一掺杂区130电连接。
在本实施例中，在形成所述位线140之前，在暴露的第一掺杂区130表面、字线栅结构120表面、第一导电结构141表面以及第一隔离结构110表面形成初始第三隔离介质层(未图示)，所述初始第三隔离介质层表面高于所述第一导电结构141顶面。
在本实施例中，形成所述初始第三隔离介质层的工艺包括沉积工艺或旋涂工艺，所述沉积工艺例如是化学气相沉积工艺、物理气相沉积工艺或流动性气相沉积工艺等。
在本实施例中，形成所述位线140的方法包括：在所述初始第三隔离介质层表面形成位线掩膜层(未图示)，所述位线掩膜层暴露出有源区B；以所述位线掩膜层为掩膜，刻蚀所述初始第三隔离介质层，直至暴露出第一导电结构141顶面，形成第三隔离介质层150、以及位于第三隔离介质层150内的多个位线开口(未图示)，每个位线开口暴露出1个有源区B上的第一导电结构141顶面；在所述位线开口内和所述第三隔离介质层150表面形成位线材料层(未图示)；平坦化所述位线材料层，直至暴露出所述第三隔离介质层150表面，形成若干所述位线140。
在本实施例中，所述位线140的材料包括金属材料，所述金属材料例如是铜或钨等。
在其他实施例中，不形成第一导电结构，并且，形成直接与第一掺杂区连接的位线，以使每个位线与1个有源区上的第一掺杂区电连接。
在本实施例中，在形成所述位线140之后，形成若干与位线140电连接的第一互连层(未图示)、若干与字线栅结构120电连接的第二互连层、以及包围所述第一互连层和第二互连层的第一层间介质层(未图示)，所述第一层间介质层表面暴露出所述第一互连层和第二互连层顶面。所述第一互连层和第二互连层用于分别与后续提供的第二衬底中的电路连接，以使所述位线140和字线栅结构120分别与所述第二衬底中的电路之间实现电连接。
在其他实施例中，不形成所述第一互连层、第二互连层和第一层间介质层。
请参考图14，提供第二衬底200。
在本实施例中，所述第二衬底200内具有逻辑电路(未图示)。
通过所述逻辑电路能够分别对所述字线栅结构120和位线140施加电压，以控制存储器的写入和读取。
在本实施例中，所述第二衬底200内具有与所述逻辑电路电连接的第三互连层(未图示)，所述第二衬底200表面暴露出所述第三互连层。
在本实施例中，所述逻辑电路包括行地址解码器、数据输入缓存器、数据输出缓存器、读出放大器、列地址解码器以及驱动电路中的1种或多种。
在其他实施例中，第二衬底内不具有逻辑电路。
请参考图15，在形成所述位线140后，将所述第二衬底200与第一衬底100键合，所述第二衬底200表面朝向所述第一面101，并且，所述逻辑电路分别与所述字线栅结构120和位线140电连接。
在本实施例中，所述第一互连层、第二互连层分别与第三互连层连接，以使逻辑电路分别与所述字线栅结构120和位线140电连接。
请参考图16至图18，图16为图17和图18中沿方向M的俯视结构示意图，图17为图16中沿C1-C2方向的剖面结构示意图，图18为图16中沿D1-D2方向的剖面结构示意图，在键合所述第一衬底100和第二衬底200后，自第二面102减薄所述第一衬底100，直至暴露出所述第一隔离结构110底面。
在本实施例中，减薄所述第一衬底100的工艺包括化学机械研磨工艺。
请参考图19和图20，图19为图20中沿方向M的俯视结构示意图，图20为图19中沿D1-D2方向的剖面结构示意图，在键合所述第一衬底100和第二衬底200后，在所述有源区B内形成多个第二隔离结构160，所述第二面102暴露所述第二隔离结构160表面，所述第二隔离结构160沿第一方向X贯穿所述有源区B，并且，在所述第二方向Y上，相邻的字线栅结构120之间具有所述第二隔离结构160。
所述第二隔离结构160用于间隔相邻的第二掺杂区，以使相邻的第二掺杂区之间绝缘。
所述第二隔离结构160表面与第一掺杂区130之间具有间距，即，在所述第二面102的法线方向上，所述第二隔离结构160的厚度H1小于第二面102与第一掺杂区130之间的间距，从而，避免第二隔离结构160对第一掺杂区130造成破坏。
在本实施例中，形成第二隔离结构160的方法包括：在所述第二面102上形成第二隔离结构掩膜层(未图示)，所述第二隔离结构掩膜层暴露出字线栅结构120之间的第二面102；以所述第二隔离结构掩膜层为掩膜，刻蚀所述第一衬底100，在所述第一衬底100内形成第二隔离开口(未图示)；在所述第二隔离开口内填充第二隔离结构160的材料，以形成所述第二隔离结构160。
在所述第二隔离开口内填充第二隔离结构160的材料的工艺包括沉积工艺或旋涂工艺，所述沉积工艺例如是化学气相沉积工艺或是物理气相沉积工艺等。
请参考图21和图22，图21为图22中沿方向M的俯视结构示意图，图22为图21中沿D1-D2方向的剖面结构示意图，在键合所述第一衬底100和第二衬底200后，在所述有源区B内形成多个第二掺杂区170，多个第二掺杂区170之间相互分立，所述第二面102暴露所述第二掺杂区170，并且，所述有源区B内的字线栅结构120在第二面102的投影，与所述第二掺杂区170在所述第二面102的投影至少部分重合。
在本实施例中，在所述第二面102的法线方向上，所述第二隔离结构160的厚度H1大于第二掺杂区170的深度H2。以通过所述第二隔离结构160间隔相邻的第二掺杂区170。
在本实施例中，形成所述第二掺杂区170的方法包括：对所述第二面102进行离子注入工艺，以在第一衬底100的有源区B内注入第一离子，形成所述第二掺杂区170。
在本实施例中，第二隔离结构160先于第二掺杂区170形成。
在其他实施例中，第二掺杂区先于第二隔离结构形成。
请参考图23，图23与图22的视图方向一致，在形成所述第二掺杂区170后，在所述第二面上形成多个电容180，每个电容180与1个第二掺杂区170电连接。
在本实施例中，所述电容180包括：第一电极层(未图示)、第二电极层(未图示)和位于第一电极层与第二电极层之间的介电层(未图示)。
所述介电层的形状包括：平面型或“U”型。
当所述介电层的形状为平面型时，所述第一电极层的表面平整，所述第二电极层的表面平整。
当所述介电层的形状为“U”型时，所述第一电极层的表面为不平整的表面，所述第二电极层的表面为不平整的表面；或者，所述第一电极层的表面平整，所述第二电极层的表面平整。
所述第一电极层的材料包括：金属或金属氮化物；所述第二电极层的材料包括：金属或金属氮化物；所述金属包括：铜、铝、钨、钴、镍和钽中的一种或多种的组合；所述金属氮化物包括氮化钽和氮化钛中的一种或多种的组合。在本实施例中，在形成所述电容180之前，在所述第二掺杂区170上形成多个电容导电结构181，每个电容导电结构181分别与1个电容180、以及1个第二掺杂区170连接。
在本实施例中，在形成所述电容180之前，在所述第二掺杂区170上形成多个电容导电结构181，每个电容导电结构181分别与1个电容180、以及1个第二掺杂区170连接。
由于形成了电容导电结构181，不仅减少了电容180与第二掺杂区170断路的风险，增大了形成电容180的工艺窗口，并且，有利于提高电容180排布方式的灵活度。
具体而言，在本实施例中，电容180在第二面102的投影与电容导电结构181在第二面102的投影部分重合。电容180可以相对电容导电结构181向任意方向偏移。
所述电容导电结构181的材料包括：金属或金属氮化物；所述金属包括：铜、铝、钨、钴、镍和钽中的一种或多种的组合；所述金属氮化物包括氮化钽和氮化钛中的一种或多种的组合。在其他实施例中，不形成电容导电结构，电容与第二掺杂区直接连接，从而简化了半导体结构的形成步骤，提高了效率。在该实施例中，所述电容在第二面上的投影与所述第二掺杂区至少部分重合。
在其他实施例中，不形成电容导电结构，电容与第二掺杂区直接连接，从而简化了半导体结构的形成步骤，提高了效率。在该实施例中，所述电容在第二面上的投影与所述第二掺杂区至少部分重合。
在本实施例中，形成所述电容导电结构181的方法包括：在所述第二面102上形成下层第二层间介质层(未图示)；在所述下层第二层间介质层内形成若干电容导电结构开口(未图示)，所述电容导电结构开口暴露出部分第二掺杂区170表面；在所述电容导电结构开口内填充所述电容导电结构181的材料。
在本实施例中，形成所述电容180的方法包括：在所述下层第二层间介质层和电容导电结构181表面形成上层第二层间介质层(未图示)；在所述上层第二层间介质层内形成若干电容开口，所述电容开口暴露出所述电容导电结构181顶面；在所述电容开口内填充电容180的材料。
所述上层第二层间介质层和下层第二层间介质层构成包围所述电容导电结构181和电容180的第二层间介质层190。
相应的，本发明一实施例还提供一种上述方法形成的半导体结构，请继续参考图23，包括：第一衬底100，所述第一衬底100包括相对的第一面101和第二面102，所述第一衬底100包括相互分立的若干有源区B，若干所述有源区B沿第一方向X排列并平行于第二方向Y，所述第一方向X和第二方向Y互相垂直；位于所述第一衬底100内的多个字线栅结构120，多个所述字线栅结构120沿第二方向Y排列，并且，多个所述字线栅结构120沿第一方向X贯穿若干所述有源区B；位于所述有源区B内的多个第一掺杂区130，所述第一面101暴露所述第一掺杂区130，所述第一掺杂区130沿第二方向Y排列，各字线栅结构120的两侧分别具有1个第一掺杂区130；位于所述有源区B内的多个第二掺杂区170，多个第二掺杂区170之间相互分立，所述第二面102暴露所述第二掺杂区170，并且，所述有源区B内的字线栅结构120在第二面102的投影，与所述第二掺杂区170在所述第二面102的投影至少部分重合；位于所述第一面101上的若干位线140，每个位线140与1个有源区B上的第一掺杂区130电连接；位于所述第二面102上的多个电容180，每个电容180与1个第二掺杂区170电连接。
由于第一面101暴露所述第一掺杂区130、第二面102暴露所述第二掺杂区170，并且，每个位线140与1个有源区B上的第一掺杂区130电连接，每个电容180与1个第二掺杂区170电连接。因此，第一掺杂区130和第二掺杂区170能够沿第一面101法线方向形成沟道，从而，第一掺杂区130、第二掺杂区170、以及形成的沟道占用了第一面101法线方向上的空间，并且，位线140和电容180也分别位于第一衬底100的两侧，从而，半导体结构的集成度高。在此基础上，由于各字线栅结构120的两侧分别具有1个第一掺杂区130，所述有源区B内的字线栅结构120在第二面102的投影，与所述第二掺杂区170在所述第二面102的投影至少部分重合，因此，1个第二掺杂区170能够同时与1个字线栅结构120两侧的2个第一掺杂区130之间形成2个沟道，并与1个电容180电连接，从而，位线140与每个电容180之间的电流大，使得写入数据时的电流大，进而，存储器的性能好。
所述第一衬底100的材料为半导体材料。在本实施例中，所述第一衬底100的材料为硅。在其他实施例中，第一衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。
在本实施例中，所述半导体结构还包括：位于相邻的有源区B之间的第一隔离结构110，所述第一隔离结构110间隔开相邻的有源区B。
在本实施例中，所述字线栅结构120包括：栅极121、以及位于所述栅极121和第一衬底100之间的栅介质层122。
在本实施例中，所述栅极121的顶面低于所述第一面101。并且，所述字线栅结构120还包括：位于栅极121顶面的盖层介质层123。
在本实施例中，所述盖层介质层123齐平于所述第一面101。
在其他实施例中，盖层介质层高于所述第一面。
在其他实施例中，字线栅结构还包括：位于所述栅极顶面的字线层，所述字线层表面低于后续形成的位线底面，并且，所述字线层与所述位线绝缘。
在本实施例中，所述栅极121为单层。所述栅极121的材料例如是多晶硅或金属材料等。
在其他实施例中，栅极为复合栅极，所述栅极包括第一栅极、以及位于第一栅极顶面的第二栅极，并且，所述第一栅极和第二栅极的材料不同。所述第一栅极的材料包括金属材料，所述第二栅极结构包括多晶硅。
需要说明的是，可以通过将字线栅结构120中的栅极121沿第一方向X延伸(未图示)，以在后端工艺中引出字线实现与其他电路间的电连接。
在本实施例中，所述半导体结构还包括：位于每个第一掺杂区130上的第一导电结构141，每个位线140与1个有源区B上的第一导电结构141连接。
在本实施例中，所述第一导电结构141的材料包括金属材料，所述金属材料例如是铜或钨等。
在本实施例中，所述位线140的材料包括金属材料，所述金属材料例如是铜或钨等。
在其他实施例中，不具有第一导电结构，并且，位线直接与第一掺杂区连接，以使每个位线与1个有源区上的第一掺杂区电连接。
在本实施例中，所述半导体结构还包括：位于有源区B内的多个第二隔离结构160，所述第二面102暴露所述第二隔离结构160表面，所述第二隔离结构160沿第一方向X贯穿所述有源区B，并且，在所述第二方向Y上，相邻的字线栅结构120之间具有所述第二隔离结构160，在所述第二面102的法线方向上，所述第二隔离结构160的厚度H1大于第二掺杂区170的深度H2。
从而，通过所述第二隔离结构160能够间隔相邻的第二掺杂区170。
所述第二隔离结构160表面与第一掺杂区130之间具有间距，即，在所述第二面102的法线方向上，所述第二隔离结构160的厚度H1小于第二面102与第一掺杂区130之间的间距，从而，避免第二隔离结构160对第一掺杂区130造成破坏。
在本实施例中，所述电容180包括：第一电极层(未图示)、第二电极层(未图示)和位于第一电极层与第二电极层之间的介电层(未图示)。
所述介电层的形状包括：平面型或“U”型。
当所述介电层的形状为平面型时，所述第一电极层的表面平整，所述第二电极层的表面平整。
当所述介电层的形状为“U”型时，所述第一电极层的表面为不平整的表面，所述第二电极层的表面为不平整的表面；或者，所述第一电极层的表面平整，所述第二电极层的表面平整。
所述第一电极层的材料包括：金属或金属氮化物；所述第二电极层的材料包括：金属或金属氮化物；所述金属包括：铜、铝、钨、钴、镍和钽中的一种或多种的组合；所述金属氮化物包括氮化钽和氮化钛中的一种或多种的组合。在本实施例中，在形成所述电容180之前，在所述第二掺杂区170上形成多个电容导电结构181，每个电容导电结构181分别与1个电容180、以及1个第二掺杂区170连接。
在本实施例中，所述半导体结构还包括：多个电容导电结构181，每个电容导电结构181分别与1个电容180、以及1个第二掺杂区170连接。
通过所述电容导电结构181，不仅减少了电容180与第二掺杂区170断路的风险，增大了形成电容180的工艺窗口，并且，有利于提高电容180排布方式的灵活度。
所述电容导电结构181的材料包括：金属或金属氮化物；所述金属包括：铜、铝、钨、钴、镍和钽中的一种或多种的组合；所述金属氮化物包括氮化钽和氮化钛中的一种或多种的组合。在其他实施例中，不形成电容导电结构，电容与第二掺杂区直接连接，从而简化了半导体结构的形成步骤，提高了效率。在该实施例中，所述电容在第二面上的投影与所述第二掺杂区至少部分重合。
具体而言，在本实施例中，电容180在第二面102的投影与电容导电结构181在第二面102的投影部分重合。电容180可以相对电容导电结构181向任意方向偏移。从而，有利于提高电容180排布方式的灵活度。
在其他实施例中，不具有电容导电结构，电容与第二掺杂区直接连接，从而简化了半导体结构的形成步骤，提高了效率。在该实施例中，所述电容在第二面上的投影与所述第二掺杂区至少部分重合。
在本实施例中，所述半导体结构还包括：与第一衬底100键合的第二衬底200，所述第二衬底200表面朝向第一面101。
在本实施例中，所述第二衬底200内具有逻辑电路(未图示)。所述逻辑电路分别与所述字线栅结构120和位线140电连接。从而，通过所述逻辑电路能够分别对所述字线栅结构120和位线140施加电压，以控制存储器的写入和读取。
在本实施例中，所述逻辑电路包括行地址解码器、数据输入缓存器、数据输出缓存器、读出放大器、列地址解码器以及驱动电路中的1种或多种。
在其他实施例中，第二衬底内不具有逻辑电路。
在本实施例中，所述半导体结构还包括：若干与位线140电连接的第一互连层(未图示)、若干与字线栅结构120电连接的第二互连层、以及包围所述第一互连层和第二互连层的第一层间介质层(未图示)，所述第一层间介质层表面暴露出所述第一互连层和第二互连层顶面。
在本实施例中，所述第二衬底200内具有与所述逻辑电路电连接的第三互连层(未图示)，所述第二衬底200表面暴露出所述第三互连层。
在本实施例中，所述第一互连层、第二互连层分别与第三互连层连接，以使逻辑电路分别与所述字线栅结构120和位线140电连接。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体结构，其特征在于，包括：
第一衬底，所述第一衬底包括相对的第一面和第二面，所述第一衬底包括相互分立的若干有源区，若干所述有源区沿第一方向排列并平行于第二方向，所述第一方向和第二方向互相垂直；
位于所述第一衬底内的多个字线栅结构，多个所述字线栅结构沿第二方向排列，并且，多个所述字线栅结构沿第一方向贯穿若干所述有源区；
位于所述有源区内的多个第一掺杂区，所述第一面暴露所述第一掺杂区，所述第一掺杂区沿第二方向排列，各字线栅结构的两侧分别具有1个第一掺杂区；
位于所述有源区内的多个第二掺杂区，多个第二掺杂区之间相互分立，所述第二面暴露所述第二掺杂区，并且，所述有源区内的字线栅结构在第二面的投影，与所述第二掺杂区在所述第二面的投影至少部分重合；
位于所述第一面上的若干位线，每个位线与1个有源区上的第一掺杂区电连接；
位于所述第二面上的多个电容，每个电容与1个第二掺杂区电连接。
2.如权利要求1所述的半导体结构，其特征在于，还包括：多个电容导电结构，每个电容导电结构分别与1个电容、以及1个第二掺杂区连接。
3.如权利要求1或2所述的半导体结构，其特征在于，还包括：所述电容在第二面上的投影与所述第二掺杂区至少部分重合。
4.如权利要求1所述的半导体结构，其特征在于，还包括：位于每个第一掺杂区上的第一导电结构，每个位线与1个有源区上的第一导电结构连接。
5.如权利要求1所述的半导体结构，其特征在于，还包括：与第一衬底键合的第二衬底，所述第二衬底表面朝向第一面。
6.如权利要求5所述的半导体结构，其特征在于，所述第二衬底内具有逻辑电路，所述逻辑电路分别与所述字线栅结构和位线电连接。
7.如权利要求1所述的半导体结构，其特征在于，还包括：位于相邻的有源区之间的第一隔离结构，所述第一隔离结构间隔开相邻的有源区。
8.如权利要求1所述的半导体结构，其特征在于，还包括：位于有源区内的多个第二隔离结构，所述第二面暴露所述第二隔离结构表面，所述第二隔离结构沿第一方向贯穿所述有源区，并且，在所述第二方向上，相邻的字线栅结构之间具有所述第二隔离结构，在所述第二面的法线方向上，所述第二隔离结构的厚度大于第二掺杂区的深度。
9.如权利要求1所述的半导体结构，其特征在于，所述字线栅结构包括：栅极、以及位于所述栅极和第一衬底之间的栅介质层。
10.如权利要求9所述的半导体结构，其特征在于，所述栅极为复合栅极，所述栅极包括第一栅极、以及位于第一栅极顶面的第二栅极，并且，所述第一栅极和第二栅极的材料不同。
11.如权利要求9所述的半导体结构，其特征在于，所述栅极的顶面低于所述第一面，所述字线栅结构还包括：位于栅极顶面的盖层介质层，所述盖层介质层齐平于或高于所述第一面。
12.如权利要求9所述的半导体结构，其特征在于，所述字线栅结构还包括：位于所述栅极顶面的字线层，所述字线层表面低于所述位线底面，并且，所述字线层与所述位线绝缘。
13.一种半导体结构的形成方法，其特征在于，包括：
提供第一衬底，所述第一衬底包括相对的第一面和第二面，所述第一衬底包括相互分立的若干有源区，若干所述有源区沿第一方向排列并平行于第二方向，所述第一方向和第二方向互相垂直；
在所述第一衬底内形成多个字线栅结构，多个所述字线栅结构沿第二方向排列，并且，多个所述字线栅结构沿第一方向贯穿若干所述有源区；
在所述有源区内形成多个第一掺杂区，所述第一面暴露所述第一掺杂区，所述第一掺杂区沿第二方向排列，各字线栅结构的两侧分别具有1个第一掺杂区；
在所述有源区内形成多个第二掺杂区，多个第二掺杂区之间相互分立，所述第二面暴露所述第二掺杂区，并且，所述有源区内的字线栅结构在第二面的投影，与所述第二掺杂区在所述第二面的投影至少部分重合；
在形成所述字线栅结构之后，在所述第一面上形成若干位线，每个位线与1个有源区上的第一掺杂区电连接。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，还包括：在相邻的有源区之间形成第一隔离结构，所述第一隔离结构隔开相邻的有源区。
15.如权利要求13所述的半导体结构的形成方法，其特征在于，还包括：在形成所述位线之前，在每个第一掺杂区上形成第一导电结构，每个位线与1个有源区上的第一导电结构连接。
16.如权利要求13所述的半导体结构的形成方法，其特征在于，还包括：提供第二衬底；在形成所述位线之后，将所述第二衬底与第一衬底键合，所述第二衬底表面朝向所述第一面。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，还包括：在键合所述第一衬底和第二衬底后，在所述有源区内形成所述第二掺杂区；在形成所述第二掺杂区后，在所述第二面上形成多个电容，每个电容与1个第二掺杂区电连接。
18.如权利要求16所述的半导体结构的形成方法，其特征在于，还包括：在键合所述第一衬底和第二衬底后，在所述有源区内形成多个第二隔离结构，所述第二面暴露所述第二隔离结构表面，所述第二隔离结构沿第一方向贯穿所述有源区，并且，在所述第二方向上，相邻的字线栅结构之间具有所述第二隔离结构，在所述第二面的法线方向上，所述第二隔离结构的厚度大于第二掺杂区的深度。
CN202110374509.2A 2021-04-07 2021-04-07 半导体结构及其形成方法 Active CN112951829B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110374509.2A CN112951829B (zh) 2021-04-07 2021-04-07 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110374509.2A CN112951829B (zh) 2021-04-07 2021-04-07 半导体结构及其形成方法

Publications (2)

Publication Number Publication Date
CN112951829A true CN112951829A (zh) 2021-06-11
CN112951829B CN112951829B (zh) 2022-10-14

Family

ID=76230854

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110374509.2A Active CN112951829B (zh) 2021-04-07 2021-04-07 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN112951829B (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113488472A (zh) * 2021-07-14 2021-10-08 芯盟科技有限公司 半导体结构及其形成方法
CN113517292A (zh) * 2021-07-08 2021-10-19 芯盟科技有限公司 半导体结构及其形成方法
CN113540093A (zh) * 2021-07-14 2021-10-22 芯盟科技有限公司 半导体结构及其形成方法
CN114023743A (zh) * 2022-01-05 2022-02-08 芯盟科技有限公司 半导体结构及半导体结构的形成方法
WO2023279505A1 (zh) * 2021-07-07 2023-01-12 芯盟科技有限公司 半导体结构及半导体结构的形成方法
WO2023178855A1 (zh) * 2022-03-25 2023-09-28 长鑫存储技术有限公司 半导体结构和半导体结构的制备方法
WO2023231092A1 (zh) * 2022-05-31 2023-12-07 长鑫存储技术有限公司 半导体结构及其形成方法
CN113488472B (zh) * 2021-07-14 2024-05-14 芯盟科技有限公司 半导体结构及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103871969A (zh) * 2014-03-06 2014-06-18 上海华虹宏力半导体制造有限公司 电可擦可编程只读存储器及其形成方法、擦除方法
CN110265398A (zh) * 2019-06-28 2019-09-20 芯盟科技有限公司 存储器及其形成方法
CN111509044A (zh) * 2019-01-31 2020-08-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112071841A (zh) * 2020-09-17 2020-12-11 芯盟科技有限公司 半导体结构及其形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103871969A (zh) * 2014-03-06 2014-06-18 上海华虹宏力半导体制造有限公司 电可擦可编程只读存储器及其形成方法、擦除方法
CN111509044A (zh) * 2019-01-31 2020-08-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110265398A (zh) * 2019-06-28 2019-09-20 芯盟科技有限公司 存储器及其形成方法
CN112071841A (zh) * 2020-09-17 2020-12-11 芯盟科技有限公司 半导体结构及其形成方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023279505A1 (zh) * 2021-07-07 2023-01-12 芯盟科技有限公司 半导体结构及半导体结构的形成方法
CN113517292A (zh) * 2021-07-08 2021-10-19 芯盟科技有限公司 半导体结构及其形成方法
CN113488472A (zh) * 2021-07-14 2021-10-08 芯盟科技有限公司 半导体结构及其形成方法
CN113540093A (zh) * 2021-07-14 2021-10-22 芯盟科技有限公司 半导体结构及其形成方法
CN113488472B (zh) * 2021-07-14 2024-05-14 芯盟科技有限公司 半导体结构及其形成方法
CN114023743A (zh) * 2022-01-05 2022-02-08 芯盟科技有限公司 半导体结构及半导体结构的形成方法
WO2023178855A1 (zh) * 2022-03-25 2023-09-28 长鑫存储技术有限公司 半导体结构和半导体结构的制备方法
WO2023231092A1 (zh) * 2022-05-31 2023-12-07 长鑫存储技术有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
CN112951829B (zh) 2022-10-14

Similar Documents

Publication Publication Date Title
CN112951829B (zh) 半导体结构及其形成方法
CN112951828B (zh) 半导体结构及其形成方法
WO2022213534A1 (zh) 动态随机存取存储器及其形成方法
CN112071841A (zh) 半导体结构及其形成方法
US7795659B2 (en) DRAM device and method of manufacturing the same
US9461049B2 (en) Semiconductor device
US8497174B2 (en) Method of fabricating semiconductor device including vertical channel transistor
CN113241347B (zh) 半导体结构及半导体结构的形成方法
CN114121961B (zh) 动态随机存取存储器及其形成方法
CN113192955B (zh) 半导体结构及半导体结构的形成方法
CN114334981A (zh) 一种半导体器件及其制备方法和三维存储器
CN113488468A (zh) 半导体结构及半导体结构的形成方法
CN113540092B (zh) 半导体结构及其形成方法
CN115295549A (zh) 半导体结构及其形成方法
US20090152613A1 (en) Semiconductor memory device having a floating body capacitor and method of manufacturing the same
US8633532B2 (en) Semiconductor memory device having a floating body capacitor, memory cell array having the same and method of manufacturing the same
CN113224058B (zh) 半导体结构及半导体结构的形成方法
CN115295550A (zh) 半导体结构及其形成方法
CN113517292A (zh) 半导体结构及其形成方法
CN113540094A (zh) 半导体结构及其形成方法
CN114141772A (zh) 半导体结构及其制作方法、控制方法
CN113488472B (zh) 半导体结构及其形成方法
CN100388419C (zh) 形成沟槽电容于衬底的方法及沟槽电容
CN114530420B (zh) 半导体结构及其制造方法
CN218920890U (zh) 半导体器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant