CN114530420B - 半导体结构及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 123
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 31
- 238000000034 method Methods 0.000 claims description 143
- 239000003990 capacitor Substances 0.000 claims description 53
- 239000000463 material Substances 0.000 claims description 38
- 238000005229 chemical vapour deposition Methods 0.000 claims description 14
- 239000004020 conductor Substances 0.000 claims description 14
- 238000001039 wet etching Methods 0.000 claims description 5
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 3
- 229910052799 carbon Inorganic materials 0.000 claims description 3
- 230000008569 process Effects 0.000 description 62
- 235000012431 wafers Nutrition 0.000 description 61
- 238000010586 diagram Methods 0.000 description 44
- 230000015654 memory Effects 0.000 description 22
- 239000000758 substrate Substances 0.000 description 16
- 230000001808 coupling effect Effects 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 238000000231 atomic layer deposition Methods 0.000 description 7
- 238000005240 physical vapour deposition Methods 0.000 description 7
- 238000003860 storage Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 239000012811 non-conductive material Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
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Abstract
本发明实施例提供一种半导体结构及其制造方法，其中，所述半导体结构的制造方法包括：提供第一晶圆；所述第一晶圆具有相对设置的第一面和第二面，所述第一面上设置有若干沿第一方向和第二方向呈阵列排布的晶体管单元，所述晶体管单元包括沿第三方向呈对称分布的第一晶体管和第二晶体管，所述第一晶体管和第二晶体管均沿第三方向延伸；所述第一方向和第二方向均与所述第一面平行，所述第三方向垂直于所述第一面；在沿第二方向相邻的两排晶体管单元之间形成牺牲结构；所述牺牲结构沿第一方向延伸；从所述第二面去除所述牺牲结构形成第一空腔。
Description
技术领域
本发明涉及半导体技术领域，涉及但不限于一种半导体结构及其制造方法。
背景技术
半导体结构中的晶体管在电子设备中被广泛地用作开关器件或驱动装置。例如，晶体管可以用于动态随机存储器（DRAM，Dynamic Random Access Memory）中，用于控制每一存储单元中的电容。动态随机存取存储器的基本存储单元结构由一个晶体管和一个存储电容组成，其主要的作用原理是利用电容内存储电荷的多寡来代表一个二进制比特（bit）是l还是0。
然而，相关技术中的晶体管还存在诸多问题亟待改善。
发明内容
有鉴于此，本发明实施例提供一种半导体结构及其制造方法。
第一方面，本发明实施例提供一种半导体结构的制造方法，包括：
提供第一晶圆；所述第一晶圆具有相对设置的第一面和第二面，所述第一面上设置有若干沿第一方向和第二方向呈阵列排布的晶体管单元，所述晶体管单元包括沿第三方向上呈对称分布的第一晶体管和第二晶体管，所述第一晶体管和第二晶体管均沿第三方向延伸；所述第一方向和第二方向均与所述第一面平行，所述第三方向垂直于所述第一面；
在沿第二方向相邻的两排晶体管单元之间形成牺牲结构；所述牺牲结构沿第一方向延伸；
从所述第二面去除所述牺牲结构形成第一空腔。
上述方案中，所述第一晶体管和第二晶体管均包括沿所述第三方向延伸的半导体主体、覆盖所述半导体主体的一个侧面的栅极结构以及分别设置在所述半导体主体沿所述第三方向上两个端部处的源极和漏极；
所述方法还包括：
在形成第一空腔之前，在所述第二面上形成多条相互平行且沿第二方向延伸的位线；每一所述位线与沿第二方向排布的每一排晶体管单元中每个晶体管的第一电极连接，所述第一电极为所述源极或漏极中靠近所述第二面的电极；
在形成第一空腔之后，在所述多条位线之间形成第一介质层，使得所述第一介质层中形成第二空腔；所述第二空腔沿第二方向延伸且与所述第一空腔连通。
上述方案中，所述在所述多条位线之间形成第一介质层，包括：
利用化学气相沉积的方法，在所述多条位线之间形成第一介质层。
上述方案中，所述栅极结构包括：栅极以及栅极氧化层；所述形成牺牲结构，包括：
在所述晶体管单元之间形成第一沟槽，在所述第一沟槽中填充牺牲材料；
从所述第一面沿所述第三方向去除部分所述牺牲材料，形成所述牺牲结构；所述牺牲结构沿第二方向的正投影覆盖所述栅极且不覆盖或部分覆盖第二电极，所述第二电极为所述源极或漏极中远离所述第二面的电极。
上述方案中，所述方法还包括：
在形成所述牺牲结构之后，在所述第一沟槽中的牺牲结构上形成第二介质层。
上述方案中，所述牺牲材料包括：碳。
上述方案中，所述方法还包括：
在所述第一沟槽中填充牺牲材料之前，至少在所述第一沟槽的侧壁和底部形成第三介质层；
在形成所述牺牲结构之后，从所述第二面沿所述第三方向去除部分所述第一晶圆，使得显露出所述第三介质层以及所述第一电极。
上述方案中，所述方法还包括：
在所述显露的第三介质层以及所述第一电极上形成第四介质层；
去除所述第一电极上的部分所述第四介质层，形成第二沟槽；所述第二沟槽沿第二方向延伸且在所述第一方向上的宽度小于所述第一电极在所述第一方向上的宽度；
所述在所述第二面上形成多条相互平行且沿第二方向延伸的位线，包括：
在所述第二沟槽中填充导电材料，从而在所述第二面上形成多条相互平行且沿第二方向延伸的位线。
上述方案中，所述方法还包括：
在形成多条位线之后，去除剩余的所述第四介质层，使得显露出所述牺牲结构；
所述从所述第二面去除所述牺牲结构形成第一空腔，包括：
从所述第二面，对显露出的所述牺牲结构进行湿法刻蚀处理，以去除所述牺牲结构形成第一空腔。
上述方案中，所述方法还包括：
在沿第二方向相邻的两排晶体管单元之间形成牺牲结构之后，在所述第一面上形成多个电容，每一所述电容与第二电极连接，所述第二电极为所述源极或漏极中远离所述第二面的电极。
第二方面，本发明实施例提供一种半导体结构，包括：
第一晶圆；所述第一晶圆具有相对设置的第一面和第二面，所述第一面上设置有若干沿第一方向和第二方向呈阵列排布的晶体管单元，所述晶体管单元包括沿第三方向上呈对称分布的第一晶体管和第二晶体管，所述第一晶体管和第二晶体管均沿第三方向延伸；所述第一方向和第二方向均与所述第一面平行，所述第三方向垂直于所述第一面；
第一空腔；所述第一空腔位于沿第二方向相邻的两排晶体管单元之间且沿第一方向延伸。
上述方案中，所述第一晶体管和第二晶体管均包括沿所述第三方向延伸的半导体主体、覆盖所述半导体主体的一个侧面的栅极结构以及分别设置在所述半导体主体沿所述第三方向上两个端部处的源极和漏极；
所述半导体结构还包括：
多条位线；所述多条位线相互平行且沿第二方向延伸；每一所述位线与沿第二方向排布的每一排晶体管单元中每个晶体管的第一电极连接，所述第一电极为所述源极或漏极中靠近所述第二面的电极；
第二空腔；所述第二空腔位于所述位线之间的第一介质层中，所述第二空腔沿第二方向延伸且与所述第一空腔连通。
上述方案中，所述第一空腔沿第二方向的正投影覆盖所述栅极且不覆盖或部分覆盖第二电极，所述第二电极为所述源极或漏极中远离所述第二面的电极。
上述方案中，所述位线在所述第一方向上的宽度小于所述第一电极在所述第一方向上的宽度。
上述方案中，所述半导体结构还包括：
多个电容；所述多个电容位于所述第一面上，每一所述电容与第二电极连接，所述第二电极为所述源极或漏极中远离所述第二面的电极。
上述方案中，所述半导体结构还包括：第二介质层；所述第二介质层位于所述第一空腔与所述电容之间。
本发明实施例提供了一种半导体结构及其制造方法，所述半导体结构的制造方法包括：提供第一晶圆；所述第一晶圆具有相对设置的第一面和第二面，所述第一面上设置有若干沿第一方向和第二方向呈阵列排布的晶体管单元，所述晶体管单元包括沿第三方向上呈对称分布的第一晶体管和第二晶体管，所述第一晶体管和第二晶体管均沿第三方向延伸；所述第一方向和第二方向均与所述第一面平行，所述第三方向垂直于所述第一面；在沿第二方向相邻的两排晶体管单元之间形成牺牲结构；所述牺牲结构沿第一方向延伸；从所述第二面去除所述牺牲结构形成第一空腔。本发明实施例中，在第一晶圆的第一面形成牺牲结构后，通过在第一晶圆的第二面去除牺牲结构形成大小和位置可控的第一空腔，改善了通过沉积工艺在第一晶圆的第一面形成第一空腔时，第一空腔的结构大小和位置难以确定的问题，从而改善相邻的两个晶体管单元之间相邻的两个栅极的耦合效应。
附图说明
在附图（其不一定是按比例绘制的）中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1为本发明实施例中提供的一种晶体管的电路连接示意图；
图2a为本发明实施例中平面阵列晶体管的结构示意图；
图2b为本发明实施例中填埋式沟道晶体管的结构示意图；
图3a为本发明实施例中提供的一种半导体结构的制造方法的工艺过程示意图一；
图3b为本发明实施例中提供的一种半导体结构的制造方法的工艺过程示意图二；
图3c为本发明实施例中提供的一种半导体结构的制造方法的工艺过程示意图三；
图3d为本发明实施例中提供的一种半导体结构的制造方法的工艺过程示意图四；
图4为本发明实施例中提供的一种半导体结构的制造方法的实现流程示意图；
图5为本发明实施例中提供的另一种半导体结构的制造方法的工艺过程示意图一；
图6为本发明实施例中提供的另一种半导体结构的制造方法的工艺过程示意图二；
图7为本发明实施例中提供的另一种半导体结构的制造方法的工艺过程示意图三；
图8为本发明实施例中提供的另一种半导体结构的制造方法的工艺过程示意图四；
图9为本发明实施例中提供的另一种半导体结构的制造方法的工艺过程示意图五；
图10为本发明实施例中提供的另一种半导体结构的制造方法的工艺过程示意图六；
图11为本发明实施例中提供的另一种半导体结构的制造方法的工艺过程示意图七；
图12为本发明实施例中提供的另一种半导体结构的制造方法的工艺过程示意图八；
图13为本发明实施例中提供的另一种半导体结构的制造方法的工艺过程示意图九；
图14为本发明实施例中提供的另一种半导体结构的制造方法的工艺过程示意图十；
图15为本发明实施例中提供的另一种半导体结构的制造方法的工艺过程示意图十一；
图16为本发明实施例中提供的另一种半导体结构的制造方法的工艺过程示意图十二；
图17为本发明实施例中提供的另一种半导体结构的制造方法的工艺过程示意图十三；
图18为本发明实施例中提供的另一种半导体结构的制造方法的工艺过程示意图十四；
图19为本发明实施例中提供的另一种半导体结构的制造方法的工艺过程示意图十五；
图20为本发明实施例中提供的另一种半导体结构的制造方法的工艺过程示意图十六；
图21为本发明实施例中提供的另一种半导体结构的制造方法的工艺过程示意图十七；
图22为本发明实施例中提供的另一种半导体结构的制造方法的工艺过程示意图十八；
图23为本发明实施例中提供的另一种半导体结构的制造方法的工艺过程示意图十九；
图24为本发明实施例中提供的另一种半导体结构的制造方法的工艺过程示意图二十；
图25为本发明实施例中提供的另一种半导体结构的制造方法的工艺过程示意图二十一；
图26为本发明实施例中提供的另一种半导体结构的制造方法的工艺过程示意图二十二；
图27为本发明实施例中提供的另一种半导体结构的制造方法的工艺过程示意图二十三；
图28为本发明实施例中提供的另一种半导体结构的制造方法的工艺过程示意图二十四；
图29为本发明实施例中提供的另一种半导体结构的制造方法的工艺过程示意图二十五；
图30为本发明实施例中提供的另一种半导体结构的制造方法的工艺过程示意图二十六；
图31为本发明实施例中提供的另一种半导体结构的制造方法的工艺过程示意图二十七；
图32为本发明实施例中提供的另一种半导体结构的制造方法的工艺过程示意图二十八；
图33为本发明实施例中提供的另一种半导体结构的制造方法的工艺过程示意图二十九；
图34a为本发明实施例中提供的一种半导体结构的示意图一；
图34b为本发明实施例中提供的一种半导体结构的示意图二；
图34c为本发明实施例中提供的一种半导体结构的示意图三；
图34d为本发明实施例中提供的一种半导体结构的示意图四。
具体实施方式
为使本发明实施例的技术方案和优点更加清楚，下面将结合附图和实施例对本发明的技术方案进一步详细阐述。虽然附图中显示了本发明的示例性实施方法，然而应当理解，可以以各种形式实现本发明而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本发明，并且能够将本发明的范围完整的传达给本领域的技术人员。
在下列段落中参照附图以举例方式更具体的描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
可以理解的是，本发明中的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层（即直接在某物上）的含义，而且还包括在某物“上”且其间有居间特征或层的含义。
此外，为了便于描述，可以在本文中使用诸如“在……上”、“在……之上”、“在……上方”、“上”“上部”等的空间相对术语来描述如图所示的一个元件或特征与另一个元件或特征的关系。除了在附图中所描绘的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。装置可以以其它方式定向（旋转90度或处于其它取向）并且同样可以相应地解释本文使用的空间相对描述词。
在本发明实施例中，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。被添加在衬底顶部的材料可以被图案化或者可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、硅锗、锗、砷化嫁、磷化锢等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
在本发明实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。层可以包括多个子层。例如，互连层可包括一个或多个导体和接触子层（其中形成互连线和/或过孔触点）、以及一个或多个电介质子层。
在本发明实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
本发明实施例涉及的半导体结构是将被用于后续制程以形成最终的器件结构的至少一部分。这里，所述最终的器件可以包括存储器，所述存储器包括但不限于动态随机存取存储器，以下仅以动态随机存取存储器为例进行说明。
随着动态随机存取存储器技术的发展，存储单元的尺寸越来越小，其阵列架构由8F2到6F2再到4F2；另外，基于动态随机存取存储器中对离子和漏电流的需求，存储器的架构从平面阵列晶体管（Planar Array Transistor）到凹栅阵列晶体管（Recess Gate ArrayTransistor），又从凹栅阵列晶体管到填埋式沟道晶体管（BCAT，Buried Channel ArrayTransistor），再从填埋式沟道晶体管到垂直沟道晶体管（VCAT，Vertical Channel ArrayTransistor）。
实际应用中，不论是平面阵列晶体管、凹栅阵列晶体管、填埋式沟道晶体管还是垂直沟道晶体管，动态随机存取存储器均由多个存储单元结构构成，每一个存储单元结构主要是由一个晶体管与一个由晶体管所操控的存储单元（存储电容）构成，即动态随机存取存储器包括1个晶体管（T，Transistor）和1个电容（C，Capacitance）（1T1C）的架构；其主要的作用原理是利用电容内存储电荷的多寡来代表一个二进制比特（bit）是l还是0。
图1为本发明实施例中提供的一种采用1T1C的架构的电路连接示意图，如图1所示，晶体管T的漏极与位线（BL，Bite Line）电连接，晶体管T的源极与电容C的其中一个电极板电连接，电容C的另外一个电极板通过接地端（GND，Ground）接地，晶体管T的栅极与字线（WL，Word Line）连接；通过字线WL施加电压控制晶体管T导通或截止，位线BL用于在晶体管T导通时，对所述晶体管T执行读取或写入操作。
相关技术中，不论是平面阵列晶体管还是填埋式沟道晶体管，其结构上源极和漏极均位于栅极的水平两侧。图2a为相关技术中平面阵列晶体管的结构示意图，图2b为相关技术中填埋式沟道晶体管的结构示意图，如图2a和图2b所示，相关技术中的晶体管的源极S和漏极D分别位于栅极G的水平两侧。这种结构下，源极和漏极分别占用了不同的位置，使得晶体管的面积较大。而垂直沟道晶体管的源极和漏极分别位于晶圆厚度方向上的相对两端，能够缩小晶体管的面积，具有更高的存储密度，因此受到广泛关注。
图3a-图3d为本发明实施例中提供的一种半导体结构的制造方法的工艺过程示意图。
如图3a所示，提供第一晶圆10-1；所述第一晶圆10-1具有相对设置的第一面和第二面，所述第一面上设置有若干沿第一方向和第二方向呈阵列排布的晶体管单元10，所述晶体管单元10包括沿第三方向上呈对称分布的第一晶体管1001和第二晶体管1002，所述第一晶体管1001和第二晶体管1002均沿第三方向延伸；所述第一方向和第二方向均与所述第一面平行，所述第三方向垂直于所述第一面。
如图3b所示，从所述第一晶圆10-1的第一面去除部分第一晶圆10-1，使得在第一晶体管1001和第二晶体管1002之间形成第一沟槽111。
如图3c-图3d所示，在所述第一沟槽111中通过化学气相沉积（CVD，ChemicalVapor Deposition）工艺形成第七介质层123，使得所述第七介质层123中形成第一空腔114。所述第七介质层123的材料包括但不限于氧化硅。
需要说明的是，图3d示出了半导体结构的俯视示意图，也即在xoy平面的示意图；图3c示出了在图3d的AA’位置，在zoy平面的剖面图。图3c仅示出了在图3d的AA’位置的剖面图中的一部分，而并未完全显示出AA’位置处的剖面图。
需要说明的是，图3a-图3d为一个完整的反映半导体结构的制造方法的实现过程示意图，对于部分附图中未做标记的部分可以相互共用。
可以理解的是，上述实施例中，是在第一晶体管1001的第一面形成第一沟槽111（也叫作栅极绝缘沟槽），通过CVD的填充方式形成第一空腔114来降低两个相邻晶体管之间的耦合效应。
研究发现，第一方面，由于后续工艺制程中还有形成电容时的刻蚀工艺，在刻蚀工艺时很容易导致第一空腔114被打开填入导电材料，从而产生严重的短路；第二方面，上述实施例中提供的方法形成的第一空腔114的结构大小和位置较难控制；第三方面，后续工艺制程中需要在第一晶圆10-1的第二面上形成位线，由于位线之间的间距较小也会存在一定的耦合效应。
基于上述问题中的一个或多个，本发明实施例提供了另一种半导体结构及其制造方法。
图4为本发明实施例提供的一种半导体结构的制造方法的工艺过程示意图，如图4所示，本发明实施例提供的半导体结构的制造方法包括以下步骤：
步骤401：提供第一晶圆；所述第一晶圆具有相对设置的第一面和第二面，所述第一面上设置有若干沿第一方向和第二方向呈阵列排布的晶体管单元，所述晶体管单元包括沿第三方向上呈对称分布的第一晶体管和第二晶体管，所述第一晶体管和第二晶体管均沿第三方向延伸；所述第一方向和第二方向均与所述第一面平行，所述第三方向垂直于所述第一面；
步骤402：在沿第二方向相邻的两排晶体管单元之间形成牺牲结构；所述牺牲结构沿第一方向延伸；
步骤403：从所述第二面去除所述牺牲结构形成第一空腔。
图5至图33为本发明实施例的一半导体结构制造方法的实现过程的剖面示意图。下面结合图5至图33来详细说明本发明实施例的半导体结构的制造过程。
需要说明的是，图5至图33以及图34a-图34d中所示出的在俯视图的AA’、BB’、CC’位置处的剖面图仅分别示出了俯视图的AA’、BB’、CC’位置处的剖面图中的一部分，而并未完全显示出AA’、BB’、CC’位置处的剖面图。
需要说明的是，图5-图33为一个完整的反映半导体结构的制造方法的实现过程示意图，对于部分附图中未做标记的部分可以相互共用。
在步骤401中，主要是提供呈阵列排布的晶体管单元10。
在一些具体示例中，所述第一晶圆10-1又可以称为衬底。这里，所述衬底可以包括单质半导体材料衬底（例如为硅（Si）衬底、锗（Ge）衬底等）、复合半导体材料衬底（例如为锗硅（SiGe）衬底等）、绝缘体上硅（SOI）衬底、绝缘体上锗（GeOI）衬底等。优选地，所述衬底为硅衬底。
这里，第一晶圆10-1包括相对设置的正面和背面，当第一面为正面时，第二面为背面；当第一面为背面时，第二面为正面。
这里，所述第一方向与所述第二方向的夹角小于等于90度。在一些具体示例中，第一方向与所述第二方向的夹角等于90度。
这里，所述第一方向和第二方向均与第一晶圆10-1表面平行，在一些具体示例中，所述第一方向可以理解为在图5-图33中示出的x轴方向，可以理解的是第一方向并不限于x轴方向。所述第二方向可以理解为在图5-图33中示出的y轴方向，可以理解的是第二方向并不限于y轴方向。
需要说明的是，在图5-图33中涉及的xoz轴平面以及yoz轴平面中，x轴与y轴均平行于第一晶圆10-1的表面，z轴垂直于第一晶圆10-1的表面，且x轴、y轴以及z轴相互垂直。
在一些实施例中，如图5所示，所述第一晶体管1001和第二晶体管1002均包括沿所述第三方向延伸的半导体主体101、覆盖所述半导体主体101的一个侧面的栅极结构102以及分别设置在所述半导体主体101沿所述第三方向上两个端部处的源极和漏极。
在一些具体示例中，所述源极和漏极之间的半导体主体101构成沟道区。
在一些具体示例中，所述栅极结构102包括栅极氧化层117（Gate Oxide Layer）和栅极118。
在一些具体示例中，所述栅极氧化层117设置于栅极118和沟道区之间，用于电隔离沟道区和栅极118。这里，栅极氧化层117的材料可以包括但不限于氧化硅。
具体地，栅极氧化层117可以用于感应出不同的电场并施加在沟道区表面，以使半导体层的少数载流子被吸附到沟道区表面积累并反型，使得栅极氧化层117变得和源极、漏极一样，从而实现源极与漏极之间的导通。
这里，栅极118的材料包括但不限于多晶硅、导电金属或者导电合金。导电金属可包括钨或者铜等。
本发明实施例提供的第一晶体管1001和第二晶体管1002具有竖直沟道或称垂直沟道（即沟道区）。源极位于所述沟道区的第一端，漏极位于所述沟道区的第二端，其中，第一端和第二端分别为沟道区在第一晶圆10-1厚度方向相对的两端。也就是说，第一晶体管1001和第二晶体管1002的源极和漏极分别位于竖直沟道相对设置的两端。源极和漏极的位置可互换，即所述第一端和所述第二端分别为所述沟道区在第一晶圆10-1厚度方向上相对的可以互换位置的两端。示例性的，第一晶圆10-1厚度方向可以是本发明附图中所示的z轴方向。
这里，所述第一晶体管1001和第二晶体管1002均沿第三方向延伸，可以理解为，所述第一晶体管1001和第二晶体管1002为垂直沟道晶体管。
这里，所述第一晶体管1001和所述第二晶体管1002沿第三方向上呈对称分布，可以参考图5进行理解：第一晶体管1001和第二晶体管1002均包括第一电极103、第二电极104、半导体主体101（沟道区）、栅极118、栅极氧化层117，其中，第一晶体管1001和第二晶体管1002中的栅极118以及半导体主体101均位于栅极氧化层117在第二方向相对的两侧，所述第一晶体管1001的栅极118位于所述第一晶体管1001的栅极氧化层117在第二方向相对的两侧中靠近第二晶体管1002的一侧，所述第二晶体管1002的栅极118位于所述第二晶体管1002的栅极氧化层117在第二方向相对的两侧中靠近第一晶体管1001的一侧，所述第一晶体管1001的半导体主体101位于所述第一晶体管1001的栅极氧化层117在第二方向相对的两侧中远离第二晶体管1002的一侧，所述第二晶体管1002的半导体主体101位于所述第二晶体管1002的栅极氧化层117在第二方向相对的两侧中远离第一晶体管1001的一侧。
在一些具体示例中，所述覆盖所述半导体主体101的一个侧面的栅极结构102，可以理解为：所述第一晶体管1001的栅极结构102覆盖所述半导体主体101在第二方向相对的两侧中靠近第二晶体管1002的一侧；所述第二晶体管1002的栅极结构102覆盖所述半导体主体101在第二方向相对的两侧中靠近第一晶体管1001的一侧。
在一些具体示例中，第一晶体管1001、第二晶体管1002可以为N型晶体管；也可以为P型晶体管。
在N型晶体管中，源极、漏极的掺杂类型均为N型掺杂。
在P型晶体管中，源极、漏极的掺杂类型均为P型掺杂。
需要说明的是，如图5所示，所述半导体结构还包括第六介质层121，这里的第六介质层121的材料包括但不限于氮化硅，这里的第六介质层121在半导体结构中在功能上无相应的作用，第六介质层121是前续工艺制程中所遗留下的无需额外去除的一部分。
在步骤402中，主要是形成牺牲结构113。
在一些实施例中，所述栅极结构102包括：栅极118以及栅极氧化层117；所述形成牺牲结构113，包括：
在所述晶体管单元10之间形成第一沟槽111，在所述第一沟槽111中填充牺牲材料；
从所述第一面沿所述第三方向去除部分所述牺牲材料，形成所述牺牲结构113；所述牺牲结构113沿第二方向的正投影覆盖所述栅极118且不覆盖或部分覆盖第二电极104，所述第二电极104为所述源极或漏极中远离所述第二面的电极。
在一些实施例中，所述方法还包括：
在所述第一沟槽111中填充牺牲材料之前，至少在所述第一沟槽111的侧壁和底部形成第三介质层107。
在一些实施例中，所述方法还包括：
在形成所述牺牲结构113之后，在所述第一沟槽111中的牺牲结构113上形成第二介质层106。
在一些实施例中，所述牺牲材料包括：碳。
如图6所示，去除相邻两个晶体管单元10之间的部分第一晶圆10-1，以在所述相邻两个晶体管单元10之间形成第一沟槽111。在一些具体示例中，所述形成第一沟槽111的方法包括但不限于干法等离子体刻蚀工艺。
如图7所示，至少在所述第一沟槽111的侧壁和底部形成第三介质层107，所述形成第三介质层107的方法包括但不限于CVD工艺、物理气相沉积（PVD，Physical VaporDeposition）工艺、原子层沉积（ALD，Atomic Layer Deposition）工艺或其组合。
在一些具体示例中，所述第三介质层107的材料包括但不限于氧化硅。
在一些具体示例中，在第一沟槽111中形成第三介质层107时，第三介质层107也会形成在第一晶圆10-1的表面覆盖晶体管单元10。
如图8所示，在所述第一沟槽111中填充牺牲材料，形成牺牲材料层119。在一些具体示例中，填充牺牲材料的方法包括但不限于旋涂工艺、CVD、PVD、ALD工艺或其组合。
在一些具体示例中，在向第一沟槽111中填充牺牲材料时，第一晶圆10-1第一面的表面上也会有部分牺牲材料。在第一沟槽111中填充牺牲材料之后，可以通过化学机械研磨（CMP，Chemical Mechanical Polish）的方法去除覆盖在第一晶圆10-1第一面的表面的牺牲材料。
如图9所示，从所述第一面沿所述第三方向去除部分所述牺牲材料，形成所述牺牲结构113。这里，去除部分所述牺牲材料的方法包括但不限于干法刻蚀工艺和湿法刻蚀工艺。
所述牺牲结构113沿第二方向的正投影覆盖所述栅极118且不覆盖或部分覆盖第二电极104，可以理解的是，这里的牺牲结构113在后续工艺制程中会被去除形成第一空腔114，当牺牲结构113沿第二方向的正投影完全覆盖栅极118时，能起到较好的改善第一晶体管1001和第二晶体管1002之间的耦合效应的问题的作用。但牺牲结构113沿第二方向的正投影不覆盖或部分覆盖第二电极104，可以理解的是，当牺牲结构113沿第二方向的正投影完全覆盖所述第二电极104时，将会对后续过程中电容116的形成造成影响。
如图10所示，在形成牺牲结构113之后，在所述第一沟槽111中的牺牲结构113上形成第二介质层106。所述第二介质层106覆盖牺牲结构113以及晶体管单元10。
在一些具体示例中，所述第二介质层106的材料包括但不限于二氧化硅。
在一些具体示例中，所述形成第二介质层106的方法包括但不限于PVD、CVD、ALD。
如图11所示，去除部分所述第二介质层106，使得显露出第二电极104。在一些具体示例中，所述去除部分第二介质层106的方法包括但不限于CMP。
在一些实施例中，所述方法还包括：
在沿第二方向相邻的两排晶体管单元10之间形成牺牲结构113之后，在所述第一面上形成多个电容116，每一所述电容116与第二电极104连接，所述第二电极104为所述源极或漏极中远离所述第二面的电极。
如图12所示，在所述第一晶圆10-1的第一面上形成电容116，所述电容116与第二电极104连接。在一些具体示例中，形成电容116的方法包括：在第二电极104上形成存储单元接触孔；在存储单元接触孔中填充金属材料，形成存储单元接触；在存储单元接触上形成存储单元孔；在存储单元孔中形成电容116。
在一些具体示例中，如图12所示，在形成电容116后可以形成第五介质层109，所述第五介质层109覆盖所述电容116，所述第五介质层109的材料包括但不限于二氧化硅。
在一些具体示例中，如图13所示，所述方法还包括：在第五介质层109上形成第二晶圆10-2。
这里，第二晶圆10-2在后续工艺制程中可以起到承载的作用。在所述第五介质层109上形成第二晶圆10-2的方法包括但不限于键合工艺。
在一些实施例中，所述方法还包括：
在形成所述牺牲结构113之后，从所述第二面沿所述第三方向去除部分所述第一晶圆10-1，使得显露出所述第三介质层107以及所述第一电极103。
这里的第一电极103可以为源极也可以为漏极。当第二电极104为源极时，第一电极103为漏极；当第二电极104为漏极时，第一电极103为源极。
如图14-图15所示，通过CMP工艺从第二面去除部分第一晶圆10-1，使得显露出第一电极103。
需要说明的是，图15示出了半导体结构的俯视示意图，也即在xoy平面的示意图；图14示出了在图15的BB’位置，在zox平面的剖面图。
如图16-图18所示，再利用刻蚀工艺从第二面去除部分第二晶圆10-2，使得露出第一沟槽111底部的第三介质层107。这里，在刻蚀部分第二晶圆10-2后，在第一电极103上形成有第三沟槽120。
需要说明的是，图18示出了半导体结构的俯视示意图，也即在xoy平面的示意图；图16示出了在图18的AA’位置，在zoy平面的剖面图；图17示出了在图18的BB’位置，在zox平面的剖面图。
在一些实施例中，所述方法还包括：
在所述显露的第三介质层107以及所述第一电极103上形成第四介质层108；
去除所述第一电极103上的部分所述第四介质层108，形成第二沟槽112；所述第二沟槽112沿第二方向延伸且在所述第一方向上的宽度小于所述第一电极103在所述第一方向上的宽度；
如图19-图21所示，在第一晶圆10-1的第二面上形成第四介质层108，并去除部分第四介质层108，在第一电极103上形成第二沟槽112。
这里，所述第二沟槽112沿第二方向延伸且在所述第一方向上的宽度小于所述第一电极103在所述第一方向上的宽度，可以理解的是，由于位线110之间一般会有寄生电容，因此，使形成在第二沟槽112中的位线110在所述第一方向上的宽度小于所述第一电极103在所述第一方向上的宽度，可以减小位线110之间的寄生电容。
这里，去除部分第四介质层108的方法包括但不限于干法刻蚀工艺。
需要说明的是，图21示出了半导体结构的俯视示意图，也即在xoy平面的示意图；图19示出了在图21的AA’位置，在zoy平面的剖面图；图20示出了在图21的BB’位置，在zox平面的剖面图。
在一些实施例中，所述方法还包括：
在形成第一空腔114之前，在所述第二面上形成多条相互平行且沿第二方向延伸的位线110；每一所述位线110与沿第二方向排布的每一排晶体管单元10中每个晶体管的第一电极103连接，所述第一电极103为所述源极或漏极中靠近所述第二面的电极。
在一些实施例中，所述在所述第二面上形成多条相互平行且沿第二方向延伸的位线110，包括：
在所述第二沟槽112中填充导电材料，从而在所述第二面上形成多条相互平行且沿第二方向延伸的位线110。
如图22-图24所示，在所述第一沟槽111中填充导电材料，从而形成位线110。
需要说明的是，图24示出了半导体结构的俯视示意图，也即在xoy平面的示意图；图22示出了在图24的AA’位置，在zoy平面的剖面图；图23示出了在图24的BB’位置，在zox平面的剖面图。
在一些具体示例中，所述导电材料包括但不限于钨（W）、钴（Co）、铜（Cu）、铝（Al）、多晶硅、掺杂硅、硅化物或其任何组合。
在一些具体示例中，所述填充导电材料的方法包括但不限于PVD、CVD、ALD。
在一些具体示例中，如图22-图23所示，在填充导电材料之前，所述方法还包括在第一晶圆10-1的第二面上形成覆盖第三介质层107以及第一电极103的粘附层122，所述粘附层122用于增强位线110的导电材料与第一电极103之间的粘附性。所述粘附层122的材料包括但不限于氮化钛，形成所述粘附层122的方法包括但不限于PVD、CVD、ALD。
在一些具体示例中，在第二沟槽112中填充导电材料时，在第二沟槽112上以及第一晶圆10-1第二面的其它区域也会形成导电材料，所述方法还包括：利用CMP工艺去除部分导电材料，使得显露出第二沟槽112。
在步骤403中，主要是形成第一空腔114。
在一些实施例中，所述方法还包括：
在形成多条位线110之后，去除剩余的所述第四介质层108，使得显露出所述牺牲结构113。
如图25-图26所示，去除剩余的第四介质层108，显露出牺牲结构113。在一些具体示例中，去除所述第四介质层108的方法包括但不限于干法刻蚀工艺。
需要说明的是，图26示出了半导体结构的俯视示意图，也即在xoy平面的示意图；图25示出了在图26的BB’位置，在zox平面的剖面图。
在一些实施例中，所述从所述第二面去除所述牺牲结构113形成第一空腔114，包括：
从所述第二面，对显露出的所述牺牲结构113进行湿法刻蚀处理，以去除所述牺牲结构113形成第一空腔114。
如图27-图29所示，去除牺牲结构113，形成第一空腔114。在一些具体示例中，去除所述牺牲结构113的方法包括但不限于湿法刻蚀。
需要说明的是，图29示出了半导体结构的俯视示意图，也即在xoy平面的示意图；图27示出了在图29的BB’位置，在zox平面的剖面图；图28示出了在图29的CC’位置，在zox平面的剖面图。
需要说明的是，在图28中示出的虚线框处的区域，在CC’截面处无此区域，但从CC’处切开半导体结构后，沿着第一方向看可以看到该虚线框处的位线110以及粘附层122，由于位线110和粘附层122在第一空腔114之上。
在一些实施例中，所述方法还包括：
在形成第一空腔114之后，在所述多条位线110之间形成第一介质层105，使得所述第一介质层105中形成第二空腔115；所述第二空腔115沿第二方向延伸且与所述第一空腔114连通。
在一些实施例中，所述在所述多条位线110之间形成第一介质层105，包括：
利用化学气相沉积的方法，在所述多条位线110之间形成第一介质层105。
如图30-图33所示，在位线110之间形成第一介质层105，以在第一介质层105中形成第二空腔115。
在一些具体示例中，所述形成第一介质层105的方法包括但不限于CVD、PVD、ALD。优选的，所述形成第一介质层105的方法为CVD，可以理解的是，利用CVD的方法形成第一介质层105时，成膜速度较快，更易提前封口形成第二空腔115。
需要说明的是，图33示出了半导体结构的俯视示意图，也即在xoy平面的示意图；图30示出了在图33的AA’位置，在zoy平面的剖面图；图31示出了在图33的BB’位置，在zox平面的剖面图；图32示出了在图33的CC’位置，在zoy平面的剖面图。
从图33中可以看出，第二空腔115沿第二方向延伸，且从图32中可以看出，第二空腔115与第一空腔114连通。
可以理解的是，这里的第二空腔115形成于位线110之间，用于改善相邻的位线110之间的耦合效应。
可以理解的是，本发明实施例避开了从第一晶圆10-1第一面形成第一空腔114的风险，通过在形成的第一沟槽111中用第二介质层106封住一定深度的牺牲结构113，然后在形成电容116、键合第二晶圆10-2、位线110的导电材料填充磨平完成后，刻蚀第一晶圆10-1第二面的第四介质层108露出牺牲结构113，再将牺牲结构113去掉形成第一空腔114，再而沉积第一介质层105封住位线110时形成第二空腔115。此方法能够避免在第一晶圆10-1第一面上形成第一空腔114时的短路问题，同时改善了相邻栅极118和位线110的耦合效应。
本发明实施例中，位线110和电容116位于第一晶圆10-1的正反两面（其中一端是源极，另一端是漏极），第一晶圆10-1第一面上形成电容116和第二晶圆10-2之后，从第一晶圆10-1的第二面进行减薄处理。半导体结构中的沟道区垂直于第一晶圆10-1厚度方向。相邻垂直栅极之间形成有第一空腔114，同时相邻位线110之间也形成有第二空腔115来消除相邻位线110以及相邻栅极118之间的耦合效应。
本发明实施例通过在第一晶圆10-1的第一面填充牺牲材料层119，并从第一晶圆10-1的第二面去除牺牲材料层119，在沉积第一介质层105后在第一晶圆10-1的第二面同时形成第一空腔114和第二空腔115。
本发明实施例提供了一种半导体结构的制造方法，所述半导体结构的制造方法包括：提供第一晶圆10-1；所述第一晶圆10-1具有相对设置的第一面和第二面，所述第一面上设置有若干沿第一方向和第二方向呈阵列排布的晶体管单元10，所述晶体管单元10包括沿第三方向上呈对称分布的第一晶体管1001和第二晶体管1002，所述第一晶体管1001和第二晶体管1002均沿第三方向延伸；所述第一方向和第二方向均与所述第一面平行，所述第三方向垂直于所述第一面；在沿第二方向相邻的两排晶体管单元10之间形成牺牲结构113；所述牺牲结构113沿第一方向延伸；从所述第二面去除所述牺牲结构113形成第一空腔114。本发明实施例中，在第一晶圆10-1的第一面形成牺牲结构113后，通过在第一晶圆10-1的第二面去除牺牲结构113形成大小和位置可控的第一空腔114，改善了通过沉积工艺在第一晶圆10-1的第一面形成第一空腔114时，第一空腔114的结构大小和位置难以确定的问题，从而改善相邻的两个晶体管单元之间相邻的两个栅极的耦合效应。
基于上述半导体结构的制造方法，如图34a-图34d所示，本发明实施例还提供一种半导体结构，包括：
第一晶圆10-1；所述第一晶圆10-1具有相对设置的第一面和第二面，所述第一面上设置有若干沿第一方向和第二方向呈阵列排布的晶体管单元10，所述晶体管单元10包括沿第三方向上呈对称分布的第一晶体管1001和第二晶体管1002，所述第一晶体管1001和第二晶体管1002均沿第三方向延伸；所述第一方向和第二方向均与所述第一面平行，所述第三方向垂直于所述第一面；
第一空腔114；所述第一空腔114位于沿第二方向相邻的两排晶体管单元10之间且沿第一方向延伸。
需要说明的是，图34d示出了半导体结构的俯视示意图，也即在xoy平面的示意图；图34a示出了在图34d的AA’位置，在zoy平面的剖面图；图34b示出了在图34d的BB’位置，在zox平面的剖面图；图34c示出了在图34d的CC’位置，在zoy平面的剖面图。
在一些实施例中，所述第一晶体管1001和第二晶体管1002均包括沿所述第三方向延伸的半导体主体101、覆盖所述半导体主体101的一个侧面的栅极结构102以及分别设置在所述半导体主体101沿所述第三方向上两个端部处的源极和漏极；
所述半导体结构还包括：
多条位线110；所述多条位线110相互平行且沿第二方向延伸；每一所述位线110与沿第二方向排布的每一排晶体管单元10中每个晶体管的第一电极103连接，所述第一电极103为所述源极或漏极中靠近所述第二面的电极；
第二空腔115；所述第二空腔115位于所述位线110之间的第一介质层105中，所述第二空腔115沿第二方向延伸且与所述第一空腔114连通。
在一些实施例中，所述第一空腔114沿第二方向的正投影覆盖所述栅极118且不覆盖或部分覆盖第二电极104，所述第二电极104为所述源极或漏极中远离所述第二面的电极。
在一些实施例中，所述位线110在所述第一方向上的宽度小于所述第一电极103在所述第一方向上的宽度。
在一些实施例中，所述半导体结构还包括：
多个电容116；所述多个电容116位于所述第一面上，每一所述电容116与第二电极104连接，所述第二电极104为所述源极或漏极中远离所述第二面的电极。
在一些具体示例中，所述电容116可以呈现多种结构。在一些实施例中，所述存储电容包括杯形、圆筒形或者支柱形电容。
示例性地，所述电容116可以包括杯形电容CUP、圆筒形电容CYL、支柱形电容PIL。其中，杯形电容CUP、圆筒形电容CYL、支柱形电容PIL均包括底电极、顶电极以及位于底电极和顶电极之间的电介质层。
示例性地，底电极与所述半导体结构中晶体管的源极连接，所述杯形电容CUP的顶电极接地，所述杯形电容CUP用于存储写入的数据。
需要说明的是，在杯形电容CUP、圆筒形电容CYL、支柱形PIL中所述底电极的面积相等的情况下，圆筒形电容CYL的顶电极的面积最大，圆筒形电容CYL和支柱形PIL的顶电极的面积次之。基于此，实际应用中，可以采用圆筒形电容CYL作为存储器的存储单元，有利于提高存储器的集成度。
本发明实施例中，只是示例性地列举了一些常见的存储器，本发明的保护范围不限于此，任何包含本发明实施例提供的半导体结构的存储器均属于本发明的保护范围。
在一些实施例中，所述半导体结构还包括：第二介质层106；所述第二介质层106位于所述第一空腔114与所述电容116之间。
在一些具体示例中，所述半导体结构包括：动态随机存取存储器、铁电存储器、相变存储器、磁变存储器或者阻变存储器。
在本发明所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。
本发明所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (16)
1.一种半导体结构的制造方法，其特征在于，所述方法包括：
提供第一晶圆；所述第一晶圆具有相对设置的第一面和第二面，所述第一面上设置有若干沿第一方向和第二方向呈阵列排布的晶体管单元，所述晶体管单元包括沿第三方向呈对称分布的第一晶体管和第二晶体管，所述第一晶体管和第二晶体管均沿第三方向延伸；所述第一方向和第二方向均与所述第一面平行，所述第三方向垂直于所述第一面；
在沿第二方向相邻的两排晶体管单元之间形成牺牲结构；所述牺牲结构沿第一方向延伸；
从所述第二面去除所述牺牲结构形成第一空腔。
2.根据权利要求1所述的方法，其特征在于，所述第一晶体管和第二晶体管均包括沿所述第三方向延伸的半导体主体、覆盖所述半导体主体的一个侧面的栅极结构以及分别设置在所述半导体主体沿所述第三方向上两个端部处的源极和漏极；
所述方法还包括：
在形成第一空腔之前，在所述第二面上形成多条相互平行且沿第二方向延伸的位线；每一所述位线与沿第二方向排布的每一排晶体管单元中每个晶体管的第一电极连接，所述第一电极为所述源极或漏极中靠近所述第二面的电极；
在形成第一空腔之后，在所述多条位线之间形成第一介质层，使得所述第一介质层中形成第二空腔；所述第二空腔沿第二方向延伸且与所述第一空腔连通。
3.根据权利要求2所述的方法，其特征在于，所述在所述多条位线之间形成第一介质层，包括：
利用化学气相沉积的方法，在所述多条位线之间形成第一介质层。
4.根据权利要求2所述的方法，其特征在于，所述栅极结构包括：栅极以及栅极氧化层；
所述形成牺牲结构，包括：
在所述晶体管单元之间形成第一沟槽，在所述第一沟槽中填充牺牲材料；
从所述第一面沿所述第三方向去除部分所述牺牲材料，形成所述牺牲结构；所述牺牲结构沿第二方向的正投影覆盖所述栅极且不覆盖或部分覆盖第二电极，所述第二电极为所述源极或漏极中远离所述第二面的电极。
5.根据权利要求4所述的方法，其特征在于，所述方法还包括：
在形成所述牺牲结构之后，在所述第一沟槽中的牺牲结构上形成第二介质层。
6.根据权利要求4所述的方法，其特征在于，所述牺牲材料包括：碳。
7.根据权利要求4所述的方法，其特征在于，所述方法还包括：
在所述第一沟槽中填充牺牲材料之前，至少在所述第一沟槽的侧壁和底部形成第三介质层；
在形成所述牺牲结构之后，从所述第二面沿所述第三方向去除部分所述第一晶圆，使得显露出所述第三介质层以及所述第一电极。
8.根据权利要求7所述的方法，其特征在于，所述方法还包括：
在所述显露的第三介质层以及所述第一电极上形成第四介质层；
去除所述第一电极上的部分所述第四介质层，形成第二沟槽；所述第二沟槽沿第二方向延伸且在所述第一方向上的宽度小于所述第一电极在所述第一方向上的宽度；
所述在所述第二面上形成多条相互平行且沿第二方向延伸的位线，包括：
在所述第二沟槽中填充导电材料，从而在所述第二面上形成多条相互平行且沿第二方向延伸的位线。
9.根据权利要求8所述的方法，其特征在于，所述方法还包括：
在形成多条位线之后，去除剩余的所述第四介质层，使得显露出所述牺牲结构；
所述从所述第二面去除所述牺牲结构形成第一空腔，包括
从所述第二面，对显露出的所述牺牲结构进行湿法刻蚀处理，以去除所述牺牲结构形成第一空腔。
10.根据权利要求2所述的方法，其特征在于，所述方法还包括：
在沿第二方向相邻的两排晶体管单元之间形成牺牲结构之后，在所述第一面上形成多个电容，每一所述电容与第二电极连接，所述第二电极为所述源极或漏极中远离所述第二面的电极。
11.一种半导体结构，其特征在于，所述半导体结构采用如权利要求1所述的制造方法得到，所述半导体结构包括：
第一晶圆；所述第一晶圆具有相对设置的第一面和第二面，所述第一面上设置有若干沿第一方向和第二方向呈阵列排布的晶体管单元，所述晶体管单元包括沿第三方向呈对称分布的第一晶体管和第二晶体管，所述第一晶体管和第二晶体管均沿第三方向延伸；所述第一方向和第二方向均与所述第一面平行，所述第三方向垂直于所述第一面；
第一空腔；所述第一空腔位于沿第二方向相邻的两排晶体管单元之间且沿第一方向延伸。
12.根据权利要求11所述的半导体结构，其特征在于，所述第一晶体管和第二晶体管均包括沿所述第三方向延伸的半导体主体、覆盖所述半导体主体的一个侧面的栅极结构以及分别设置在所述半导体主体沿所述第三方向上两个端部处的源极和漏极；
所述半导体结构还包括：
多条位线；所述多条位线相互平行且沿第二方向延伸；每一所述位线与沿第二方向排布的每一排晶体管单元中每个晶体管的第一电极连接，所述第一电极为所述源极或漏极中靠近所述第二面的电极；
第二空腔；所述第二空腔位于所述位线之间的第一介质层中，所述第二空腔沿第二方向延伸且与所述第一空腔连通。
13.根据权利要求12所述的半导体结构，其特征在于，所述栅极结构包括：栅极以及栅极氧化层；所述第一空腔沿第二方向的正投影覆盖所述栅极且不覆盖或部分覆盖第二电极，所述第二电极为所述源极或漏极中远离所述第二面的电极。
14.根据权利要求12所述的半导体结构，其特征在于，所述位线在所述第一方向上的宽度小于所述第一电极在所述第一方向上的宽度。
15.根据权利要求12所述的半导体结构，其特征在于，所述半导体结构还包括：
多个电容；所述多个电容位于所述第一面上，每一所述电容与第二电极连接，所述第二电极为所述源极或漏极中远离所述第二面的电极。
16.根据权利要求15所述的半导体结构，其特征在于，所述半导体结构还包括：第二介质层；所述第二介质层位于所述第一空腔与所述电容之间。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210432943.6A CN114530420B (zh) | 2022-04-24 | 2022-04-24 | 半导体结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210432943.6A CN114530420B (zh) | 2022-04-24 | 2022-04-24 | 半导体结构及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN114530420A CN114530420A (zh) | 2022-05-24 |
| CN114530420B true CN114530420B (zh) | 2022-08-05 |
Family
ID=81627840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210432943.6A Active CN114530420B (zh) | 2022-04-24 | 2022-04-24 | 半导体结构及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114530420B (zh) |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI368315B (en) * | 2008-08-27 | 2012-07-11 | Nanya Technology Corp | Transistor structure, dynamic random access memory containing the transistor structure, and method of making the same |
| US10134739B1 (en) * | 2017-07-27 | 2018-11-20 | Globalfoundries Inc. | Memory array with buried bitlines below vertical field effect transistors of memory cells and a method of forming the memory array |
| US10636791B1 (en) * | 2018-10-16 | 2020-04-28 | International Business Machines Corporation | Vertical field-effect transistors for monolithic three-dimensional semiconductor integrated circuit devices |
| US11309312B2 (en) * | 2019-12-04 | 2022-04-19 | Nanya Technology Corporation | Semiconductor device |
| CN114121821A (zh) * | 2022-01-05 | 2022-03-01 | 芯盟科技有限公司 | 动态随机存取存储器的形成方法 |
| CN114373720A (zh) * | 2022-01-19 | 2022-04-19 | 芯盟科技有限公司 | 动态随机存取存储器的形成方法 |
| CN114220765B (zh) * | 2022-02-22 | 2022-06-21 | 芯盟科技有限公司 | 存储器及其制造方法 |
-
2022
- 2022-04-24 CN CN202210432943.6A patent/CN114530420B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN114530420A (zh) | 2022-05-24 |
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Legal Events
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| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
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