CN114649336A - 半导体结构及其制造方法 - Google Patents

Abstract

本发明提供一种半导体结构及其制造方法，半导体结构包括：半导体层中并列设置且被第一介质层间隔的第一晶体管和第二晶体管；第一晶体管、第二晶体管均包括：沟道区；源极；漏极；栅极；第一掺杂区，位于第一晶体管中和/或第二晶体管中从与第一介质层接触的侧面向栅极方向延伸预设尺寸的区域，且第一掺杂区的掺杂类型与源极和漏极的掺杂类型均不同。本发明实施例中，当第一晶体管和第二晶体管中的其中一个晶体管被导通时，被导通的晶体管的沟道区变成高压，通过设置第一掺杂区，可以使得电子不易通过被导通的晶体管的沟道区向第一介质层移动并进入另一晶体管的沟道区影响另一晶体管，使得能够改善第一晶体管和第二晶体管之间的耦合效应。

Description

半导体结构及其制造方法

技术领域

本发明涉及半导体技术领域，涉及但不限于一种半导体结构及其制造方法。

背景技术

半导体结构中的晶体管在电子设备中被广泛地用作开关器件或驱动装置。例如，晶体管可以用于动态随机存储器(DRAM，Dynamic Random Access Memory)中，用于控制每一存储单元中的电容。动态随机存取存储器的基本存储单元结构由一个晶体管和一个存储电容组成，其主要的作用原理是利用电容内存储电荷的多寡来代表一个二进制比特(bit)是l还是0。

然而，相关技术中的晶体管还存在诸多问题亟待改善。

发明内容

有鉴于此，本发明实施例提供一种半导体结构及其制造方法。

第一方面，本发明实施例提供一种半导体结构，包括：

半导体层中并列设置且被第一介质层间隔的第一晶体管和第二晶体管；所述第一晶体管、第二晶体管均包括：

沟道区；

源极；

漏极；其中，所述源极和所述漏极分别位于所述沟道区沿所述半导体层厚度方向相对的两端；

栅极，位于所述沟道区的一侧；其中，所述第一晶体管的栅极位于所述第一晶体管的两侧中远离所述第一介质层的一侧，所述第二晶体管的栅极位于所述第二晶体管的两侧中远离所述第一介质层的一侧；以及，

第一掺杂区，位于所述第一晶体管中和/或所述第二晶体管中从与所述第一介质层接触的侧面向栅极方向延伸预设尺寸的区域，且所述第一掺杂区的掺杂类型与所述源极和漏极的掺杂类型均不同。

上述方案中，所述源极与所述漏极的掺杂浓度均大于所述第一掺杂区的掺杂浓度。

上述方案中，所述半导体结构还包括第二掺杂区，所述第二掺杂区的一部分位于所述源极和所述沟道区之间，另一部分位于所述漏极和所述沟道区之间；其中，所述第二掺杂区的掺杂浓度小于所述第一掺杂区的掺杂浓度。

上述方案中，所述第一晶体管/第二晶体管的径宽与所述预设尺寸的比值范围为：2-7。

上述方案中，所述源极和所述漏极的掺杂类型为N型，所述第一掺杂区的掺杂类型为P型。

上述方案中，所述第一掺杂区位于所述第一晶体管和所述第二晶体管中从与所述第一介质层接触的侧面向栅极方向延伸预设尺寸的区域，以及第一晶体管与第二晶体管之间的半导体层中与第一介质层接触的一侧向远离第一介质层方向延伸所述预设尺寸的区域。

第二方面，本发明实施例提供另一种半导体结构，所述半导体结构包括：存储器单元阵列；所述存储器单元阵列中的每一个存储器单元包括在第一方向上延伸的垂直晶体管和耦合到所述垂直晶体管的存储单元；其中，所述垂直晶体管包括在半导体层中并列设置被第一介质层间隔的且在第一方向上延伸的第一半导体主体以及第二半导体主体、位于所述第一半导体主体中的两侧中远离所述第一介质层一侧的栅极、位于所述第二半导体主体中的两侧中远离所述第一介质层一侧的栅极；

多条位线；所述多条位线耦合到所述存储器单元并且在垂直于所述第一方向的第二方向上延伸，所述位线中的相应一条位线和相应存储单元在所述第一方向上耦合到所述存储器单元中的每一个存储器单元的相对端部；

其中，所述第一半导体主体和第二半导体主体均包括：

沟道区；

源极；

漏极；其中，所述源极和所述漏极分别位于所述沟道区沿所述半导体层厚度方向相对的两端；

第一掺杂区，位于所述第一半导体主体中和/或所述第二半导体主体中从与所述第一介质层接触的侧面向栅极方向延伸预设尺寸的区域，且所述第一掺杂区的掺杂类型与所述源极和漏极的掺杂类型均不同。

上述方案中，所述源极与所述漏极的掺杂浓度均大于所述第一掺杂区的掺杂浓度。

上述方案中，所述垂直晶体管的所述源极和所述漏极中的一个耦合到相应存储器单元中的所述存储单元。

上述方案中，所述垂直晶体管的所述源极和所述漏极中的另一个耦合到相应位线。

第三方面，本发明实施例提供一种半导体结构的制造方法，所述方法包括：

提供一半导体层，所述半导体层中形成有至少一个有源柱以及位于所述有源柱两侧的栅极；

从所述半导体层的第一表面且沿与半导体层垂直的方向，对所述有源柱进行刻蚀，形成第一凹槽；所述第一凹槽将所述有源柱划分为第一子有源柱和第二子有源柱；

在第一子有源柱中和/或第二子有源柱中从与所述第一凹槽接触的侧面向栅极方向延伸预设尺寸的区域形成第一掺杂区；

在所述第一凹槽内填充第一介质层；

在所述第一子有源柱和第二子有源柱沿半导体层厚度方向相对的两端分别形成第一晶体管和第二晶体管的源极和漏极；所述源极与所述漏极之间的第一子有源柱和第二子有源柱分别构成所述第一晶体管和第二晶体管的沟道区；

其中，所述第一掺杂区的掺杂类型与所述源极和漏极的掺杂类型均不同。

上述方案中，所述源极以及所述漏极的掺杂浓度均大于所述第一掺杂区的掺杂浓度。

上述方案中，所述方法还包括：

在所述源极和所述沟道区之间形成第二掺杂区的一部分；以及在所述漏极和所述沟道区之间形成第二掺杂区的另一部分；其中，所述第二掺杂区的掺杂浓度小于第一掺杂区的掺杂浓度。

上述方案中，所述第一晶体管/第二晶体管的径宽与所述预设尺寸的比值范围为：2-7。

上述方案中，所述形成第一掺杂区，包括：

利用扩散工艺或离子注入工艺，形成第一掺杂区。

上述方案中，所述在所述第一子有源柱和第二子有源柱沿半导体层厚度方向相对的两端分别形成第一晶体管和第二晶体管的源极和漏极，包括：

从所述半导体层的第一表面进行离子注入，形成所述第一晶体管和第二晶体管的源极；

从所述半导体层的第二表面且沿与半导体层垂直的方向，对所述半导体层进行减薄处理，以暴露出所述第一子有源柱和第二子有源柱远离所述半导体层第一表面的一端；其中，所述第二表面为与所述第一表面的相反面；

在所述第一子有源柱和第二子有源柱的远离所述半导体层第一表面的一端进行离子注入，形成所述第一晶体管和第二晶体管的漏极。

第四方面，本发明实施例提供另一种半导体结构的制造方法，所述方法包括：

形成多个存储器单元阵列；所述存储器单元阵列中的每一个存储器单元包括在第一方向上延伸的垂直晶体管和耦合到所述垂直晶体管的存储单元；

形成多条位线；所述多条位线耦合到所述存储器单元并且在垂直于所述第一方向的第二方向上延伸，所述位线中的相应一条位线和相应存储单元在所述第一方向上耦合到所述存储器单元中的每一个存储器单元的相对端部；

其中，所述垂直晶体管的制造方法包括：提供一半导体层，所述半导体层中形成有至少一个有源柱以及位于所述有源柱两侧的栅极；

从所述半导体层的第一表面且沿与半导体层垂直的方向，对所述有源柱进行刻蚀，形成第一凹槽；所述第一凹槽将所述有源柱划分为第一子有源柱和第二子有源柱；

在第一子有源柱中和/或第二子有源柱中从与所述第一凹槽接触的侧面向栅极方向延伸预设尺寸的区域形成第一掺杂区；

在所述第一凹槽内填充第一介质层；

在所述第一子有源柱和第二子有源柱沿半导体层厚度方向相对的两端分别形成第一晶体管和第二晶体管的源极和漏极；所述源极与所述漏极之间的第一子有源柱和第二子有源柱分别构成所述第一晶体管和第二晶体管的沟道区。

本发明实施例提供了一种半导体结构及其制造方法，所述半导体结构包括：半导体层中并列设置且被第一介质层间隔的第一晶体管和第二晶体管；所述第一晶体管、第二晶体管均包括：沟道区；源极；漏极；其中，所述源极和所述漏极分别位于所述沟道区沿所述半导体层厚度方向相对的两端；栅极，位于所述沟道区的一侧；其中，所述第一晶体管的栅极位于所述第一晶体管的两侧中远离所述第一介质层的一侧，所述第二晶体管的栅极位于所述第二晶体管的两侧中远离所述第一介质层的一侧；以及，第一掺杂区，位于所述第一晶体管中和/或所述第二晶体管中从与所述第一介质层接触的侧面向栅极方向延伸预设尺寸的区域，且第一掺杂区的掺杂类型与所述源极和漏极的掺杂类型均不同。本发明实施例中，通过在所述第一晶体管中和/或所述第二晶体管中从与所述第一介质层接触的侧面向栅极方向延伸预设尺寸的区域设置与源极和漏极掺杂类型不同的第一掺杂区，当第一晶体管和第二晶体管中的其中一个晶体管被导通时，被导通的晶体管的沟道区变成高压，通过设置第一掺杂区，形成阻挡层，可以使得电子不易通过被导通的晶体管的沟道区向第一介质层移动并进入另一晶体管的沟道区影响另一晶体管，从而使得能够改善半导体结构中第一晶体管和第二晶体管之间的耦合效应。

附图说明

在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。

图1为本发明实施例中提供的一种晶体管的电路连接示意图；

图2为本发明实施例中提供的一种半导体结构示意图；

图3a为本发明实施例中提供的又一种半导体结构示意图一；

图3b为本发明实施例中提供的又一种半导体结构示意图二；

图3c为本发明实施例中提供的又一种半导体结构示意图三；

图3d为本发明实施例中提供的又一种半导体结构示意图四；

图3e为本发明实施例中提供的又一种半导体结构示意图五；

图4为本发明实施例提供的一种存储器的立体结构示意图；

图5为本发明实施例中提供的一种半导体结构的制造方法的实现流程示意图；

图6a至图6f为本发明实施例中提供的一种半导体结构的制作方法的工艺过程示意图；

图7为本发明实施例中提供的一种存储器的制作方法的实现流程示意图。

具体实施方式

为使本发明实施例的技术方案和优点更加清楚，下面将结合附图和实施例对本发明的技术方案进一步详细阐述。虽然附图中显示了本发明的示例性实施方法，然而应当理解，可以以各种形式实现本发明而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本发明，并且能够将本发明的范围完整的传达给本领域的技术人员。

在下列段落中参照附图以举例方式更具体的描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

可以理解的是，本发明中的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括在某物“上”且其间有居间特征或层的含义。

此外，为了便于描述，可以在本文中使用诸如“在……上”、“在……之上”、“在……上方”、“上”“上部”等的空间相对术语来描述如图所示的一个元件或特征与另一个元件或特征的关系。除了在附图中所描绘的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。装置可以以其它方式定向(旋转90度或处于其它取向)并且同样可以相应地解释本文使用的空间相对描述词。

在本发明实施例中，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。被添加在衬底顶部的材料可以被图案化或者可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、硅锗、锗、砷化嫁、磷化锢等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。

在本发明实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。层可以包括多个子层。例如，互连层可包括一个或多个导体和接触子层(其中形成互连线和/或过孔触点)、以及一个或多个电介质子层。

在本发明实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。

本发明实施例涉及的半导体结构是将被用于后续制程以形成最终的器件结构的至少一部分。这里，所述最终的器件可以包括存储器，所述存储器包括但不限于动态随机存取存储器，以下仅以动态随机存取存储器为例进行说明。

随着动态随机存取存储器技术的发展，存储单元的尺寸越来越小，其阵列架构由8F²到6F²再到4F²；另外，基于动态随机存取存储器中对离子和漏电流的需求，存储器的架构从平面阵列晶体管(Planar array transistor)到凹栅阵列晶体管(Recess gate arraytransistor)，又从凹栅阵列晶体管到掩埋式阵列晶体管(Buried saddle Fin arraytransistor)，再从掩埋式阵列晶体管到垂直栅极晶体管(Vertical gate transistor)。

实际应用中，不论是平面晶体管、凹栅阵列晶体管、掩埋式晶体管还是垂直栅极晶体管，动态随机存取存储器均由多个存储单元结构构成，每一个存储单元结构主要是由一个晶体管与一个由晶体管所操控的存储单元(存储电容)构成，即动态随机存取存储器包括1个晶体管(T，Transistor)和1个电容(C，Capacitance)(1T1C)的架构；其主要的作用原理是利用电容内存储电荷的多寡来代表一个二进制比特(bit)是l还是0。

图1为本发明实施例中提供的一种采用1T1C的架构的电路连接示意图，如图1所示，晶体管T的漏极与位线(BL，Bite Line)电连接，晶体管T的源极与电容C的其中一个电极板电连接，电容C的另外一个电极板通过接地端(GND，Ground)接地，晶体管T的栅极与字线(WL，Word Line)连接；通过字线WL施加电压控制晶体管T导通或截止，位线BL用于在晶体管T导通时，对所述晶体管T执行读取或写入操作。

图2为本发明实施例中提供的一种半导体结构的结构示意图；本发明实施例提供了一种半导体结构，如图2所示，所述半导体结构包括：

半导体层中并列设置且被第一介质层201间隔的第一晶体管21和第二晶体管22；所述第一晶体管21、第二晶体管22均包括：

沟道区202；

源极203；

漏极204；其中，所述源极203和所述漏极204分别位于所述沟道区202沿所述半导体层厚度方向相对的两端；

栅极205，位于所述沟道区202的一侧；其中，所述第一晶体管21的栅极205位于所述第一晶体管21的两侧中远离所述第一介质层201的一侧，所述第二晶体管22的栅极205位于所述第二晶体管22的两侧中远离所述第一介质层201的一侧。

研究发现，在采用如上所述的单侧栅极垂直晶体管结构时，由于一个半导体结构中的第一晶体管21和第二晶体管22易发生耦合效应，示例性的，当第一晶体管21被导通时，沟道区变成高压，电子会通过第一晶体管21的沟道区202进入到第一介质层201，进而进入到第二晶体管22的沟道区202中，也就是说，当第一晶体管21被导通的情况下，存在对第二晶体管22的干扰问题。

基于上述问题中的一个或多个，本发明实施例提供了一种半导体结构及其制作方法、存储器及其制作方法。

图3a为本发明实施例提供的一种半导体结构的结构示意图，如图3a所示，所述半导体结构包括：

半导体层中并列设置且被第一介质层201间隔的第一晶体管21和第二晶体管22；所述第一晶体管21、第二晶体管22均包括：

沟道区202；

源极203；

漏极204；其中，所述源极203和所述漏极204分别位于所述沟道区202沿所述半导体层厚度方向相对的两端；

栅极205，位于所述沟道区202的一侧；其中，所述第一晶体管21的栅极205位于所述第一晶体管21的两侧中远离所述第一介质层201的一侧，所述第二晶体管22的栅极205位于所述第二晶体管22的两侧中远离所述第一介质层201的一侧；以及，

第一掺杂区206，位于所述第一晶体管21中和/或所述第二晶体管22中从与所述第一介质层201接触的侧面向栅极205方向延伸预设尺寸的区域，且第一掺杂区206的掺杂类型与所述源极203和漏极204的掺杂类型均不同。

在一些具体示例中，所述半导体层可以包括衬底。这里，所述衬底可以包括单质半导体材料衬底(例如为硅(Si)衬底、锗(Ge)衬底等)、复合半导体材料衬底(例如为锗硅(SiGe)衬底等)、绝缘体上硅(SOI)衬底、绝缘体上锗(GeOI)衬底等。优选地，所述衬底为硅衬底。

这里，所述第一介质层201的材料包括但不限于氧化硅。

这里，第一晶体管21和第二晶体管22在半导体层中并列设置，示例性的，第一晶体管21和第二晶体管22并列设置的方向可以是如图3a-图3c中所示的X轴方向。

实际应用中，本发明实施例提供的第一晶体管21和第二晶体管22具有竖直沟道或称垂直沟道(即沟道区202)。源极203位于所述沟道区202的第一端，漏极204位于所述沟道区202的第二端，其中，第一端和第二端分别为沟道区202在半导体层厚度方向相对的两端。也就是说，第一晶体管21和第二晶体管22的源极203和漏极204分别位于竖直沟道相对设置的两端。源极203和漏极204的位置可互换，即所述第一端和所述第二端分别为所述沟道区202在半导体层厚度方向上相对的可以互换位置的两端。

示例性的，半导体层厚度方向可以是如图3a-图3c中所示的Z轴方向，所述沟道区202、源极203、漏极204的并列排布方向可平行于Z轴方向。

这里，栅极205的材料包括但不限于多晶硅、导电金属或者导电合金。导电金属可包括钨或者铜等。

图3b为本发明实施例提供的又一种半导体结构的结构示意图，图3c为本发明实施例提供的再一种半导体结构的结构示意图。

这里，所述第一掺杂区206位于所述第一晶体管21中和/或所述第二晶体管22中从与所述第一介质层201接触的侧面向栅极205方向延伸预设尺寸的区域，可以参考图3a-图3c理解，本发明实施例提供的半导体结构的第一掺杂区206的位置可包括三种情况：一，如图3a所示，位于第一晶体管21中和所述第二晶体管22中从与所述第一介质层201接触的侧面向栅极205方向延伸预设尺寸的区域；二，如图3b所示，位于第一晶体管21中从与所述第一介质层201接触的侧面向栅极205方向延伸预设尺寸的区域；三，如图3c所示，位于第二晶体管22中从与所述第一介质层201接触的侧面向栅极205方向延伸预设尺寸的区域。

可以理解的是，当第一掺杂区206的位置为上述第一种情况时，当第二晶体管22的栅极205被打开，第二晶体管22的沟道区202处于高压状态，由于第一晶体管21以及第二晶体管22中掺杂层206的阻挡，使得电子不易通过第二晶体管22的沟道区202向第一介质层201移动影响第一晶体管21，从而使得能够改善半导体结构中第一晶体管21和第二晶体管22之间的耦合效应；当第一掺杂区206的位置为上述第二种情况时，当第二晶体管22的栅极205被打开，第二晶体管22的沟道区202处于高压状态，由于第一晶体管21中掺杂层206的阻挡，使得电子即使能通过第二晶体管22的沟道区202向第一介质层201移动，也不易进入第一晶体管21的沟道区202中影响第一晶体管21，从而使得能够改善半导体结构中第一晶体管21和第二晶体管22之间的耦合效应；当第一掺杂区206的位置为上述第三种情况时，当第二晶体管22的栅极205被打开，第二晶体管22的沟道区202处于高压状态，由于第二晶体管22中掺杂层206的阻挡，使得电子不易通过第二晶体管22的沟道区202向第一介质层201移动影响第一晶体管21，从而使得能够改善半导体结构中第一晶体管21和第二晶体管22之间的耦合效应。

实际应用中，预设尺寸W主要与第一晶体管21、第二晶体管22的径宽有关。当第一晶体管21和第二晶体管22的径宽越大，预设尺寸W也可以设置的越大。

在一些实施例中，所述第一晶体管21/第二晶体管22的径宽与所述预设尺寸W的比值范围为：2-7。

示例性的，当第一晶体管21、第二晶体管22的径宽为10nm-20nm时，所述预设尺寸可以为1nm-10nm。

需要说明的是，上述第一晶体管21/第二晶体管22的径宽与所述预设尺寸的比值范围仅为示例性的说明，并不用于限制本发明实施例中第一晶体管21/第二晶体管22的径宽与所述预设尺寸的比值范围。

实际应用中，所述第一掺杂区206的浓度可以实际需求进行调整。

在一些实施例中，所述源极203与所述漏极204的掺杂浓度均大于所述第一掺杂区206的掺杂浓度。

实际应用中，通常源极203与漏极204的掺杂浓度相近，即为N1；第一掺杂区206的掺杂浓度为N2，这里源极203与漏极204的掺杂浓度N1大于第一掺杂区206的掺杂浓度N2，即N1＞N2。示例性地，所述源极203与漏极204的掺杂浓度范围可以为：1e20atom/cm³至1e21atom/cm³；所述第一掺杂区206的掺杂浓度范围可以为：1e18atom/cm³至1e19atom/cm³。这里，所述atom/cm³表示每立方厘米中含有的原子个数。

在一些具体示例中，形成源极203、漏极204、第一掺杂区206后，在源极203、漏极204、第一掺杂区206相互交叠的区域，源极203、漏极204、第一掺杂区206的掺杂浓度的大小关系可能会与上述所述的源极203与所述漏极204的掺杂浓度均大于所述第一掺杂区206的掺杂浓度的关系存在不同，但其对第一掺杂区206在晶体管中所起的作用的影响可以忽略不计。

需要说明的是，上述源极203、漏极204以及第一掺杂区206的掺杂浓度的范围仅为示例性的说明，并不用于限制本发明实施例中源极203、漏极204以及第一掺杂区206的掺杂浓度。

实际应用中，如图3a-图3c所示，栅极205与沟道区202之间还设置有栅氧化层(Gate oxide layer)208，用于电隔离沟道区202和栅极205。这里，栅氧化层208的材料可以包括但不限于氧化硅。

具体地，栅氧化层208可以用于感应出不同的电场并施加在沟道区202表面，以使半导体层的少数载流子被吸附到沟道区202表面积累并反型，使得栅氧化层208变得和源极203、漏极204一样，从而实现源极203与漏极204之间的导通。

可以理解的是，在对栅极205施加栅极电压，即产生强电场之后，电子沿着电场方向不断漂移，不断加速，即可获得很大的动能，在该电子从源极203到漏极204时，对栅氧化层208碰撞，并注入到栅氧化层208中，进而产生热载流子效应；该热载流子效应对晶体管的可靠性影响较大。

基于此，本发明实施例提出以下技术方案来改善热载流子效应。

在一些实施例中，所述半导体结构还包括第二掺杂区207，所述第二掺杂区207的一部分位于所述源极203和所述沟道区202之间，另一部分位于所述漏极204和所述沟道区202之间；其中，所述第二掺杂区207的掺杂浓度小于所述第一掺杂区206的掺杂浓度。

这里，第二掺杂区207的掺杂浓度为N3，即第一掺杂区206的掺杂浓度N2大于第二掺杂区207的掺杂浓度N3；基于此，N2＞N3。示例性地，所述第二掺杂区207的掺杂浓度范围可以为：1e17atom/cm³至1e18atom/cm³。

需要说明的是，上述第二掺杂区207的掺杂浓度的范围仅为示例性的说明，并不用于限制本发明实施例中第二掺杂区207的掺杂浓度。

这里，第二掺杂区207的设置是器件为了减弱漏极电场，以改进热载流子效应所采取的一种结构，即是在沟道区202中靠近漏极204的附近设置一个低掺杂的区域，让该第二掺杂区207也承受部分电压，从而使得可以降低热载流子效应。

实际应用中，可以仅在沟道区202与漏极204之间设置第二掺杂区207，以降低热载流子效应；也可以同时在沟道区202与漏极204之间设置第二掺杂区207、以及在沟道区202与源极203之间设置第二掺杂区207，以降低热载流子效应。

这里，所述第一掺杂区206的掺杂类型与所述源极203和漏极204的掺杂类型均不同，以下示例性的说明源极203、漏极204、第一掺杂区206的具体掺杂类型。

在一些实施例中，所述源极203和所述漏极204的掺杂类型为N型，所述第一掺杂区206的掺杂类型为P型。

实际应用中，第一晶体管21、第二晶体管22可以为N型晶体管；也可以为P型晶体管。

在N型晶体管中，源极203、漏极204、第二掺杂区207的掺杂类型均为N型掺杂；而第一掺杂区206的掺杂类型为P型掺杂。

在P型晶体管中，源极203、漏极204、第二掺杂区207的掺杂类型均为P型掺杂；而第一掺杂区206的掺杂类型为N型掺杂。

图3d为本发明实施例提供的另一种半导体结构的结构示意图。

如图3d所示，在一些实施例中，所述第一掺杂区206位于所述第一晶体管21和所述第二晶体管22中从与所述第一介质层201接触的侧面向栅极205方向延伸预设尺寸W的区域，以及第一晶体管21与第二晶体管22之间的半导体层中与第一介质层201接触的一侧向远离第一介质层201方向延伸预设尺寸W的区域。

图3e为本发明实施例中提供的又一种半导体结构示意图。如图3e所示，所述半导体结构还包括与所述源极203连接的位线213、与所述漏极204连接的存储电容212，所述存储电容212的第一电极通过存储电容接触211与所述漏极204连接，所述存储电容212的第二电极接公共端(图中未示出)，所述存储电容212用于存储写入所述半导体器件的数据。本发明实施例中，通过在所述第一晶体管21中和/或所述第二晶体管22中从与所述第一介质层201接触的侧面向栅极205方向延伸预设尺寸的区域形成第一掺杂区206，这样在第一晶体管21中和/或所述第二晶体管22中远离栅极205的一侧形成了较薄的阱区，可以抑制电子通过沟道区202向第一介质层201移动，从而减弱对半导体结构中相邻晶体管的影响。

本发明实施例提供了一种半导体结构，包括：半导体层中并列设置且被第一介质层201间隔的第一晶体管21和第二晶体管22；所述第一晶体管21、第二晶体管22均包括：沟道区202；源极203；漏极204；其中，所述源极203和所述漏极204分别位于所述沟道区202沿所述半导体层厚度方向相对的两端；栅极205，位于所述沟道区202的一侧；其中，所述第一晶体管21的栅极205位于所述第一晶体管21的两侧中远离所述第一介质层201的一侧，所述第二晶体管22的栅极205位于所述第二晶体管22的两侧中远离所述第一介质层201的一侧；以及，第一掺杂区206，位于所述第一晶体管21中和/或所述第二晶体管22中从与所述第一介质层201接触的侧面向栅极205方向延伸预设尺寸的区域，且第一掺杂区206的掺杂类型与所述源极203和漏极204的掺杂类型均不同。本发明实施例中，通过在所述第一晶体管21中和/或所述第二晶体管22中从与所述第一介质层201接触的侧面向栅极205方向延伸预设尺寸的区域设置与源极203和漏极204掺杂类型不同的第一掺杂区206，当第一晶体管21和第二晶体管22中的其中一个晶体管被导通时，被导通的晶体管的沟道区202变成高压，通过设置第一掺杂区206，形成阻挡层，可以使得电子不易通过被导通的晶体管的沟道区202向第一介质层201移动并进入另一晶体管的沟道区202影响另一晶体管，从而使得能够改善半导体结构中第一晶体管21和第二晶体管22之间的耦合效应。

本发明实施例还提供了另一种半导体结构，图4为本发明实施例提供的一种半导体结构的立体结构示意图；如图4所示，所述半导体结构包括：

存储器单元阵列；所述存储器单元阵列中的每一个存储器单元包括在第一方向上延伸的垂直晶体管和耦合到所述垂直晶体管的存储单元；其中，所述垂直晶体管包括在半导体层中并列设置被第一介质层间隔的且在第一方向上延伸的第一半导体主体以及第二半导体主体、位于所述第一半导体主体中的两侧中远离所述第一介质层一侧的栅极、位于所述第二半导体主体中的两侧中远离所述第一介质层一侧的栅极；

多条位线；所述多条位线耦合到所述存储器单元并且在垂直于所述第一方向的第二方向上延伸，所述位线中的相应一条位线和相应存储单元在所述第一方向上耦合到所述存储器单元中的每一个存储器单元的相对端部；

其中，所述第一半导体主体和第二半导体主体均包括：

沟道区；

源极；

漏极；其中，所述源极和所述漏极分别位于所述沟道区沿所述半导体层厚度方向相对的两端；

第一掺杂区，位于所述第一半导体主体中和/或所述第二半导体主体中从与所述第一介质层接触的侧面向栅极方向延伸预设尺寸的区域，且所述第一掺杂区的掺杂类型与所述源极和漏极的掺杂类型均不同。

这里，参考图4，第一方向为Z轴方向；第二方向为X轴方向。

在一些实施例中，所述源极与所述漏极的掺杂浓度均大于所述第一掺杂区的掺杂浓度。

在一些实施例中，所述垂直晶体管的所述源极和所述漏极中的一个耦合到相应存储器单元中的所述存储单元。

在一些实施例中，所述垂直晶体管的所述源极和所述漏极中的另一个耦合到相应位线。

在一些实施例中，所述半导体结构包括：动态随机存取存储器、铁电存储器、相变存储器、磁变存储器或者阻变存储器。

在一些实施例中，所述半导体结构包括动态随机存取存储器，所述存储单元包括存储电容；

所述存储电容的一端与所述半导体结构中所述第一半导体主体和所述第二半导体主体的源极203连接；

所述位线BL与所述第一半导体主体和所述第二半导体主体的漏极204连接。

实际应用中，所述存储电容可以呈现多种结构。在一些实施例中，所述存储电容包括杯形、圆筒形或者支柱形电容。

示例性地，所述存储电容可以包括杯形电容CUP、圆筒形电容CYL、支柱形电容PIL。其中，杯形电容CUP、圆筒形电容CYL、支柱形电容PIL均包括底电极、顶电极以及位于底电极和顶电极之间的电介质层。

需要说明的是，底电极与所述半导体结构中一晶体管的源极203连接，所述杯形电容CUP的顶电极接地，所述杯形电容CUP用于存储写入的数据。

需要说明的是，在杯形电容CUP、圆筒形电容CYL、支柱形PIL中所述底电极的面积相等的情况下，圆筒形电容CYL的顶电极的面积最大，圆筒形电容CYL和支柱形PIL的顶电极的面积次之。基于此，实际应用中，可以采用圆筒形电容CYL作为存储器的存储单元，有利于提高存储器的集成度。

本发明实施例中，只是示例性地列举了一些常见的存储器，本发明的保护范围不限于此，任何包含本发明实施例提供的半导体结构的存储器均属于本发明的保护范围。

实际应用中，所述存储器还包括：电阻；

所述电阻连接于所述位线BL和晶体管的源极203之间，或者，所述电阻连接于所述位线BL和晶体管的漏极204之间，所述电阻用于通过所述位线BL提供的位线BL电压调节存储单元中所存储的数据的状态。

图5为本发明实施例提供的一种半导体结构制造方法的流程示意图。如图5所示，本发明实施例提供的半导体结构的制造方法包括以下步骤：

步骤501：提供一半导体层，所述半导体层中形成有至少一个有源柱以及位于所述有源柱两侧的栅极；

步骤502：从所述半导体层的第一表面且沿与半导体层垂直的方向，对所述有源柱进行刻蚀，形成第一凹槽；所述第一凹槽将所述有源柱划分为第一子有源柱和第二子有源柱；

步骤503：在第一子有源柱中和/或第二子有源柱中从与所述第一凹槽接触的侧面向栅极方向延伸预设尺寸的区域形成第一掺杂区；

步骤504：在所述第一凹槽内填充第一介质层；

步骤505：在所述第一子有源柱和第二子有源柱沿半导体层厚度方向相对的两端分别形成第一晶体管和第二晶体管的源极和漏极；所述源极与所述漏极之间的第一子有源柱和第二子有源柱分别构成所述第一晶体管和第二晶体管的沟道区；

其中，所述第一掺杂区的掺杂类型与所述源极和漏极的掺杂类型均不同。

图6a至图6f为本发明实施例中提供的一种半导体结构的制作方法的工艺过程示意图。应当理解，图5中所示的步骤并非排他的，也可以在所示操作中的任何步骤之前、之后或之间执行其他步骤；图5中所示的各步骤可以根据实际需求进行顺序调整。下面结合图5、图6a至图6f，对本发明实施例提供的半导体结构的制造方法进行详细地说明。

首先，如图6a所示，在步骤501中，主要是提供半导体层。

其中，所述半导体层中形成有至少一个有源柱209以及位于所述有源柱209两侧的栅极205。

这里，有源柱209的延伸方向为半导体层的厚度方向。

在一些具体示例中，所述半导体层包括衬底。所述衬底的材料可以包括硅(Si)、锗(Ge)、锗化硅(SiGe)衬底等；在一些具体实施例中，所述衬底还可以为绝缘体上硅(SOI，Silicon-on-insulator)或者绝缘体上锗(GOI，Germanium-on-Insulator)；实际应用中，所述衬底可以通过物理气相沉积(PVD，Physical Vapor Deposition)工艺、化学气相沉积(CVD，Chemical Vapor Deposition)工艺、原子层沉积(ALD，Atomic Layer Deposition)等工艺形成。

实际应用中，可以采用干法刻蚀工艺对半导体层进行刻蚀，例如，等离子体刻蚀工艺或者反应离子刻蚀工艺，从而在半导体层上形成有源柱209。

实际应用中，如图6a所示，在有源柱209的两侧分别形成栅氧化层208；其中，所述栅氧化层208可以用于抑制短沟道效应。另外，将栅氧化层208的厚度设置成不同薄厚程度的氧化层，可以解决半导体结构在不同电压需求下的匹配问题。这里，栅氧化层208的厚度可以根据晶体管的实际需求进行设定。

接下来，在栅氧化层208远离有源柱209的一侧形成栅极205。

这里，栅极205的材料包括但不限于多晶硅、导电金属或者导电合金。导电金属可包括金属钨或者金属铜等。

实际应用中，形成栅极205的方式包括但不限于PVD，CVD，ALD等。

在步骤502中，如图6b所示，主要是形成第一子有源柱209-1和第二子有源柱209-2。

这里，对所述有源柱209进行刻蚀形成第一凹槽210的方法包括但不限于干法等离子体刻蚀。

在步骤503中，如图6c所示，主要是形成第一掺杂区206。

在一些实施例中，所述形成第一掺杂区206，包括：

利用扩散工艺或离子注入工艺，形成第一掺杂区206。

需要说明的是，形成第一掺杂区206的方法包括但不限于扩散工艺或离子注入工艺。

在一些实施例中，所述源极203以及所述漏极204的掺杂浓度均大于所述第一掺杂区206的掺杂浓度。

在一些实施例中，所述第一晶体管/第二晶体管的径宽与所述预设尺寸的比值范围为：2-7。

实际应用中，源极203、漏极204、第一掺杂区206的掺杂类型可以根据具体情况进行选择，当第一晶体管、第二晶体管为N型晶体管时，源极203、漏极204的掺杂类型均为N型掺杂；而第一掺杂区206的掺杂类型为P型掺杂。当第一晶体管、第二晶体管为P型晶体管时，源极203、漏极204的掺杂类型均为P型掺杂，而第一掺杂区206的掺杂类型为N型掺杂。

示例性的，当第一掺杂区206的掺杂类型为P型掺杂时，P型杂质源可以是硼、二氟化硼、铟，且P型杂质源不限于此。这里，当利用扩散工艺形成第一掺杂区206时，可以用快速热退火、激光退火等控制第一掺杂区的预设尺寸。

在步骤504中，如图6d所示，主要是在所述第一凹槽210内填充第一介质层201。

这里，填充第一介质层201的方法包括但不限于PVD，CVD，ALD等工艺。

在步骤505中，如图6e所示，主要是形成源极203和漏极204。

在一些实施例中，所述在所述第一子有源柱209-1和第二子有源柱209-2沿半导体层厚度方向相对的两端分别形成第一晶体管21和第二晶体管22的源极203和漏极204，包括：

从所述半导体层的第一表面进行离子注入，形成所述第一晶体管21和第二晶体管22的源极203；

从所述半导体层的第二表面且沿与半导体层垂直的方向，对所述半导体层进行减薄处理，以暴露出所述第一子有源柱209-1和第二子有源柱209-2远离所述半导体层第一表面的一端；其中，所述第二表面为与所述第一表面的相反面；

在所述第一子有源柱209-1和第二子有源柱209-2的远离所述半导体层第一表面的一端进行离子注入，形成所述第一晶体管21和第二晶体管22的漏极204。

实际应用中，源极203和漏极204的掺杂方式包括离子注入工艺或者扩散工艺，但不限于此。

实际应用中，对半导体层进行减薄处理的工艺包括但不限于刻蚀工艺、化学机械研磨工艺。

这里，参考图6f，在对半导体层进行减薄处理时，可以保留第一晶体管21与第二晶体管22之间的半导体层中与第一介质层201接触的一侧向远离第一介质层201方向延伸预设尺寸W的第一掺杂区206；参考图6e，也可以去除第一晶体管21与第二晶体管22之间的半导体层中与第一介质层201接触的一侧向远离第一介质层201方向延伸预设尺寸的第一掺杂区206。

在一些实施例中，所述方法还包括：

在所述源极203和所述沟道区202之间形成第二掺杂区207的一部分；以及在所述漏极204和所述沟道区202之间形成第二掺杂区207的另一部分；其中，所述第二掺杂区207的掺杂浓度小于第一掺杂区206的掺杂浓度。

实际应用中，第二掺杂区207的掺杂方式包括离子注入工艺或者扩散工艺，但不限于此。

另外，本发明实施例还提供另一种半导体结构的制造方法，图7为本发明实施例提供的半导体结构的制造方法的实现流程示意图，如图7所示，所述方法包括以下步骤：

步骤701：形成多个存储器单元阵列；所述存储器单元阵列中的每一个存储器单元包括在第一方向上延伸的垂直晶体管和耦合到所述垂直晶体管的存储单元；

其中，所述垂直晶体管的制造方法包括：提供一半导体层，所述半导体层中形成有至少一个有源柱以及位于所述有源柱两侧的栅极；

从所述半导体层的第一表面且沿与半导体层垂直的方向，对所述有源柱进行刻蚀，形成第一凹槽；所述第一凹槽将所述有源柱划分为第一子有源柱和第二子有源柱；

在第一子有源柱中和/或第二子有源柱中从与所述第一凹槽接触的侧面向栅极方向延伸预设尺寸的区域形成第一掺杂区；

在所述第一凹槽内填充第一介质层；

在所述第一子有源柱和第二子有源柱沿半导体层厚度方向相对的两端分别形成第一晶体管和第二晶体管的源极和漏极；所述源极与所述漏极之间的第一子有源柱和第二子有源柱分别构成所述第一晶体管和第二晶体管的沟道区。

步骤702：形成多条位线；所述多条位线耦合到所述存储器单元并且在垂直于所述第一方向的第二方向上延伸，所述位线中的相应一条位线和相应存储单元在所述第一方向上耦合到所述存储器单元中的每一个存储器单元的相对端部；

步骤701中，关于垂直晶体管的形成方法前已述及不再赘述。

形成多个存储单元可以包括以下步骤：在源极203上形成存储单元接触孔；在存储单元接触孔中填充金属材料，形成存储单元接触；在存储单元接触上形成存储单元孔；在存储单元孔中形成存储单元，例如形成存储电容。

步骤702中，通过在预设位线位置形成金属线来形成位线。所述金属线包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。

在本发明所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。

本发明所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (19)

1.一种半导体结构，其特征在于，包括：

半导体层中并列设置且被第一介质层间隔的第一晶体管和第二晶体管；所述第一晶体管、第二晶体管均包括：

沟道区；

源极；

漏极；其中，所述源极和所述漏极分别位于所述沟道区沿所述半导体层厚度方向相对的两端；

栅极，位于所述沟道区的一侧；其中，所述第一晶体管的栅极位于所述第一晶体管的两侧中远离所述第一介质层的一侧，所述第二晶体管的栅极位于所述第二晶体管的两侧中远离所述第一介质层的一侧；以及，

第一掺杂区，位于所述第一晶体管中和/或所述第二晶体管中从与所述第一介质层接触的侧面向栅极方向延伸预设尺寸的区域，且所述第一掺杂区的掺杂类型与所述源极和漏极的掺杂类型均不同。

2.根据权利要求1所述的半导体结构，其特征在于，所述源极与所述漏极的掺杂浓度均大于所述第一掺杂区的掺杂浓度。

3.根据权利要求2所述的半导体结构，其特征在于，所述半导体结构还包括第二掺杂区，所述第二掺杂区的一部分位于所述源极和所述沟道区之间，另一部分位于所述漏极和所述沟道区之间；其中，所述第二掺杂区的掺杂浓度小于所述第一掺杂区的掺杂浓度。

4.根据权利要求1所述的半导体结构，其特征在于，所述第一晶体管/第二晶体管的径宽与所述预设尺寸的比值范围为：2-7。

5.根据权利要求1所述的半导体结构，其特征在于，所述源极和所述漏极的掺杂类型为N型，所述第一掺杂区的掺杂类型为P型。

6.根据权利要求1所述的半导体结构，其特征在于，所述第一掺杂区位于所述第一晶体管和所述第二晶体管中从与所述第一介质层接触的侧面向栅极方向延伸预设尺寸的区域，以及第一晶体管与第二晶体管之间的半导体层中与第一介质层接触的一侧向远离第一介质层方向延伸所述预设尺寸的区域。

7.一种半导体结构，其特征在于，包括：

存储器单元阵列；所述存储器单元阵列中的每一个存储器单元包括在第一方向上延伸的垂直晶体管和耦合到所述垂直晶体管的存储单元；其中，所述垂直晶体管包括在半导体层中并列设置被第一介质层间隔的且在第一方向上延伸的第一半导体主体以及第二半导体主体、位于所述第一半导体主体中的两侧中远离所述第一介质层一侧的栅极、位于所述第二半导体主体中的两侧中远离所述第一介质层一侧的栅极；

多条位线；所述多条位线耦合到所述存储器单元并且在垂直于所述第一方向的第二方向上延伸，所述位线中的相应一条位线和相应存储单元在所述第一方向上耦合到所述存储器单元中的每一个存储器单元的相对端部；

其中，所述第一半导体主体和第二半导体主体均包括：

沟道区；

源极；

漏极；其中，所述源极和所述漏极分别位于所述沟道区沿所述半导体层厚度方向相对的两端；

第一掺杂区，位于所述第一半导体主体中和/或所述第二半导体主体中从与所述第一介质层接触的侧面向栅极方向延伸预设尺寸的区域，且所述第一掺杂区的掺杂类型与所述源极和漏极的掺杂类型均不同。

8.根据权利要求7所述的半导体结构，其特征在于，所述源极与所述漏极的掺杂浓度均大于所述第一掺杂区的掺杂浓度。

9.根据权利要求7所述的半导体结构，其特征在于，所述垂直晶体管的所述源极和所述漏极中的一个耦合到相应存储器单元中的所述存储单元。

10.根据权利要求9所述的半导体结构，其特征在于，所述垂直晶体管的所述源极和所述漏极中的另一个耦合到相应位线。

11.根据权利要求7所述的半导体结构，其特征在于，所述半导体结构包括：动态随机存取存储器、铁电存储器、相变存储器、磁变存储器或者阻变存储器。

12.根据权利要求11所述的半导体结构，其特征在于，所述半导体结构包括动态随机存取存储器，所述存储单元包括存储电容；

所述存储电容的一端与所述半导体结构中所述第一半导体主体和所述第二半导体主体的源极连接；

所述位线与所述第一半导体主体和所述第二半导体主体的漏极连接。

13.一种半导体结构的制造方法，其特征在于，所述方法包括：

提供一半导体层，所述半导体层中形成有至少一个有源柱以及位于所述有源柱两侧的栅极；

从所述半导体层的第一表面且沿与半导体层垂直的方向，对所述有源柱进行刻蚀，形成第一凹槽；所述第一凹槽将所述有源柱划分为第一子有源柱和第二子有源柱；

在第一子有源柱中和/或第二子有源柱中从与所述第一凹槽接触的侧面向栅极方向延伸预设尺寸的区域形成第一掺杂区；

在所述第一凹槽内填充第一介质层；

在所述第一子有源柱和第二子有源柱沿半导体层厚度方向相对的两端分别形成第一晶体管和第二晶体管的源极和漏极；所述源极与所述漏极之间的第一子有源柱和第二子有源柱分别构成所述第一晶体管和第二晶体管的沟道区；

其中，所述第一掺杂区的掺杂类型与所述源极和漏极的掺杂类型均不同。

14.根据权利要求13所述的方法，其特征在于，所述源极以及所述漏极的掺杂浓度均大于所述第一掺杂区的掺杂浓度。

15.根据权利要求14所述的方法，其特征在于，所述方法还包括：

在所述源极和所述沟道区之间形成第二掺杂区的一部分；以及在所述漏极和所述沟道区之间形成第二掺杂区的另一部分；其中，所述第二掺杂区的掺杂浓度小于第一掺杂区的掺杂浓度。

16.根据权利要求13所述的方法，其特征在于，所述第一晶体管/第二晶体管的径宽与所述预设尺寸的比值范围为：2-7。

17.根据权利要求13所述的方法，其特征在于，所述形成第一掺杂区，包括：

利用扩散工艺或离子注入工艺，形成第一掺杂区。

18.根据权利要求13所述的方法，其特征在于，所述在所述第一子有源柱和第二子有源柱沿半导体层厚度方向相对的两端分别形成第一晶体管和第二晶体管的源极和漏极，包括：

从所述半导体层的第一表面进行离子注入，形成所述第一晶体管和第二晶体管的源极；

从所述半导体层的第二表面且沿与半导体层垂直的方向，对所述半导体层进行减薄处理，以暴露出所述第一子有源柱和第二子有源柱远离所述半导体层第一表面的一端；其中，所述第二表面为与所述第一表面的相反面；

在所述第一子有源柱和第二子有源柱的远离所述半导体层第一表面的一端进行离子注入，形成所述第一晶体管和第二晶体管的漏极。

19.一种半导体结构的制造方法，其特征在于，所述方法包括：

形成多个存储器单元阵列；所述存储器单元阵列中的每一个存储器单元包括在第一方向上延伸的垂直晶体管和耦合到所述垂直晶体管的存储单元；

形成多条位线；所述多条位线耦合到所述存储器单元并且在垂直于所述第一方向的第二方向上延伸，所述位线中的相应一条位线和相应存储单元在所述第一方向上耦合到所述存储器单元中的每一个存储器单元的相对端部；

其中，所述垂直晶体管的制造方法包括：提供一半导体层，所述半导体层中形成有至少一个有源柱以及位于所述有源柱两侧的栅极；

从所述半导体层的第一表面且沿与半导体层垂直的方向，对所述有源柱进行刻蚀，形成第一凹槽；所述第一凹槽将所述有源柱划分为第一子有源柱和第二子有源柱；

在第一子有源柱中和/或第二子有源柱中从与所述第一凹槽接触的侧面向栅极方向延伸预设尺寸的区域形成第一掺杂区；

在所述第一凹槽内填充第一介质层；

在所述第一子有源柱和第二子有源柱沿半导体层厚度方向相对的两端分别形成第一晶体管和第二晶体管的源极和漏极；所述源极与所述漏极之间的第一子有源柱和第二子有源柱分别构成所述第一晶体管和第二晶体管的沟道区。

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