CN114927521A - 半导体结构及其制作方法 - Google Patents

Abstract

本公开实施例公开了一种半导体结构及其制作方法，其中，所述半导体结构包括：多个晶体管，位于半导体层中；每个晶体管均包括沿第一方向延伸的半导体主体及覆盖所述半导体主体的至少一个侧面的栅极结构；所述第一方向为所述半导体层的厚度方向；多个导电柱；每一导电柱位于相应的一个半导体主体的顶面上，且与所述相应的一个半导体主体直接接触；存储结构，覆盖所述多个导电柱。

Description

半导体结构及其制作方法

技术领域

本公开涉及半导体技术领域，具体地，涉及一种半导体结构及其制作方法。

背景技术

动态随机存取存储器(DRAM，Dynamic Random Access Memory)的存储阵列架构是由包括一个晶体管和一个电容器的存储单元(即1T1C的存储单元)组成的阵列。晶体管的栅极与字线相连，漏极与位线相连，源极与电容器相连。

随着动态随机存取存储器的尺寸不断缩小，电容器的尺寸也随之缩小。如何保证动态随机存取存储器中电容器的性能，成为亟待解决的问题。

发明内容

有鉴于此，本公开实施例提出一种半导体结构及其制作方法。

根据本公开的一个方面，提供了一种半导体结构，包括：

多个晶体管，位于半导体层中；每个晶体管均包括沿第一方向延伸的半导体主体及覆盖所述半导体主体的至少一个侧面的栅极结构；所述第一方向为所述半导体层的厚度方向；

多个导电柱；每一导电柱位于相应的一个半导体主体的顶面上，且与所述相应的一个半导体主体直接接触；

存储结构，覆盖所述多个导电柱。

上述方案中，每一所述导电柱包括沿所述第一方向堆叠设置的N个子导电柱，N为大于或者等于1的正整数；相应地，所述存储结构包括沿所述第一方向堆叠设置的N个子存储结构。

上述方案中，所述第一方向堆叠设置的三个子存储结构，所述半导体结构包括：

位于每一所述半导体主体顶面上的第一子导电柱；覆盖所述第一子导电柱侧壁的第一子存储结构；

位于每一所述第一子导电柱顶面上的第二子导电柱；覆盖所述第二子导电柱侧壁的第二子存储结构；

位于每一所述第二子导电柱顶面上的第三子导电柱；覆盖所述第三子导电柱顶面和侧壁的第三子存储结构；

其中，所述第一子导电柱、第二子导电柱、所述第三子导电柱之间直接接触，所述第一子存储结构、第二子存储结构、第三子存储结构之间直接接触。

上述方案中，第一子存储结构包括：覆盖每一所述第一子导电柱侧壁的多个下电极导电层，覆盖每一所述下电极导电层的多个介质层，覆盖多个所述介质层及相邻的两个所述介质层之间的半导体层的顶面的上电极导电层，位于所述上电极导电层中依次层叠设置的导电材料层和介质材料层；

第二子存储结构包括：覆盖每一所述第二子导电柱侧壁的多个下电极导电层，覆盖每一所述下电极导电层的多个介质层，覆盖多个所述介质层及所述介质材料层顶面的上电极导电层，位于所述上电极导电层中依次层叠设置的导电材料层和介质材料层；

第三子存储结构包括：覆盖每一所述第三子导电柱侧壁和顶面的多个上电极导电层，覆盖每一所述上电极导电层的多个介质层，覆盖多个所述介质层及所述介质材料层顶面的下电极导电层，位于所述下电极导电层中及顶面的导电材料层；

其中，第一、二、三子存储结构中上、下电极导电层相互连接形成完整上、下电极层；

第一、二、三子存储结构中介质层相互连接形成完整介质层。

上述方案中，所述晶体管还包括：分别在所述第一方向上设置在所述半导体主体的两个端部处的源极和漏极。

上述方案中，所述半导体结构还包括：多条位线；

每一所述位线与多个所述半导体主体的底面直接接触。

上述方案中，所述导电柱通过外延生长工艺形成；所述存储结构至少通过选择性沉积工艺形成。

根据本公开的另一个方面，提供了一种存储器，包括：如本公开上述多个实施例中任一项所述的半导体结构。

根据本公开的再一个方面，提供了一种半导体结构的制作方法，所述方法包括：

提供半导体层；

在所述半导体层中形成多个晶体管，每个所述晶体管均包括沿第一方向延伸的半导体主体及覆盖所述半导体主体的至少一个侧面的栅极结构；所述第一方向为所述半导体层的厚度方向；

在每一所述半导体主体暴露的顶面均形成导电柱；

形成覆盖所述导电柱的存储结构。

上述方案中，每一所述导电柱包括沿所述第一方向堆叠设置的N个子导电柱，N为大于或者等于1的正整数；相应地，所述存储结构包括沿所述第一方向堆叠设置的N个子存储结构；

形成所述导电柱和所述存储结构，包括：

在所述半导体主体上形成一个子导电柱和相应的一个子存储结构；

沿所述第一方向，依次形成(N-1)个子导电柱和相应的(N-1)个子存储结构。

上述方案中，所述N＝3，所述形成所述导电柱和所述存储结构，包括：

在每一所述半导体主体暴露的顶面上均形成第一子导电柱；

形成覆盖所述第一子导电柱的第一子存储结构；

在每一所述第一子导电柱暴露的顶面上均形成第二子导电柱；所述第一子导电柱与相应的所述第二子导电柱直接接触；

形成覆盖所述第二子导电柱的第二子存储结构；所述第一子存储结构与所述第二子存储结构直接接触；

在每一所述第二子导电柱暴露的顶面上均形成第三子导电柱；所述第三子导电柱与相应的所述第二子导电柱直接接触；

形成覆盖所述第三子导电柱的第三子存储结构；所述第三子存储结构与所述第二子存储结构直接接触。

上述方案中，所述形成覆盖所述第一子导电柱的第一子存储结构，包括：

通过选择性沉积工艺，形成覆盖每一所述第一子导电柱顶面和侧壁的多个下电极导电层；

通过选择性沉积工艺，形成覆盖每一所述下电极导电层的多个介质层；相邻的两个所述介质层之间形成第一间隙；

形成覆盖多个所述介质层及多个所述第一间隙底部的上电极导电层。

上述方案中，所述方法还包括：

在每一所述第一子导电柱暴露的顶面上均形成第二子导电柱之前，在形成有上电极导电层多个第一间隙中依次形成导电材料层和介质材料层；

去除所述第一子导电柱顶面的下电极导电层、介质层及上电极导电层，以暴露所述第一子导电柱的顶面；其中，所述介质材料层的顶面与所述第一子导电柱暴露的顶面基本齐平。

上述方案中，所述导电柱的材料与所述导电材料层的材料相同或不同。

上述方案中，形成覆盖所述第二子导电柱的第二子存储结构，包括：

通过选择性沉积工艺，形成覆盖每一所述第二子导电柱顶面和侧壁的多个下电极导电层；

通过选择性沉积工艺，形成覆盖每一所述上电极导电层的多个介质层；相邻的两个所述介质层之间形成第二间隙；

形成覆盖多个所述介质层及多个所述第二间隙底部的上电极子导电层；所述第二子存储结构的上电极导电层与所述第一子存储结构的上电极导电层直接接触。

上述方案中，所述方法还包括：

在每一所述第二子导电柱暴露的顶面上均形成第三子导电柱之前，在形成有上电极导电层多个第二间隙中依次形成导电材料层和介质材料层；

去除所述第二子导电柱顶面的下电极导电层、介质层及上电极导电层，以暴露所述第二子导电柱的顶面；其中，所述介质材料层的顶面与所述上电极导电柱暴露的顶面基本齐平。

上述方案中，形成覆盖所述第三子导电柱的第三子存储结构，包括：

通过选择性沉积工艺，形成覆盖每一所述第三子导电柱顶面和侧壁的多个下电极导电层；

通过选择性沉积工艺，形成覆盖每一所述下电极导电层的多个介质层；相邻的两个所述介质层之间形成第三间隙；

形成覆盖多个所述介质层及多个所述第三间隙底部的上电极导电层；

所述方法还包括：

在形成有所述上电极导电层多个第三间隙中及所述上电极导电层的顶部形成第三导电材料层；

其中，第一、二、三子存储结构中上、下电极导电层相互连接形成完整上、下电极层；

第一、二、三子存储结构中介质层相互连接形成完整介质层。

上述方案中，在所述半导体层中形成多个晶体管，包括：

从所述半导体层的表面沿第一方向刻蚀所述半导体层，形成晶体管的半导体主体；

在所述半导体主体的至少一个侧面形成晶体管的栅极结构；

在所述半导体主体沿所述第一方向上相对的两端分别形成晶体管的源极和漏极。

上述方案中，所述方法还包括：

在所述半导体层中形成多条位线；

每一所述位线与多个所述半导体主体的底面直接接触。

本公开实施例中提供的半导体结构的制作方法，其可以通过在半导体层中形成多个晶体管，并在每一晶体管上形成与晶体管中的半导体主体直接接触的导电柱，这样，可以仅在与半导体主体直接接触的位置处形成导电柱，降低晶体管与导电柱的对准难度，增大工艺窗口，提高半导体结构的可靠性；同时，在导电柱的表面形成存储结构，使得存储结构的尺寸可以随着导电柱的尺寸的变化而变化，进而可以根据实际需求设置存储结构的尺寸，改善半导体结构的存储容量。

附图说明

图1a为本公开实施例中提供的一种DRAM晶体管的电路连接示意图；

图1b为本公开实施例中提供的一种存储器的结构示意图；

图2a为本公开实施例提供的掩埋式栅极结构排布示意图；

图2b为本公开实施例提供的环形栅极结构排布示意图；

图2c为本公开实施例提供的六方形最密堆积结构示意图；

图2d为本公开实施例提供的四方形堆积结构示意图；

图3为本公开实施例提供的半导体结构的制造方法的流程示意图；

图4a至图4d为本公开实施例提供的一种半导体结构的制造过程的剖面示意图；

图5a至5i为本公开实施例提供的另一种半导体结构的制造过程的剖面示意图；

图6为本公开实施例提供的一种半导体结构的剖面示意图。

附图标记说明：

30-半导体层；301-位线；302-晶体管；3021-源极；3022-漏极；3023-沟道区；3024-栅极结构；3024a-栅极；3024b-栅氧化层；303-绝缘层；304-导电柱；305-间隙；306-存储结构；3061-下电极导电层；3062-介质层；3063-上电极导电层；307-导电材料层；50-半导体层；502-晶体管；5041-第一子导电柱；5042-第二子导电柱；5043-第三子导电柱；505-间隙；5061-第一子存储结构；5062-第二子存储结构；5063-第三子存储结构；5061a-下电极导电层；5061b-介质层；5061c-上电极导电层；507-第一支撑层；5071-第一导电材料层；5072-第一介质材料层；508-第二支撑层；5081-第二导电材料层；5082-第二介质材料层；509-第三导电材料层。

在上述附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。

具体实施方式

为使本公开实施例的技术方案和优点更加清楚，下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

在下列段落中参照附图以举例方式更具体的描述本公开。根据下面说明和权利要求书，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。

可以理解的是，本公开中的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括在某物“上”且其间有居间特征或层的含义。

此外，为了便于描述，可以在本文中使用诸如“在……上”、“在……之上”、“在……上方”、“上”“上部”等的空间相对术语来描述如图所示的一个元件或特征与另一个元件或特征的关系。除了在附图中所描绘的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。装置可以以其它方式定向(旋转90度或处于其它取向)并且同样可以相应地解释本文使用的空间相对描述词。

在本公开实施例中，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。被添加在衬底顶部的材料可以被图案化或者可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗化硅、锗、砷化嫁、磷化锢等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。

在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。层可以包括多个子层。例如，互连层可包括一个或多个导体和接触子层(其中形成互连线和/或过孔触点)、以及一个或多个电介质子层。

在本公开实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。

本公开实施例涉及的半导体结构是将被用于后续制程以形成最终的器件结构的至少一部分。这里，所述最终的器件可以包括存储器，所述存储器包括但不限于动态随机存取存储器，以下仅以动态随机存取存储器为例进行说明。

但需要说明的是，以下实施例关于动态随机存取存储器的描述仅用来说明本公开，并不用来限制本公开的范围。

随着动态随机存取存储器技术的发展，存储单元的尺寸越来越小，其阵列架构由8F²到6F²再到4F²；另外，基于动态随机存取存储器中对离子和漏电流的需求，存储器的架构从平面阵列晶体管(Planar Array Transistor)到凹栅阵列晶体管(Recess Gate ArrayTransistor)，又从凹栅阵列晶体管到掩埋式沟道阵列晶体管(Buried Channel ArrayTransistor)，再从掩埋式沟道阵列晶体管到垂直沟道阵列晶体管(Vertical ChannelArray Transistor)。

本公开的一些实施例中，不论是平面晶体管还是掩埋式晶体管，动态随机存取存储器均由多个存储单元结构构成，每一个存储单元结构主要是由一个晶体管与一个由晶体管所操控的存储单元(存储电容)构成，即动态随机存取存储器包括1个晶体管(T，Transistor)和1个电容(C，Capacitance)(1T1C)的架构。

图1a为本公开实施例中提供的一种采用1T1C的架构的控制电路示意图，图1b为本公开实施例中提供的一种采用1T1C架构的晶体管形成DRAM存储阵列的结构示意图；如图1a、图1b所示，晶体管T的漏极与位线(BL，Bite Line)电连接，晶体管T的源区与电容C的其中一个电极板电连接，电容C的另外一个电极板可以连接参考电压，所述参考电压可以是地电压也可以是其他电压，晶体管T的栅极与字线(WL，Word Line)连接；通过字线WL施加电压控制晶体管T导通或截止，位线BL用于在晶体管T导通时，对所述晶体管T执行读取或写入操作。

随着电子产品的集成度越来越高，动态随机存取存储器的尺寸也在不断减小，其存储单元阵列从掩埋式栅极(BWL，Buried Word Line)结构排布(参考图2a)发展至占用面积更小的环形栅极结构(GAA，Gate All Around)排布(参考图2b)；同时，DRAM中的电容尺寸也随之调整，从六边形最密堆积(参考图2c)演变成四边形堆积(参考图2d)；其中，电容的半径也变得更小，从杯状结构退回到柱状结构。

为了增大电容的尺寸，即增加电容器电极与介质层间的表面积，以提高存储器的存储容量，一方面可以增加电容高度，然而电容高度的增加会造成更高的深宽比(AspectRatio)，这种大的深宽比结构会增大工艺难度，反而限制电容的高度；另一方面可以采用多个电容堆叠的方式，然而，在实现电容的堆叠的过程中，多个电容之间的对准较为困难。

鉴于此，为解决上述问题中的一个或多个，本公开实施例提供了一种半导体结构的制作方法，以增大电容高度的同时，降低工艺难度，提高存储器的存储容量。图3为本公开实施例提供的半导体结构的制作方法的流程示意图。如图3所示，本公开实施例提供的半导体结构的制作方法包括以下步骤：

S100：提供半导体层；

S200：在所述半导体层中形成多个晶体管，每个所述晶体管均包括沿第一方向延伸的半导体主体及覆盖所述半导体主体的至少一个侧面的栅极结构；所述第一方向为所述半导体层的厚度方向；

S300：在每一所述半导体主体暴露的顶面均形成导电柱；

S400：形成覆盖所述导电柱的存储结构。

应当理解，图3中所示的步骤并非排他的，也可以在所示操作中的任何步骤之前、之后或之间执行其他步骤；图3中所示的各步骤可以根据实际需求进行顺序调整。图4a至图4d为本公开实施例提供的一种半导体结构的制作过程的剖面示意图。下面结合图3、图4a至图4d，对本公开实施例提供的半导体结构的制作方法进行详细地说明。

在步骤S100中，参考图4a，提供半导体层30。

所述半导体层的材料可以包括硅(Si)、锗(Ge)、锗化硅(SiGe)等；在一些具体实施例中，所述半导体层还可以为绝缘体上硅(SOI，Silicon-On-Insulator)或者绝缘体上锗(GOI，Germanium-On-Insulator)。

在一些实施例中，所述方法还包括：提供衬底；在所述衬底上形成半导体层。

这里，所述衬底可以包括多种半导体材料，例如硅、锗化硅、锗、砷化嫁、磷化锢等。在一些具体示例中，所述衬底的材料包括硅，所述半导体层包括锗化硅。

在一些实施例中，所述半导体层可以通过物理气相沉积(PVD，Physical VaporDeposition)工艺、化学气相沉积(CVD，Chemical Vapor Deposition)工艺、原子层沉积(ALD，Atomic Layer Deposition)等工艺形成。

在一些实施例中，参考图4a，所述方法还包括：在形成多个晶体管之前，在所述半导体层中形成多条位线301。

这里，位线301用于在晶体管302导通时，对所述晶体管302执行读取或写入操作。

所述位线301的材料包括但不限于金属钨。

所述位线301可以通过PVD、CVD或ALD等工艺形成。

在步骤S200中，在半导体层30中形成多个晶体管302。

这里，晶体管302与位线301直接接触。

在一些实施例中，晶体管的类型包括以下之一：

柱型栅极晶体管；

半环绕型栅极晶体管；

全环绕型栅极晶体管。

其中，柱型栅极晶体管中，栅极以柱状形式形成在沟道区的一侧；半环绕型栅极晶体管中，栅极半包围沟道区；全环绕型栅极晶体管中，栅极全包围沟道区。

本公开实施例中的晶体管类型可以包括上述多种类型，但不限于此。为了描述的清楚、简洁，以下实施例中以全环绕型栅极晶体管为例进行说明。但需要说明的是，以下实施例中关于晶体管类型的描述仅用于说明本公开，并不用来限制本公开的范围。

在一些实施例中，在所述半导体层30中形成多个晶体管302，包括：

从所述半导体层30的表面沿第一方向刻蚀所述半导体层30，形成晶体管的半导体主体(图4a中未标示出)。

这里，在所述半导体主体沿所述第一方向上相对的两端分别形成晶体管的源极(S，Source)3021和漏极(D，Drain)3022。半导体主体中源极和漏极之间的区域为沟道区3023。

所述第一方向为所述半导体主体延伸的方向，所述第一方向也是垂直于所述半导体层30的方向。在一些具体示例中，所述第一方向可以是图4a中所示的Z轴方向。

在一些实施例中，源极和漏极分别为沟道区在Z轴方向上相对设置的两端，且源极和漏极可以互换位置。本公开实施例中，以漏极位于半导体主体的底部与位线连接为例进行说明；换言之，本公开实施例中，所述位线301与多个晶体管302中的半导体主体的底面(即漏极3022)直接接触。其中，半导体主体的顶面(即源极3021)暴露。

在一些实施例中，源极3021和漏极3022可以通过掺杂或扩散工艺形成，还可以是其他合适的方法。

示例性的，通过离子注入工艺实现掺杂，形成源极3021和漏极3022。

示例性的，可以先形成靠近位线301一端的漏极3022，再形成远离位线301一端的源极3021。

本公开实施例中，所述方法还包括：在所述半导体主体的侧面形成环绕型晶体管的栅极结构3024。

需要说明的是，这里的栅极结构3024包括栅极(G，Gate)3024a和栅氧化层(Gateoxide layer)3024b；其中，栅氧化层3024b位于栅极3024a与沟道区3023之间，用于电隔离沟道区3023和栅极3024a，减小晶体管的热载流子效应。

这里，栅极3024a的材料可以包括金属或多晶硅(Poly)等。栅氧化层3024b的材料可以包括但不限于氧化硅。

在一些实施例中，栅极3024a的形成方法包括但不限于PVD、CVD或ALD等。栅氧化层3024b的形成方法包括但不限于原位氧化。

需要说明的是，不同类型的晶体管，栅极3024a的位置不同；换言之，栅极3024a可以位于沟道区3023的一侧；也可以是位于沟道区3023的相对两侧；还可以是位于沟道区3023的周围。具体位置可以根据晶体管的类型而定；而在全环绕型栅极晶体管中，栅极3024a位于沟道区3023的周围。

本公开实施例中，所述方法还包括，在半导体层中的多个晶体管302之间的空隙处形成绝缘层303。

所述绝缘层303可以用于电隔离多个晶体管302；还可以用于起支撑作用。

这里，所述绝缘层303的材料包括但不限于氮化硅(SiN)。

形成所述绝缘层的方法包括但不限于PVD、CVD或ALD工艺等。

在步骤S300中，参考图4b，在每一所述半导体主体暴露的顶面均形成导电柱304。

在一些实施例中，导电柱304的材料可以是其他可沿着第一方向单向生长的导电材料。

示例性的，导电柱304的材料包括锗化硅。

在一些实施例中，所述导电柱304可以通过外延生长工艺形成。

这里，外延生长是指在半导体主体暴露的顶面上生长一层有一定要求的、与半导体主体晶向相同的材料层。

可以理解的是，本公开实施例中，通过外延生长工艺形成多个导电柱的过程中，可以实现导电柱与源极的自对准；即降低或避免导电柱304与半导体主体的顶面(即源极)的对准困难问题。

本公开实施例中，参考图4b，沿第二方向排布的多个导电柱之间存在间隙305。

这里，第二方向与第一方向垂直，且与所述半导体层的表面垂直。示例性的，第二方向可以是图4b中所示的X轴方向。

需要说明的是，在一些实施例中，所述半导体层30中形成的多个晶体管302可以分别沿第二方向和第三方向(这里，所述第三方向与第一方向和第二方向均垂直)呈阵列排布，此时，对应地，多个导电柱304分别沿所述第二方向和第三方向呈阵列排布。

在步骤S400中，参考图4c，在间隙305中形成覆盖所述导电柱的存储结构306。

这里，所述存储结构306用于存储数据。示例性的，所述存储结构306包括电容。

在一些实施例中，形成所述存储结构306包括：

通过选择性沉积工艺，形成覆盖所述导电柱的下电极导电层3061；

通过选择性沉积工艺，形成覆盖所述下电极导电层表面的介质层3062；

形成覆盖所述介质层3062及所述绝缘层303顶面的上电极导电层3063。

这里，下电极导电层3061用于作为电容的下电极；介质层3062用于作为电容的电介质；上电极导电层3063用于作为电容的上电极。

这里，选择性沉积工艺是指有选择性地将下电极导电层沉积在导电柱的表面；以及有选择性的将介质层沉积在下电极导电层的表面。

在一些实施例中，所述导电柱304的材料与所述下电极导电层3061或上电极导电层3063的材料可以相同，也可以不同。在一些具体实施例中，下电极导电层3061和上电极导电层3063的材料均可以包括但不限于氮化钛(TiN)。

所述介质层3062的材料包括高介电常数(High-K)材料，高介电常数材料一般指介电常数高于3.9的材料，且通常显著高于该值。在一些具体示例中，所述介质层3062的材料可以包括但不限于氧化铪(HfO₂)。

需要说明的是，本公开实施例中，通过选择性沉积工艺形成下电极导电层3061的过程中，可以使得用于形成下电极导电层3061的材料仅在所述导电柱304的表面生长，或形成在其他被选择的材料上，而不形成在绝缘层303的顶面，参考图4c。同样，通过选择性沉积工艺形成介质层3062的过程中，可以使得用于形成介质层3062的材料仅形成在下电极导电层3061的表面，而不形成在绝缘层303的顶面，参考图4c。这样，一方面避免了在较高深宽比的间隙中形成下电极导电层3061和介质层3062，降低了工艺难度，提高了工艺窗口；另一方面，还可以避免采用其他工艺形成下电极导电层、介质层和上电极导电层的过程中出现的空洞问题；进而提高了半导体结构的可靠性。

另外，本公开实施例采用外延生长工艺形成导电柱304以及采用选择性沉积工艺形成存储结构306，还可以避免利用光罩技术在半导体层中形成刻蚀孔(用于形成存储结构)的过程中，出现的多次重叠光刻问题。

需要说明的是，覆盖所述介质层3062及位于绝缘层303顶面上的上电极导电层3063是连成一个整体的，如此，可以增大上电极导电层3063的表面积，进而提高存储结构的存储容量。

在一些实施例中，形成上电极导电层3063的方法包括但不限于PVD、CVD、或ALD等工艺。可以理解的是，上电极导电层3063并不需要采用选择性沉积工艺。

在一些实施例中，参考图4d，所述上电极导电层3063可以直接将相邻的两个介质层3062之间的间隙填满。

在一些实施例中，形成上电极导电层3063后，在上电极导电层3063的间隙中，填充导电材料层307。在一些具体示例中，所述导电材料层307的材料可以包括但不限于锗化硅。

可以理解的是，通过沉积工艺直接将相邻的两个相邻介质层3062之间的间隙填满，以形成上电极导电层3063可能较为困难，容易形成空洞等，而通过在上电极导电层3063上方的间隙中形成导电材料层307，可以降低工艺难度，形成质量较好的上电极导电层3063。这里，导电材料层307还用于提升半导体结构的稳固性。

本公开上述实施例中，可以通过外延生长工艺，仅在与半导体主体直接接触的位置处形成导电柱，降低晶体管与导电柱的对准难度，增大工艺窗口，提高半导体结构的可靠性；同时，通过选择性沉积工艺，可以在具有较大深宽比的间隙中形成存储结构，增大工艺窗口，降低工艺难度，提高半导体结构的可靠性。

可以理解的是，导电柱的高度决定了存储结构的尺寸和存储容量；基于此，在本公开的一些实施例中，为了提高存储结构的存储容量，增大导电柱的高度，提出了另一种半导体结构及其制作方法。

在另一些实施例中，每一所述导电柱包括沿所述第一方向堆叠设置的N个子导电柱，N为大于或者等于1的正整数；相应地，所述存储结构包括沿所述第一方向堆叠设置的N个子存储结构；

形成所述导电柱和所述存储结构，包括：

在所述半导体主体上形成一个子导电柱和相应的一个子存储结构；

沿所述第一方向，依次形成(N-1)个子导电柱和相应的(N-1)个子存储结构。

这里，通过形成多个子导电柱，并将多个子导电柱之间堆叠设置形成导电柱，使得导电柱的总高度增加，进而增大存储结构的表面，提高存储器的存储容量。

换言之，通过外延生长工艺在所述半导体层上方(即源极的两侧端部中远离沟道区的一侧端部)形成堆叠设置的多个子导电柱，和多个覆盖在对应的所述子导电柱表面的子存储结构。

其中，子导电柱与子存储结构一一对应。

需要说明的是，本公开实施例中，可以在半导体层上方形成N个堆叠设置的子导电柱；而为了降低形成子存储结构的工艺难度，在每形成一个子导电柱后，形成相应的子存储结构。

相应的，N个沿Z轴方向堆叠设置的子导电柱，对应N个沿Z轴方向堆叠设置的子存储结构。

需要说明的是，位于顶部的子存储结构(第N个子存储结构)与非顶部的子存储结构(第一至第N个子存储结构)不同。具体地，非顶部的子存储结构仅覆盖相应的子导电柱的侧壁，而顶部子存储结构覆盖相应的子导电柱的顶部和侧壁。

在一些实施例中，形成第一至第N个子导电柱以及与其对应的子存储结构后，在第N个子导电柱的顶部形成部分子存储结构，以使位于第N个子导电柱顶部的子存储结构与侧壁的存储结构连接，形成完整的第N个子存储结构。

在另一些实施例中，先形成第一至第N-1个子导电柱以及与其对应的第一至第N-1个子存储结构；接下来形成第N个子导电柱；然后再同时形成覆盖第N个子导电柱的顶部和侧壁的子存储结构。

可以理解的是，同时形成覆盖第N个子导电柱的侧壁和顶部的子存储结构，可以节省工艺流程，降低制造成本。

示例性的，形成导电柱和存储结构包括依次形成沿Z轴方向堆叠设置的(N-1)个子导电柱和相应的(N-1)个子存储结构；其中，在每形成一个子导电柱后，形成相应的子存储结构。

接下来，在第N-1个子导电柱上形成第N个子导电柱；以及形成覆盖第N个子导电柱顶部和侧壁的第N个子存储结构。

这里，在形成第N个子存储结构的过程中，可根据事实需求进行选择形成位于第N个子导电柱顶部的子存储结构的时序。

下面为了更清楚的理解本公开的立意，以每一所述导电柱包括三个子导电柱，每个存储结构包括三个子存储结构为例进行详细说明。

也就是说，所述N＝3，所述导电柱包括第一子导电柱，位于所述第一子导电柱上的第二子导电柱，以及位于所述第二子导电柱上的第三子导电柱。

相应地，所述存储结构包括覆盖所述第一子导电柱的第一子存储结构、覆盖所述第二子导电柱的第二子存储结构、覆盖所述第三子导电柱的第三子存储结构。

在一些实施例中，形成所述导电柱和所述存储结构，包括：

在每一所述半导体主体暴露的顶面上均形成第一子导电柱；

形成覆盖所述第一子导电柱的第一子存储结构；

在每一所述第一子导电柱暴露的顶面上均形成第二子导电柱；所述第一子导电柱与相应的所述第二子导电柱直接接触；

形成覆盖所述第二子导电柱的第二子存储结构；所述第一子存储结构与所述第二子存储结构直接接触；

在每一所述第二子导电柱暴露的顶面上均形成第三子导电柱；所述第三子导电柱与相应的所述第二子导电柱直接接触；

形成覆盖所述第三子导电柱的第三子存储结构；所述第三子存储结构与所述第二子存储结构直接接触。

这里，参考图5a，提供半导体层50，所述半导体层50与前述实施例中的半导体层30相同；

半导体层50包括多个晶体管502；所述晶体管502的一端(即半导体主体暴露的端面)与半导体层50的顶面基本齐平；前已述及，这里不再赘述。

本公开实施例中，通过外延生长，在每一所述半导体主体暴露的顶面上均形成第一子导电柱5041。

这里，多个第一子导电柱之间存在间隙505。

接下来，参考图5b，在所述间隙505中，形成覆盖所述第一子导电柱5041的第一子存储结构5061。其中，所述第一子存储结构5061包括下电极导电层5061a、介质层5061b以及上电极导电层5061c。

具体地，在一些实施例中，所述形成覆盖所述第一子导电柱的第一子存储结构，包括：

通过选择性沉积工艺，形成覆盖每一所述第一子导电柱5041顶面和侧壁的多个下电极导电层5061a；

通过选择性沉积工艺，形成覆盖每一所述下电极导电层5061a的多个介质层5061b；相邻的两个所述介质层5061b之间形成第一间隙(图5b中未标示出)；

形成覆盖多个所述介质层5061b及多个所述第一间隙底部的上电极导电层5061c。

这里，通过选择性沉积工艺可以仅在第一子导电柱5041顶面和侧壁形成的下电极导电层5061a，而不在第一间隙底部形成下电极导电层5061a。

同样，通过选择性沉积工艺可以仅在下电极导电层5061a的侧壁形成介质层5061b。

如此，能够在深宽比较深的间隙505中形成下电极导电层5061a和介质层5061b，增大工艺窗口，降低工艺难度，提高器件的可靠性。

可以理解的是，上电极导电层5061c并不需要采用选择性沉积工艺。示例性的，形成所述上电极导电层5061c的方法包括但不限于PVD、CVD或ALD工艺等。

这里，覆盖所述介质层5061b及位于绝缘层顶面上的上电极导电层5061c是连成一个整体的，如此，能够增大子存储结构的存储容量。

接下来，所述方法还包括：

在形成有上电极导电层多个第一间隙中形成第一支撑层507。

这里，第一支撑层507包括第一导电材料层5071和位于第一导电材料层5071上方的第一介质材料层5072。

参考图5c，通过PVD或CVD等工艺在第一子存储结构5061之间的多个第一间隙中以及上电极导电层5061c的顶面形成第一导电材料层5071。

在一些实施例中，第一导电材料层5071与导电柱504的材料可以相同，也可以不同；实际情况可根据实际需求进行选择设置。示例性的，第一导电材料层5071的组成材料包括但不限于锗化硅。

参考图5d，对所述第一导电材料层5071进行刻蚀，以去除位于上电极导电层5061c的顶面的第一导电材料层5071，以及位于第一间隙中的部分第一导电材料层5071。

这里，第一间隙中剩余的第一导电材料层5071的顶面低于上电极导电层5061c的顶面。

参考图5e，在上电极导电层5061c的顶面和第一导电材料层5071的顶面形成第一介质材料层5072。

在一些具体示例中，所述第一介质材料层5072的材料包括但不限于氮化硅(SiN)。

形成第一介质材料层5072的方法包括但不限于PVD、CVD、或ALD工艺等。

需要说明的是，这里第一介质材料层采用氮化硅，可以使得后续工艺中，在通过外延生长形成第二子导电柱5042，第二子导电柱5042不形成在第一介质材料层(氮化硅)上以及在通过选择性沉积形成第二子存储结构中的下电极导电层和介质层时，第二子存储结构的下电极导电层和介质层不形成在第一介质材料层(氮化硅)上。

参考图5f，所述方法还包括：

去除所述第一子导电柱5041顶面的下电极导电层5061a、介质层5061b、上电极导电层5061c以及第一介质材料层5072，以暴露所述第一子导电柱5041的顶面；此时，第一间隙中剩余的所述第一介质材料层5072的顶面与所述第一子导电柱5041暴露的顶面基本齐平。

在一些实施例中，所述去除工艺包括但不限于化学机械研磨(CMP，ChemicalMechanical Polish)。

接下来，参考图5g，在每一所述第一子导电柱5041暴露的顶面上均形成第二子导电柱5042。

这里，所述第二子导电柱5042与所述第一子导电柱5041的材料相同，形成方法相同，前已述及，这里不再赘述。

接下来，参考图5h，形成覆盖所述第二子导电柱5042的第二子存储结构5062。其中，所述第二子存储结构5062包括下电极导电层5061a、介质层5061b以及上电极导电层5061c。

这里，下电极导电层5061a和上电极导电层5061c的材料均可以包括但不限于氮化钛。

具体地，在一些实施例中，所述形成覆盖所述第二子导电柱5042的第二子存储结构5062，包括：

通过选择性沉积工艺，形成覆盖每一所述第二子导电柱5042顶面和侧壁的多个下电极导电层5061a；所述第二子存储结构5062的下电极导电层5061a与所述第一子存储结构5061的下电极导电层5061a直接接触；

通过选择性沉积工艺，形成覆盖每一所述第二子导电柱5042的上电极导电层的多个介质层5061b；其中，所述第二子存储结构5062的介质层5061b与所述第一子存储结构5061的介质层5061b直接接触；且相邻的两个所述介质层之间形成第二间隙；

形成覆盖多个所述介质层及多个所述第二间隙底部的上电极导电层5061c；所述第二子存储结构5062的上电极导电层5061c与所述第一子存储结构5061的上电极导电层5061c直接接触。这里，需要说明的是，通过选择性沉积工艺，仅在第二子导电柱5042顶面和侧壁形成的下电极导电层5061a；以及仅在下电极导电层5061a的侧壁形成介质层5061b。这样，可以在较高深宽比的间隙中形成子存储结构；增大工艺窗口，降低工艺难度，提高半导体结构的可靠性。

接下来，在形成第二子存储结构5062后，为了增大半导体结构的稳固性，提高存储器器件的可靠性，在形成有上电极导电层的多个第二间隙中形成第二支撑层508。

这里，第二支撑层508包括第二导电材料层5081和位于所述第二导电材料层5081上方的第二介质材料层5082。

实际操作过程中，可以先形成第二导电材料层5081，再在所述第二导电材料层5081上方的第二介质材料层5082。

需要说明的是，第二支撑层508与第一支撑层507相同；其中，第二导电材料层5081与第一导电材料层5071相同；第二介质材料层5082与第一介质材料层5072相同；其材料及形成方法前已述及，这里不再赘述。

在一些实施例中，所述方法还包括：

去除所述第二子导电柱5042顶面的下电极导电层5061a、介质层5061b及上电极导电层5061c，以暴露所述第二子导电柱5042的顶面；其中，所述第二介质材料层5082的顶面与所述上电极导电层5061c暴露的顶面基本齐平。

接下来，参考图5h，在每一所述第二子导电柱5042暴露的顶面上均形成第三子导电柱5043。

这里，所述第三子导电柱5043与所述第一子导电柱5041、所述第二子导电柱5042的材料相同，形成方法相同，前已述及，这里不再赘述。

接下来，参考图5i，形成覆盖所述第三子导电柱5043的第三子存储结构5063。其中，所述第三子存储结构5063包括下电极导电层5061a、介质层5061b以及上电极导电层5061c。

在一些实施例中，形成覆盖所述第三子导电柱5043的第三子存储结构5063，包括：

通过选择性沉积工艺，形成覆盖每一所述第三子导电柱5043顶面和侧壁的多个下电极导电层5061a；所述第三子存储结构5063的下电极导电层5061a与所述第二子存储结构5062的下电极导电层5061a直接接触；

通过选择性沉积工艺，形成覆盖每一所述第三子导电柱5043的下电极导电层的多个介质层；所述第三子存储结构5063的介质层5061b与所述第二子存储结构5062的介质层5061b直接接触；其中，沿X轴方向相邻的两个第三子存储结构5063的介质层5061b之间形成第三间隙(图5f中未标出)；

形成覆盖多个所述第三子存储结构5063的介质层5061b及多个所述第三间隙底部的上电极导电层5061c；其中，位于所述第三子导电柱5043侧壁的所述第三子存储结构5063的下电极导电层5061a与所述第二子存储结构5062的下电极导电层5061a直接接触。

本公开的一些实施例中，所述方法还包括：

在形成有所述上电极导电层多个第三间隙中及所述上电极导电层的顶部形成第三导电材料层509。

这里，在第三间隙填充第三导电材料层509相较于采用其他材料填充第三间隙时，可以降低工艺难度；另外第三导电材料层509还可以用于固定多个第三子存储结构，增强半导体结构的可靠性。

本公开实施例中，第一子存储结构、第二子存储结构、第三子存储结构中上、下电极导电层相互连接形成完整上、下电极层；

以及第一子存储结构、第二子存储结构、第三子存储结构中介质层相互连接形成完整介质层。

在一些实施例中，参考图6，为了增大存储结构的高度，增加半导体结构的存储容量，半导体结构中还可以在第三子导电柱上形成第四子导电柱、第五子导电柱等；相应的，形成覆盖第四子导电柱的第四子存储结构，以及形成覆盖第五子导电柱的第五子存储结构等。

本公开上述实施例中，可以通过外延生长工艺，仅在与半导体主体直接接触的位置处形成导电柱，降低晶体管与导电柱的对准难度，增大工艺窗口，提高半导体结构的可靠性；同时，通过选择性沉积工艺，可以在具有较大深宽比的间隙中形成存储结构，增大工艺窗口，降低工艺难度。并且，在另一些实施例中，通过依次形成多个直接接触的子导电柱，以及相应的子存储结构，使得半导体结构中的存储结构的尺寸可以随着导电柱的尺寸的增加而增加，进而可以根据实际需求设置存储结构的尺寸，提高存储结构的存储容量。

本公开实施例中还提供了一种半导体结构，所述半导体结构，包括：

多个晶体管，位于半导体层中；每个晶体管均包括沿第一方向延伸的半导体主体及覆盖所述半导体主体的至少一个侧面的栅极结构；所述第一方向为所述半导体层的厚度方向；

多个导电柱；每一导电柱位于相应的一个半导体主体的顶面上，且与所述相应的一个半导体主体直接接触；

存储结构，覆盖所述多个导电柱。

在一些实施例中，每一所述导电柱包括沿所述第一方向堆叠设置的N个子导电柱，N为大于或者等于1的正整数；相应地，所述存储结构包括沿所述第一方向堆叠设置的N个子存储结构。

在一些实施例中，所述N＝3，所述半导体结构包括：

位于每一所述半导体主体顶面上的第一子导电柱；覆盖所述第一子导电柱侧壁的第一子存储结构；

位于每一所述第一子导电柱顶面上的第二子导电柱；覆盖所述第二子导电柱侧壁的第二子存储结构；

位于每一所述第二子导电柱顶面上的第三子导电柱；覆盖所述第三子导电柱顶面和侧壁的第三子存储结构；

其中，所述第一子导电柱、第二子导电柱、所述第三子导电柱之间直接接触，所述第一子存储结构、第二子存储结构、第三子存储结构之间直接接触。

在一些实施例中第一子存储结构包括：覆盖每一所述第一子导电柱侧壁的多个下电极导电层，覆盖每一所述下电极导电层的多个介质层，覆盖多个所述介质层及相邻的两个所述介质层之间的半导体层的顶面的上电极导电层，位于所述上电极导电层中依次层叠设置的导电材料层和介质材料层；

第二子存储结构包括：覆盖每一所述第二子导电柱侧壁的多个下电极导电层，覆盖每一所述下电极导电层的多个介质层，覆盖多个所述介质层及所述介质材料层顶面的上电极导电层，位于所述上电极导电层中依次层叠设置的导电材料层和介质材料层；

第三子存储结构包括：覆盖每一所述第三子导电柱侧壁和顶面的多个上电极导电层，覆盖每一所述上电极导电层的多个介质层，覆盖多个所述介质层及所述介质材料层顶面的下电极导电层，位于所述下电极导电层中及顶面的导电材料层；

其中，第一、二、三子存储结构中上、下电极导电层相互连接形成完整上、下电极层；

第一、二、三子存储结构中介质层相互连接形成完整介质层。

在一些实施例中，所述晶体管还包括：分别在所述第一方向上设置在所述半导体主体的两个端部处的源极和漏极。

在一些实施例中，所述半导体结构还包括：多条位线；

每一所述位线与多个所述半导体主体的底面直接接触。

在一些实施例中，所述导电柱通过外延生长工艺形成；所述存储结构至少通过选择性沉积工艺形成。

本公开实施例还提供了一种存储器，所述存储器包括：如本公开上述多个实施例中任一项所述的半导体结构。

本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (19)

1.一种半导体结构，其特征在于，包括：

多个晶体管，位于半导体层中；每个晶体管均包括沿第一方向延伸的半导体主体及覆盖所述半导体主体的至少一个侧面的栅极结构；所述第一方向为所述半导体层的厚度方向；

多个导电柱；每一导电柱位于相应的一个半导体主体的顶面上，且与所述相应的一个半导体主体直接接触；

存储结构，覆盖所述多个导电柱。

2.根据权利要求1所述的半导体结构，其特征在于，每一所述导电柱包括沿所述第一方向堆叠设置的N个子导电柱，N为大于或者等于1的正整数；相应地，所述存储结构包括沿所述第一方向堆叠设置的N个子存储结构。

3.根据权利要求2所述的半导体结构，其特征在于，所述第一方向堆叠设置的三个子存储结构，所述半导体结构包括：

位于每一所述半导体主体顶面上的第一子导电柱；覆盖所述第一子导电柱侧壁的第一子存储结构；

位于每一所述第一子导电柱顶面上的第二子导电柱；覆盖所述第二子导电柱侧壁的第二子存储结构；

位于每一所述第二子导电柱顶面上的第三子导电柱；覆盖所述第三子导电柱顶面和侧壁的第三子存储结构；

其中，所述第一子导电柱、第二子导电柱、所述第三子导电柱之间直接接触，所述第一子存储结构、第二子存储结构、第三子存储结构之间直接接触。

4.根据权利要求3所述的半导体结构，其特征在于，

第一子存储结构包括：覆盖每一所述第一子导电柱侧壁的多个下电极导电层，覆盖每一所述下电极导电层的多个介质层，覆盖多个所述介质层及相邻的两个所述介质层之间的半导体层的顶面的上电极导电层，位于所述上电极导电层中依次层叠设置的导电材料层和介质材料层；

第二子存储结构包括：覆盖每一所述第二子导电柱侧壁的多个下电极导电层，覆盖每一所述下电极导电层的多个介质层，覆盖多个所述介质层及所述介质材料层顶面的上电极导电层，位于所述上电极导电层中依次层叠设置的导电材料层和介质材料层；

第三子存储结构包括：覆盖每一所述第三子导电柱侧壁和顶面的多个上电极导电层，覆盖每一所述上电极导电层的多个介质层，覆盖多个所述介质层及所述介质材料层顶面的下电极导电层，位于所述下电极导电层中及顶面的导电材料层；

其中，第一、二、三子存储结构中上、下电极导电层相互连接形成完整上、下电极层；

第一、二、三子存储结构中介质层相互连接形成完整介质层。

5.根据权利要求1所述的半导体结构，其特征在于，所述晶体管还包括：分别在所述第一方向上设置在所述半导体主体的两个端部处的源极和漏极。

6.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：多条位线；

每一所述位线与多个所述半导体主体的底面直接接触。

7.根据权利要求1所述的半导体结构，其特征在于，所述导电柱通过外延生长工艺形成；所述存储结构至少通过选择性沉积工艺形成。

8.一种存储器，其特征在于，包括：如权利要求1至7中任一项所述的半导体结构。

9.一种半导体结构的制作方法，其特征在于，所述方法包括：

提供半导体层；

在所述半导体层中形成多个晶体管，每个所述晶体管均包括沿第一方向延伸的半导体主体及覆盖所述半导体主体的至少一个侧面的栅极结构；所述第一方向为所述半导体层的厚度方向；

在每一所述半导体主体暴露的顶面均形成导电柱；

形成覆盖所述导电柱的存储结构。

10.根据权利要求9所述的半导体结构的制作方法，其特征在于，每一所述导电柱包括沿所述第一方向堆叠设置的N个子导电柱，N为大于或者等于1的正整数；相应地，所述存储结构包括沿所述第一方向堆叠设置的N个子存储结构；

形成所述导电柱和所述存储结构，包括：

在所述半导体主体上形成一个子导电柱和相应的一个子存储结构；

沿所述第一方向，依次形成(N-1)个子导电柱和相应的(N-1)个子存储结构。

11.根据权利要求10所述的半导体结构的制作方法，其特征在于，所述第一方向堆叠设置的三个子存储结构，所述形成所述导电柱和所述存储结构，包括：

在每一所述半导体主体暴露的顶面上均形成第一子导电柱；

形成覆盖所述第一子导电柱的第一子存储结构；

在每一所述第一子导电柱暴露的顶面上均形成第二子导电柱；所述第一子导电柱与相应的所述第二子导电柱直接接触；

形成覆盖所述第二子导电柱的第二子存储结构；所述第一子存储结构与所述第二子存储结构直接接触；

在每一所述第二子导电柱暴露的顶面上均形成第三子导电柱；所述第三子导电柱与相应的所述第二子导电柱直接接触；

形成覆盖所述第三子导电柱的第三子存储结构；所述第三子存储结构与所述第二子存储结构直接接触。

12.根据权利要求11所述的半导体结构的制作方法，其特征在于，所述形成覆盖所述第一子导电柱的第一子存储结构，包括：

通过选择性沉积工艺，形成覆盖每一所述第一子导电柱顶面和侧壁的多个下电极导电层；

通过选择性沉积工艺，形成覆盖每一所述下电极导电层的多个介质层；相邻的两个所述介质层之间形成第一间隙；

形成覆盖多个所述介质层及多个所述第一间隙底部的上电极导电层。

13.根据权利要求12所述的半导体结构的制作方法，其特征在于，所述方法还包括：

在每一所述第一子导电柱暴露的顶面上均形成第二子导电柱之前，在形成有上电极导电层多个第一间隙中依次形成导电材料层和介质材料层；

去除所述第一子导电柱顶面的下电极导电层、介质层及上电极导电层，以暴露所述第一子导电柱的顶面；其中，所述介质材料层的顶面与所述第一子导电柱暴露的顶面基本齐平。

14.根据权利要求13所述的半导体结构的制作方法，其特征在于，所述导电柱的材料与所述导电材料层的材料相同或不同。

15.根据权利要求13所述的半导体结构的制作方法，其特征在于，形成覆盖所述第二子导电柱的第二子存储结构，包括：

通过选择性沉积工艺，形成覆盖每一所述第二子导电柱顶面和侧壁的多个下电极导电层；

通过选择性沉积工艺，形成覆盖每一所述上电极导电层的多个介质层；相邻的两个所述介质层之间形成第二间隙；

形成覆盖多个所述介质层及多个所述第二间隙底部的上电极子导电层；所述第二子存储结构的上电极导电层与所述第一子存储结构的上电极导电层直接接触。

16.根据权利要求15所述的半导体结构的制作方法，其特征在于，所述方法还包括：

在每一所述第二子导电柱暴露的顶面上均形成第三子导电柱之前，在形成有上电极导电层多个第二间隙中依次形成导电材料层和介质材料层；

去除所述第二子导电柱顶面的下电极导电层、介质层及上电极导电层，以暴露所述第二子导电柱的顶面；其中，所述介质材料层的顶面与所述上电极导电柱暴露的顶面基本齐平。

17.根据权利要求15所述的半导体结构的制作方法，其特征在于，形成覆盖所述第三子导电柱的第三子存储结构，包括：

通过选择性沉积工艺，形成覆盖每一所述第三子导电柱顶面和侧壁的多个下电极导电层；

通过选择性沉积工艺，形成覆盖每一所述下电极导电层的多个介质层；相邻的两个所述介质层之间形成第三间隙；

形成覆盖多个所述介质层及多个所述第三间隙底部的上电极导电层；

所述方法还包括：

在形成有所述上电极导电层多个第三间隙中及所述上电极导电层的顶部形成第三导电材料层；

其中，第一、二、三子存储结构中上、下电极导电层相互连接形成完整上、下电极层；

第一、二、三子存储结构中介质层相互连接形成完整介质层。

18.根据权利要求9所述的半导体结构的制作方法，其特征在于，

在所述半导体层中形成多个晶体管，包括：

从所述半导体层的表面沿第一方向刻蚀所述半导体层，形成晶体管的半导体主体；

在所述半导体主体的至少一个侧面形成晶体管的栅极结构；

在所述半导体主体沿所述第一方向上相对的两端分别形成晶体管的源极和漏极。

19.根据权利要求9所述的半导体结构的制作方法，其特征在于，所述方法还包括：

在所述半导体层中形成多条位线；

每一所述位线与多个所述半导体主体的底面直接接触。

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