CN115223999A - 半导体结构及其制作方法、存储器、存储系统 - Google Patents

Abstract

本申请实施例提出了一种半导体结构及其制作方法、存储器、存储系统，其中，半导体结构的制作方法包括：提供衬底；衬底包括第一半导体层及位于第一半导体层上的第二半导体层；形成贯穿第二半导体层延伸至第一半导体层中且沿第一方向排布的多个第一凹槽；形成贯穿第二半导体层且沿第二方向排布的多个第二凹槽；第一凹槽和第二凹槽将第二半导体层划分为多个呈阵列排布的有源柱；在多个第一凹槽和第二凹槽中形成第一介质层；去除第一半导体层，以暴露出部分第一介质层；沿第一方向相邻的两个暴露的部分第一介质层之间形成第三凹槽；在第三凹槽中形成与所述有源柱电连接的位线结构。

Description

半导体结构及其制作方法、存储器、存储系统

技术领域

本申请涉及半导体技术领域，涉及但不限于一种半导体结构及其制作方法、存储器、存储系统。

背景技术

半导体结构中的晶体管在电子设备中被广泛地用作开关器件或驱动装置。例如，晶体管可以用于动态随机存储器(DRAM，Dynamic Random Access Memory)中，用于控制每一存储单元中的电容。动态随机存取存储器的基本存储单元结构由一个晶体管和一个存储电容组成，其主要的作用原理是利用电容内存储电荷的多少来代表一个二进制比特(bit)是l还是0。

然而，相关技术中形成晶体管的过程中还存在诸多问题亟待改善。

发明内容

为解决相关技术问题，本申请实施例提出了一种半导体结构及其制作方法、存储器、存储系统。

本申请实施例提供了一种半导体结构，包括：

多个呈阵列排布的有源柱，所述有源柱用于形成晶体管；

多条位线结构，每一条所述位线结构与所述呈阵列排布的有源柱中的一排有源柱连接，所述有源柱在预设平面的正投影位于所述位线结构在所述预设平面的正投影内，所述预设平面与所述有源柱延伸的方向垂直。

上述方案中，所述多条位线结构为非直线。

上述方案中，所述半导体结构还包括：导电接触层，位于所述有源柱与所述位线结构之间。

上述方案中，所述半导体结构还包括：气隙隔离结构和盖帽层；其中，

所述盖帽层覆盖所述气隙隔离结构和所述位线结构；所述气隙隔离结构位于相邻的两条位线结构之间，且所述气隙隔离结构的远离所述盖帽层的表面与所述导电接触层靠近所述盖帽层的表面基本平齐。

上述方案中，所述晶体管包括：

源极，位于所述有源柱的第一端和第二端中的其中之一；

漏极，位于所述有源柱的第一端和第二端中剩余的一端；所述第一端与所述第二端分别为所述有源柱在延伸方向上相对的两个端；

栅极结构，位于所述有源柱的至少一侧。

上述方案中，所述半导体结构还包括：

存储单元，所述存储单元的一端与对应的所述有源柱的第二端耦合；以及

多个互连层，每一所述互连层与所述呈阵列排布的有源柱中的一行有源柱对应的多个所述存储单元耦接，所述互连层用于将对应的多个所述存储单元连接到参考信号。

本申请实施例又提供了一种存储器，包括：如本申请上述实施例中所述的半导体结构。

本申请实施例提供了一种存储系统，包括：如本申请上述实施例中所述的存储器；以及，

存储器控制器，与所述存储器连接，且用于控制所述存储器。

本申请实施例还提供了一种半导体结构的制作方法，包括：

提供衬底；所述衬底包括第一半导体层及位于所述第一半导体层上的第二半导体层；

形成贯穿所述第二半导体层延伸至所述第一半导体层中且沿第一方向排布的多个第一凹槽；

形成贯穿所述第二半导体层且沿第二方向排布的多个第二凹槽；所述第一凹槽和所述第二凹槽将所述第二半导体层划分为呈阵列排布的有源柱；所述第一方向和第二方向相交且均与所述有源柱的延伸方向垂直；

在多个所述第一凹槽和所述第二凹槽中形成第一介质层；

去除所述第一半导体层，以暴露出所述第一介质层延伸至所述第一半导体层中的部分；其中，沿第一方向相邻的两个暴露的部分所述第一介质层之间形成第三凹槽；

在所述第三凹槽中形成位线结构。

上述方案中，所述衬底还包括：位于所述第一半导体层和所述第二半导体层之间的第二介质层；

所述形成贯穿所述第二半导体层延伸至所述第一半导体层中且沿第一方向排布的多个第一凹槽，包括：

形成贯穿所述第二半导体层、所述第二介质层，且延伸至所述第一半导体层中的多个第一凹槽；在去除所述第一半导体层后，暴露出所述第一介质层延伸至所述第一半导体层中的部分及所述第二介质层；

所述方法还包括：

形成所述位线结构之前，去除位于所述第三凹槽中的所述第二介质层。

上述方案中，所述方法还包括：

在去除位于所述第三凹槽中的所述第二介质层后，暴露出所述有源柱的第一端；

在每一所述有源柱的第一端形成导电接触层；

在所述第三凹槽中形成位线结构，包括：

在所述第三凹槽中形成覆盖所述导电接触层的所述位线结构。

上述方案中，所述方法还包括：去除位于多个所述位线结构之间的部分所述第一介质层，形成多个第四凹槽；

形成覆盖所述第四凹槽与所述位线结构的盖帽层；其中，每一所述第四凹槽中远离所述盖帽层的表面与所述导电接触层靠近所述盖帽层的表面基本平齐，所述第四凹槽形成气隙隔离结构。

上述方案中，所述有源柱用于形成晶体管；所述方法还包括：

在去除所述第一半导体层之前，在所述有源柱的第二端形成源极和漏极中的其中之一，所述第二端与第一端分别为所述有源柱在延伸方向上相对的两个端；以及

在所述有源柱的至少一侧形成栅极结构；

在去除所述第一半导体层后，在所述有源柱的第一端形成所述源极和所述漏极中剩余的一个。

上述方案中，所述方法还包括：

在去除所述第一半导体层之前，形成存储单元，所述存储单元的一端与对应的所述有源柱的第二端耦合；以及

形成多个沿第二方向排布的互连层；每一所述互连层沿第一方向延伸且与对应的多个所述存储单元的另一端耦接；所述互连层用于将对应的多个所述存储单元的连接到参考信号。

本申请实施例提出了一种半导体结构及其制作方法、存储器、存储系统。本申请各实施例中，通过形成用于将第二半导体结构划分成多个有源柱的多个第一凹槽和多个第二凹槽，多个第一凹槽沿第一方向排布，多个第二凹槽沿第二方向排布，所述第一方向和第二方向相交且均与所述有源柱的延伸方向垂直；并且，将所述第一凹槽沿所述有源柱的延伸方向的尺寸设置为大于所述第二凹槽沿所述有源柱的延伸方向的尺寸，使得在延伸的地方两个相邻的所述第一凹槽之间形成第三凹槽，然后，在所述第三凹槽中填充导电材料形成位线结构。这样，使得位线结构直接形成在相邻的两个第一凹槽之间，且与两个第一凹槽之间对应的多个用于形成晶体管的有源柱耦接，该位线所在的第三凹槽可以随着有源柱的偏移而偏移，同时还能保证与有源柱的耦接，如此，可以实现位线结构与晶体管之间的自对准，降低位线结构与多个晶体管的对准偏移，增大半导体结构的工艺窗口；同时，通过在第三凹槽中形成位线结构，可以提高晶体管和所述位线结构的对准精度，从而减小晶体管与位线结构的接触电阻，进而减小由晶体管与位线结构的接触不良造成的RC延迟。

附图说明

图1为本申请实施例中提供的一种DRAM晶体管的电路连接示意图；

图2为本申请实施例中提供的一种位线结构与晶体管之间出现对准偏移的俯视示意图；

图3为本申请实施例中提供的半导体结构的制作方法的流程示意图；

图4a-图4o为本申请实施例中提供的一种半导体结构的制作过程的剖面示意图。

附图标记说明：

200-衬底；201-晶体管；202-位线结构；400-衬底；401-第一半导体层；402-第二半导体层；403-第一凹槽；404-第二凹槽；405-有源柱；4051-漏极；4052-源极；4053-沟道区；4054-栅极结构；4054a-栅极；4054b-栅氧化层；4055-轻掺杂漏区；406-第二介质层；407-第一介质层；408-存储单元；4081-第一电极；4082-介质层；4083-第二电极；409-互连层；410-第三凹槽；411-载体层；412-导电接触层；413-位线结构；414-第四凹槽；415-盖帽层。

在上述附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。

具体实施方式

下面将参照附图更详细地描述本申请公开的示例性实施方式。虽然附图中显示了本申请的示例性实施方式，然而应当理解，可以以各种形式实现本申请，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本申请，并且能够将本申请公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了能够更加详尽地了解本申请实施例的特点与技术内容，下面结合附图对本申请实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本申请实施例。

本申请实施例涉及的半导体结构是将被用于后续制程以形成最终的器件结构的至少一部分。这里，所述最终的器件可以包括存储器，所述存储器包括但不限于动态随机存取存储器，以下仅以动态随机存取存储器为例进行说明。但需要说明的是，以下实施例关于动态随机存取存储器的描述仅用来说明本申请，并不用来限制本申请的范围。

可以理解的是，动态随机存取存储器均由多个存储单元结构构成，每一个存储单元结构主要是由一个晶体管与一个由晶体管所操控的存储单元(电容)构成，即动态随机存取存储器包括1个晶体管(T，Transistor)和1个电容(C，Capacitor)(1T1C)的架构；其主要的作用原理是利用电容内存储电荷的多少来代表一个二进制比特是l还是0。

图1为本申请实施例中提供的一种采用1T1C的架构的控制电路示意图。如图1所示，晶体管T的漏极与位线(BL，Bit Line)电连接，晶体管T的源区与电容C的其中一个电极板电连接，电容C的另外一个电极板可以连接参考电压，所述参考电压可以是地电压也可以是其他电压，晶体管T的栅极与字线(WL，Word Line)连接；通过字线WL施加电压控制晶体管T导通或截止，位线BL用于在晶体管T导通时，对所述晶体管T执行读取或写入操作。

在一些实施例中，先在半导体层的正面形成晶体管，再在半导体层的背面对应晶体管的位置刻蚀位线凹槽，并在位线凹槽中填充导电材料从而形成位线结构，位线结构与晶体管的一端耦接；然而，在其工艺制程中，受键合工艺、结构层之间的应力影响，晶体管的一端与位线结构的对准成为难题。

示例性的，参考图2，首先，通过光刻技术在衬底200的正面形成晶体管的预设图案，在衬底的背面形成位线结构的预设图案；其次，通过刻蚀等工艺在衬底的正面形成多个沿第一方向(如图2中示出的X轴方向)和第二方向(如图2中示出的Y轴方向)呈阵列排布的晶体管201，其中，晶体管的一端延伸至衬底中；再将衬底翻转，在衬底200的背面对应晶体管的位置刻蚀位线凹槽，并在位线凹槽中填充导电材料，从而形成多个沿X轴方向并列排布的多条位线结构202。理论上，每一条位线结构202沿Y轴方向延伸，并且可以与多个晶体管201的一端连接。然而，在实际操作中，受键合工艺或其他结构层之间的应力影响，使得晶体管201的实际形成位置与晶体管201的预设位置之间出现偏移，如图2中出现的沿Y轴方向的一排晶体管201出现歪斜的情况；此时，在按照位线结构的预设位置形成位线结构202后，位线结构202与晶体管201之间出现偏移，换言之，位线结构与晶体管的一端的对准窗口减小，对准难度增大；进一步地，当偏移距离达到一定程度，晶体管的一端将偏离位线结构的对准窗口，进而使得部分晶体管甚至无法与位线结构连接。另外，在位线结构与部分晶体管未连接的位置处，还会形成高阻区，带来电阻-电容(RC)延迟等问题。

在一些实施例中，可以通过增加位线结构202沿第一方向上的宽度，以增大位线结构与晶体管的对准窗口，降低对准难度；然而，在减小相邻两个位线结构之间的距离时，位线结构之间的寄生电容或耦合电容逐渐增大，进而影响存储器的运行速度。

鉴于此，为解决上述问题中的一个或多个，本申请实施例提供了一种半导体结构的制作方法。图3为本申请实施例提供的半导体结构的制作方法的流程示意图。如图3所示，本申请实施例提供的半导体结构的制作方法包括以下步骤：

步骤S301：提供衬底；所述衬底包括第一半导体层及位于所述第一半导体层上的第二半导体层；

步骤S302：形成贯穿所述第二半导体层延伸至所述第一半导体层中且沿第一方向排布的多个第一凹槽；

步骤S303：形成贯穿所述第二半导体层且沿第二方向排布的多个第二凹槽；所述第一凹槽和所述第二凹槽将所述第二半导体层划分为呈阵列排布的有源柱；所述第一方向和第二方向相交且均与所述有源柱的延伸方向垂直；

步骤S304：在多个所述第一凹槽和所述第二凹槽中形成第一介质层；

步骤S305：去除所述第一半导体层，以暴露出部分所述第一介质层；其中，沿第一方向相邻的两个暴露的部分所述第一介质层之间形成第三凹槽；

步骤S306：在所述第三凹槽中形成与所述有源柱电连接的位线结构。

应当理解，图3中所示的步骤并非排他的，也可以在所示操作中的任何步骤之前、之后或之间执行其他步骤；图3中所示的各步骤可以根据实际需求进行顺序调整。图4a至图4o为本申请实施例提供的一种半导体结构的制作过程的剖面示意图。下面结合图3、图4a至图4o，对本申请实施例提供的半导体结构的制作方法进行详细地说明。

参考图4a、图4b，执行步骤S301，提供衬底400。

所述衬底400包括第一半导体层401和第二半导体层402；所述第二半导体层402位于所述第一半导体层401上。所述第一半导体层401和第二半导体层402的材料可以相同也可以不同；优选地，所述第一半导体层401和第二半导体层402的材料相同。这里，所述第一半导体层401或所述第二半导体层402的材料可以包括硅(Si)、锗(Ge)、锗化硅(SiGe)等。

这里，图4a为XOZ平面的剖视图，图4b为XOY平面的俯视图，其中，图4b为图4a沿A-A截面的俯视图。

参考图4a、图4b，执行步骤S302，形成多个第一凹槽403。多个所述第一凹槽403沿第一方向间隔排布；每一所述第一凹槽403贯穿所述第二半导体层402且延伸至所述第一半导体层401中；形成所述第一凹槽403的方法包括但不限于等离子体干法刻蚀。

参考图4c，执行步骤S303，形成多个第二凹槽404。多个所述第二凹槽404贯穿所述第二半导体层402，且多个所述第二凹槽404沿第二方向排布。这里，多个所述第一凹槽403和多个所述第二凹槽404将所述第二半导体层402划分为多个有源柱405；多个所述有源柱405沿第一方向和第二方向呈阵列排布，这里，所述有源柱405在后续工艺中用于形成晶体管。这里，形成所述第二凹槽404的方法包括但不限于等离子体干法刻蚀。

需要说明的是，本申请中第一方向与第二方向相交，即所述第一方向与所述第二方向之间的夹角为0-90度之间的任一角度。这里，所述第一方向、第二方向均与所述有源柱的延伸方向垂直。为了清楚的描述本申请，以下实施例中以第一方向与第二方向垂直为例进行说明。示例性的，所述第一方向为图4a中示出的X轴方向；所述第二方向为图4b中示出的Y轴方向；所述有源柱的延伸方向为图4a中示出的Z轴方向。需要说明的是，以下实施例中关于方向的描述仅用于说明本申请，并不用来限制本申请的范围。

另外，可以理解的是，由于第二凹槽404仅贯穿第二半导体层402，因此，所述第一凹槽403沿Z轴方向的尺寸大于所述第二凹槽404沿Z轴方向的尺寸。

在一些实施例中，参考图4a，所述衬底400还包括：位于所述第一半导体层401和所述第二半导体层402之间的第二介质层406；

所述形成贯穿所述第二半导体层402延伸至所述第一半导体层401中且沿第一方向排布的多个第一凹槽403，包括：

形成贯穿所述第二半导体层402、所述第二介质层406，且延伸至所述第一半导体层401中的多个第一凹槽403。

换言之，所述第一凹槽403贯穿所述第二半导体层402、所述第二介质层406，且延伸至所述第一半导体层401中，而第二凹槽404仅贯穿所述第二半导体层402，停止在第二介质层406上；从而，所述第一凹槽403沿Z轴方向的尺寸大于所述第二凹槽404沿Z轴方向的尺寸。

这里，第二介质层406可以作为第二凹槽404的刻蚀停止层。所述第二介质层406又可称为掩埋氧化层(Buried Oxide)，所述第二介质层406的组成材料包括但不限于氧化硅。实际操作中，在所述衬底为直接提供的绝缘体上硅时，所述第二介质层406可以通过提供衬底而直接得到；同时，所述第二介质层406也可以是通过物理气相沉积(Physical VaporDeposition，PVD)工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺、原子层沉积(Atomic Layer Deposition，ALD)等工艺在第一半导体层401上形成而得到。

参考图4d、图4e，执行步骤304，在第一凹槽403和所述第二凹槽404中形成第一介质层407。所述第一介质层407的材料包括但不限于氧化硅；形成所述第一介质层407的方法包括但不限于PVD、CVD等工艺。

这里，图4d为XOZ平面的剖视图，图4e为XOY平面的俯视图，其中，图4e为图4d沿B-B截面的俯视图。

在一些实施例中，所述有源柱用于形成晶体管，所述方法还包括：

在去除所述第一半导体层之前，在所述有源柱的第二端形成源极和漏极中的其中之一，所述第二端与第一端分别为所述有源柱在延伸方向上相对的两个端；以及

在所述有源柱的至少一侧形成栅极结构；

在去除所述第一半导体层后，在所述有源柱的第一端形成所述源极和所述漏极中剩余的一个。

示例性的，参考图4f，所述第一端和所述第二端为所述有源柱405在Z轴方向上相对的两个端；其中，所述有源柱的第一端为所述有源柱的两端中靠近所述第一半导体层401的一端；所述有源柱的第二端为所述有源柱的两端中远离所述第一半导体层401的一端。

本实施例中，在所述有源柱的第一端可以形成源极或漏极其中之一；在所述有源柱的第二端可以形成漏极或源极中剩余的一个，源极和漏极的位置可以互换。换言之，在所述有源柱的第一端形成源极，则在所述有源柱的第二端形成漏极；同样，在所述有源柱的第一端形成漏极，则在所述有源柱的第二端形成源极。为了便于描述，本实施例中以在所述有源柱的第一端形成漏极，在所述有源柱的第二端形成源极为例进行说明。其中，形成所述源极和漏极的方法包括但不限于离子注入、热扩散等工艺。

通常为了提高工艺的可操作性，在去除所述第一半导体层401之前，在所述有源柱的第二端形成源极；而在去除所述第一半导体层401之后，在所述有源柱的第一端形成漏极。

这里，参考图4f、图4g，漏极4051和源极4052之间的区域为沟道区4053。所述栅极结构4054可以位于沟道区4053的一侧；也可以是位于沟道区4053的相对两侧；还可以是位于沟道区4053的周围。具体位置可以根据晶体管的实际需求进行设定；本实施例中，以栅极结构4054位于沟道区4053的一侧为例进行说明。在本实施例中，多个栅极结构4054沿第二方向排布，每一所述栅极结构4054沿第一方向延伸。

参考图4g，所述栅极结构4054包括栅极4054a和栅氧化层(Gate oxide layer)4054b。其中，栅氧化层4054b位于栅极4054a和所述沟道区4053之间，用于电隔离沟道区4053和栅极4054a。可以理解的是，晶体管中的栅氧化层可以用于感应出不同的电场并施加在沟道区表面，以使第一半导体层中的少数载流子被吸附到沟道区表面积累并反型，使得栅氧化层变得和源极、漏极的掺杂类型一样，从而实现源极与漏极之间的导通。

这里，栅极的材料可以包括但不限于金属(如钨)或多晶硅(Poly)；栅氧化层的材料可以包括但不限于氧化硅。

在一些实施例中，参考图4g，对栅极施加栅极电压，即产生强电场之后，电子沿着电场方向不断漂移，不断加速，即可获得很大的动能，在该电子从源极到漏极时，由于压差的存在使得电子对栅氧化层产生碰撞，并注入到栅氧化层中，进而产生热载流子效应；该热载流子效应对晶体管的可靠性影响较大。基于此，在晶体管中的漏极和沟道区之间还可以设置轻掺杂漏区4055，所述轻掺杂漏区4055用于承受部分电压，以减弱漏区电场，进而改进热载流子效应。

需要说明的是，栅极结构4054可以在去除所述第一半导体层401之前形成，也可以在去除所述第一半导体层401之后形成，实际操作顺序可以根据实际需求选择设置。

这里，图4f为YOZ平面的剖视图，图4g为YOZ平面的俯视图，图4h为XOZ平面的剖视图，图4i为XOY平面的俯视图，其中，图4f为图4i沿C-C截面的剖视图，图4g为图4f中虚线框对应的放大示意图，图4h为图4i沿D-D截面的剖视图。

接下来，继续参考图4g、图4h、图4i，所述方法还包括：

在去除所述第一半导体层401之前，形成存储单元408，所述存储单元408的一端与对应的所述有源柱的第二端耦合；以及

形成多个沿第二方向排布的互连层409；每一所述互连层409沿第一方向延伸且与对应的多个所述存储单元408的另一端耦接；所述互连层409用于将对应的多个所述存储单元408的连接到参考信号。

所述存储单元408用于存储写入的数据，在一些具体实施例中，所述存储单元可以包括电容；所述电容包括第一电极4081、覆盖所述第一电极的介质层4082，覆盖所述介质层的第二电极4083。可以理解的是，所述存储单元408的一端为电容的第一电极4081；所述存储单元的另一端为电容的第二电极4083。这里，所述电容的第一电极4081与所述有源柱的第二端(即源极)连接；所述电容的第二电极4083与所述互连层409连接。

这里，形成所述电容包括形成与所述有源柱的第二端耦合的第一电极，形成覆盖所述第一电极的介质层，形成覆盖所述介质层的第二电极。

所述第一电极4081和第二电极4083的材料均包括但不限于氮化钛(TiN)，所述介质层4082的材料包括高介电常数(High-K)材料，其中，高介电常数材料一般指介电常数高于3.9的材料，且通常显著高于该值。在一些具体示例中，所述介质层4082的材料可以包括但不限于氧化铪(HfO₂)；形成所述第一电极、介质层、第二电极的方法包括但不限于PVD、CVD、ALD等工艺。

接下来，形成与所述电容的第二电极连接的多个互连层409；参考图4h、图4i，多个互连层409沿Y轴方向平行排布，每一互连层409沿X轴方向延伸，且与X轴方向上的多个存储单元408的第二侧连接；这里，互连层409用于将对应的多个所述存储单元的连接到参考信号。所述参考电压可以为地电压，也可以包括其它电压。

参考图4j、图4k，执行步骤305，去除所述第一半导体层401。

具体地，形成所述互连层409之后，将所述衬底400进行翻转，并对所述衬底400进行减薄处理；这里的减薄处理即为去除所述衬底400中的第一半导体层401。实际操作时，去除第一半导体层401所采用的方法包括但不限于干法刻蚀。

需要说明的是，在所述第一半导体层401和第二半导体层402之间未设置第二介质层406时，在将第一半导体层401去除后，暴露出部分所述第一介质层407；其中，被暴露出的部分第一介质层407延伸至所述第一半导体层401中；此时，沿第一方向相邻的两个暴露的部分所述第一介质层407之间形成第三凹槽410，参考图4j。

在另一些实施例中，所述第一半导体层401和第二半导体层402之间设置第二介质层406时，在去除所述第一半导体层401后，暴露出部分第一介质层407及所述第二介质层406，参考图4k。基于此，所述方法还包括：形成所述位线结构之前，去除所述第二介质层406，以在两个暴露的部分所述第一介质层407之间形成第三凹槽410，参考图4k。

需要说明的是，第三凹槽410与第一凹槽403平行；具体地，多个第三凹槽410沿X轴方向排布，且每一所述第三凹槽410沿Y轴方向延伸。

需要说明的是，在一些具体实施例中，在将衬底400进行翻转之前，在所述第二半导体层的上方设置一层载体层411，所述载体层411用于保护第二半导体层402中的晶体管、电容、互连层等结构不被破坏。

在一些实施例中，所述方法还包括：

在去除位于所述第三凹槽410中的所述第二介质层406后，暴露出所述有源柱的第一端；

在每一所述有源柱的第一端形成导电接触层412。

参考图4l，所述导电接触层412与所述有源柱的第一端(如漏极)接触，用于降低接触电阻，提高导电性能。其中，形成所述导电接触层412包括在所述有源柱的第一端上沉积一层金属层，然后通过退火处理，形成导电接触层。在一些具体实施例中，所述金属层的材料包括钴(Co)、镍(Ni)等元素；示例性的，在所述有源柱的第一端上沉积一层金属镍(Ni)，然后，对形成有金属镍的有源柱进行高温退火处理，退火的过程中，有源柱中的硅元素与金属镍发生反应，生成金属硅化物，如硅化镍(SiNi)；这里硅化镍用于降低有源柱的一端(如漏极)与位线结构的接触电阻。

参考图4m，执行步骤306，在每一所述第三凹槽中形成位线结构413。

具体地，在所述第三凹槽中形成位线结构，包括：在所述第三凹槽中形成覆盖所述导电接触层412的所述位线结构。其中，所述位线结构413可以包括位线和/或位线接触；示例性的，在所述半导体结构中未形成位线接触时，则这里的位线结构可以为位线接触。在所述半导体结构中已形成位线接触时，则这里的位线结构可以为与位线接触连接的位线。在所述半导体结构中未形成位线接触时，则这里的位线结构可以为位线接触和位线；其中，形成所述位线结构的方法包括：在每一所述第三凹槽中形成位线接触，再形成与所述位线接触连接的位线。这里，每一条位线结构与所述呈阵列排布的有源柱中的一排有源柱的连接。并且随着所述第三凹槽410的结构特征，每一条位线结构413均沿Y轴方向延伸；多个位线结构413均沿X轴方向平行排布。需要说明的是，每一条位线结构413可以是沿Y轴方向延伸的直线，也可以是沿Y轴方向延伸的非直线。具体地，

若在执行上述多个步骤的过程中，受外界应力影响较小，使得沿Y轴方向形成的多个有源柱的第一端之间的连线呈直线，那么，在多个有源柱的第一端上方形成的第三凹槽则为直线；因此，在所述第三凹槽中形成的位线结构也沿Y轴方向呈直线延伸。

若在执行上述多个步骤的过程中，存在受键合工艺或其他结构层之间的应力影响，则使得有源柱的第一端的实际形成位置与有源柱的第一端的预设位置之间出现偏移，参考图4n，换言之，实际形成的一排有源柱的第一端之间的连线可以为非直线，例如曲线，进而使得在所述一排有源柱的第一端上方形成的第三凹槽为非直线，例如曲线，基于此，在所述第三凹槽中形成的所述位线结构413也为非直线，例如曲线。

在一些实施例中，所述位线结构413在第一方向上的宽度大于等于所述有源柱的第一端在第一方向上的宽度，也可以理解为，所述一排有源柱在预设平面的正投影位于所述位线结构在所述预设平面的正投影内，所述预设平面与所述有源柱延伸的方向垂直。

需要说明的是，图4j、图4k、图4l、图4m均为(-X)O(-Z)平面的剖视图，图4n为XOY平面的俯视图；其中，-X轴方向与X轴方向为同一坐标轴上两个相对的延伸方向；-Z轴方向与Z轴方向为同一坐标轴上两个相对的延伸方向。

可以理解的是，直接在第三凹槽中形成位线结构413，可以实现有源柱的第一端与所述位线结构的自对准，避免了工艺制程中位线结构与多个晶体管的对准过程，降低了位线结构与多个晶体管之间的位置偏移，增大了半导体结构的工艺窗口。实际操作中，减少位线结构与部分晶体管未连接的机率，进而减少晶体管与位线结构之间形成高阻区的概率，从而避免由高阻区带来的RC延迟等问题。

在一些实施例中，参考图4o，所述方法还包括：去除位于多个所述位线结构之间的部分所述第一介质层407，形成多个第四凹槽414；

形成覆盖所述第四凹槽414与所述位线结构413的盖帽层415；所述盖帽层415的材料包括但不限于正硅酸酯(TEOS)；形成所述盖帽层415的方法包括但不限于PVD、CVD、ALD等工艺。

其中，每一所述第四凹槽414中远离所述盖帽层415的表面与所述导电接触层412靠近所述盖帽层415的表面基本平齐，所述第四凹槽414用于形成气隙隔离结构；所述气隙隔离结构中可以包括固体填充物，例如氧化硅；还可以包括空气。优选地，所述气隙隔离结构包括空气。应当理解，空气是良好的电介质，其相对介电常数明显较小。这里，在相邻的两个所述位线结构之间设置气隙隔离结构，可以减少耦合电容，进而增加器件的读写速度，改善器件的电学性能。

基于此，本申请实施例中，通过形成用于将第二半导体结构划分成多个有源柱的多个第一凹槽和多个第二凹槽，多个第一凹槽沿第一方向排布，多个第二凹槽沿第二方向排布，所述第一方向和第二方向相交且均与所述有源柱的延伸方向垂直；并且，将所述第一凹槽沿所述有源柱的延伸方向的尺寸设置为大于所述第二凹槽沿所述有源柱的延伸方向的尺寸，使得在延伸的地方两个相邻的所述第一凹槽之间形成第三凹槽，然后，在所述第三凹槽中填充导电材料形成位线结构。这样，使得位线结构直接形成在相邻的两个第一凹槽之间，且与两个第一凹槽之间对应的多个用于形成晶体管的有源柱耦接，该位线所在的第三凹槽可以随着有源柱的偏移而偏移，同时还能保证与有源柱的耦接，如此，可以实现位线结构与晶体管之间的自对准，降低位线结构与多个晶体管的对准偏移，增大半导体结构的工艺窗口；同时，通过在第三凹槽中形成位线结构，可以提高晶体管和所述位线结构的对准精度，从而减小晶体管与位线结构的接触电阻，进而减小由晶体管与位线结构的接触不良造成的RC延迟。

本申请实施例中还提供了一种半导体结构，所述半导体结构通过前述实施例中的所述制作方法得到；所述半导体结构包括：

多个呈阵列排布的有源柱，所述有源柱用于形成晶体管；

多条位线结构，每一条所述位线结构与所述呈阵列排布的有源柱中的一排有源柱连接，所述一排有源柱在预设平面的正投影位于所述位线结构在所述预设平面的正投影内，所述预设平面与所述有源柱延伸的方向垂直。

需要说明的是，参考图4n，在形成半导体结构的过程中，键合应力、压应力使得有源柱405(或晶体管)的实际形成位置与预设位置产生偏移，进而使得在一排有源柱(或晶体管)的一端形成的位线结构413呈曲线；该曲线状的位线结构413可以随着有源柱405(或晶体管)的实际位置而形成，提高了位线结构413与晶体管的连接可靠性，进而改善器件的电学性能。

在一些实施例中，所述多条位线结构为非直线。

需要说明的是，在另一些实施例中，通过本申请前述实施例中的制作方法得到的多排有源柱(或晶体管)中，并未出现部分有源柱(或晶体管)偏移的情况，则每一条位线结构所在的线段为直线。

在一些实施例中，所述半导体结构还包括：导电接触层，位于所述有源柱与所述位线结构之间。

在一些实施例中，所述半导体结构还包括：气隙隔离结构和盖帽层；其中，

所述盖帽层覆盖所述气隙隔离结构和所述位线结构；所述气隙隔离结构位于相邻的两条位线结构之间，且所述气隙隔离结构远离所述盖帽层的表面与所述导电接触层靠近所述盖帽层的表面基本平齐。

在一些实施例中，所述晶体管包括：

源极，位于所述有源柱的第一端和第二端中的其中之一；

漏极，位于所述有源柱的第一端和第二端中剩余的一端；所述第一端与所述第二端分别为所述有源柱在延伸方向上相对的两个端；

栅极结构，位于所述有源柱的至少一侧。

在一些实施例中，所述半导体结构还包括：

存储单元，所述存储单元的一端与对应的所述有源柱的第二端耦合；以及

多个互连层，每一所述互连层与所述呈阵列排布的有源柱中的一行有源柱的对应的多个所述存储单元耦接，所述互连层用于将对应的多个所述存储单元的连接到参考信号。

本申请实施例中还提供了一种存储器，包括：如本申请上述实施例中所述的半导体结构。

本申请实施例提供的存储器的制作方法制作得到的存储器与上述实施例中的存储器类似，对于本申请实施例未详尽披露的技术特征，请参照上述实施例进行理解，这里，不再赘述。

本申请实施例提供一种存储系统，包括：如上述实施例中所述的存储器；以及，

存储器控制器，与所述存储器连接，且用于控制所述存储器。

应当理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本申请的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应当理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。

本申请所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (14)

1.一种半导体结构，其特征在于，包括：

多个呈阵列排布的有源柱，所述有源柱用于形成晶体管；

多条位线结构，每一条所述位线结构与所述呈阵列排布的有源柱中的一排有源柱连接，所述有源柱在预设平面的正投影位于所述位线结构在所述预设平面的正投影内，所述预设平面与所述有源柱延伸的方向垂直。

2.根据权利要求1所述的半导体结构，其特征在于，所述多条位线结构为非直线。

3.根据权利要求2所述的半导体结构，其特征在于，所述半导体结构还包括：导电接触层，位于所述有源柱与所述位线结构之间。

4.根据权利要求3所述的半导体结构，其特征在于，所述半导体结构还包括：气隙隔离结构和盖帽层；其中，

所述盖帽层覆盖所述气隙隔离结构和所述位线结构；所述气隙隔离结构位于相邻的两条位线结构之间，且所述气隙隔离结构远离所述盖帽层的表面与所述导电接触层靠近所述盖帽层的表面基本平齐。

5.根据权利要求2所述的半导体结构，其特征在于，所述晶体管包括：

源极，位于所述有源柱的第一端和第二端中的其中之一；

漏极，位于所述有源柱的第一端和第二端中剩余的一端；所述第一端与所述第二端分别为所述有源柱在延伸方向上相对的两个端；

栅极结构，位于所述有源柱的至少一侧。

6.根据权利要求5所述的半导体结构，其特征在于，所述半导体结构还包括：

存储单元，所述存储单元的一端与对应的所述有源柱的第二端耦合；以及

多个互连层，每一所述互连层与所述呈阵列排布的有源柱中的一行有源柱对应的多个所述存储单元耦接，所述互连层用于将对应的多个所述存储单元连接到参考信号。

7.一种存储器，其特征在于，包括：如权利要求1至6中任一项所述的半导体结构。

8.一种存储系统，其特征在于，包括：如权利要求7所述的存储器；以及，

存储器控制器，与所述存储器连接，且用于控制所述存储器。

9.一种半导体结构的制作方法，其特征在于，包括：

提供衬底；所述衬底包括第一半导体层及位于所述第一半导体层上的第二半导体层；

形成贯穿所述第二半导体层延伸至所述第一半导体层中且沿第一方向排布的多个第一凹槽；

形成贯穿所述第二半导体层且沿第二方向排布的多个第二凹槽；所述第一凹槽和所述第二凹槽将所述第二半导体层划分为多个呈阵列排布的有源柱；所述第一方向和第二方向相交且均与所述有源柱的延伸方向垂直；

在所述第一凹槽和所述第二凹槽中形成第一介质层；

去除所述第一半导体层，以暴露出部分所述第一介质层；其中，沿第一方向相邻的两个暴露的部分所述第一介质层之间形成第三凹槽；

在所述第三凹槽中形成与所述有源柱电连接的位线结构。

10.根据权利要求9所述的半导体结构的制作方法，其特征在于，所述衬底还包括：位于所述第一半导体层和所述第二半导体层之间的第二介质层；

所述形成贯穿所述第二半导体层延伸至所述第一半导体层中且沿第一方向排布的多个第一凹槽，包括：

形成贯穿所述第二半导体层、所述第二介质层，且延伸至所述第一半导体层中的多个第一凹槽；在去除所述第一半导体层后，暴露出所述第一介质层延伸至所述第一半导体层中的部分以及所述第二介质层；

所述方法还包括：

形成所述位线结构之前，去除位于所述第三凹槽中的所述第二介质层。

11.根据权利要求10所述的半导体结构的制作方法，其特征在于，所述方法还包括：

在去除位于所述第三凹槽中的所述第二介质层后，暴露出所述有源柱的第一端；

在所述有源柱的第一端形成导电接触层；

在所述第三凹槽中形成位线结构，包括：

在所述第三凹槽中形成覆盖所述导电接触层的所述位线结构。

12.根据权利要求11所述的半导体结构的制作方法，其特征在于，所述方法还包括：去除位于多个所述位线结构之间的部分所述第一介质层，形成多个第四凹槽；

形成覆盖所述第四凹槽与所述位线结构的盖帽层；其中，每一所述第四凹槽中远离所述盖帽层的表面与所述导电接触层靠近所述盖帽层的表面基本平齐，所述第四凹槽形成气隙隔离结构。

13.根据权利要求10所述的半导体结构的制作方法，其特征在于，所述有源柱用于形成晶体管，所述方法还包括：

在去除所述第一半导体层之前，在所述有源柱的第二端形成源极和漏极中的其中之一，所述第二端与第一端分别为所述有源柱在延伸方向上相对的两个端；以及

在所述有源柱的至少一侧形成栅极结构；

在去除所述第一半导体层后，在所述有源柱的第一端形成所述源极和所述漏极中剩余的一个。

14.根据权利要求13所述的半导体结构的制作方法，其特征在于，所述方法还包括：

在去除所述第一半导体层之前，形成存储单元，所述存储单元的一端与对应的所述有源柱的第二端耦合；以及

形成多个沿第二方向排布的互连层；每一所述互连层沿第一方向延伸且与对应的多个所述存储单元的另一端耦接；所述互连层用于将对应的多个所述存储单元的连接到参考信号。

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