CN114373764A - 晶体管阵列及其制造方法、存储器及其制造方法 - Google Patents

晶体管阵列及其制造方法、存储器及其制造方法 Download PDF

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CN114373764A CN202111643729.7A CN202111643729A CN114373764A CN 114373764 A CN114373764 A CN 114373764A CN 202111643729 A CN202111643729 A CN 202111643729A CN 114373764 A CN114373764 A CN 114373764A
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Abstract

本发明实施例提出了一种晶体管阵列及其制造方法，其中，所述晶体管阵列，包括：分别沿第一方向和第二方向排列的多个具有两个分支部的U型有源柱；其中，每一所述U型有源柱包括：沟道区；源极，位于所述沟道区的第一端；漏极，位于所述沟道区的第二端，其中，所述第一端和所述第二端分别为所述沟道区在第三方向上相对的两端，所述第三方向与用于形成所述晶体管阵列的衬底的表面垂直；所述第一方向与所述第二方向构成的平面垂直于所述第三方向；多个栅极结构，每一所述栅极结构位于沿第一方向排布的两个相邻U型有源柱之间；以及，多个相互电绝缘的连接部，每一所述连接部将与相应栅极结构物理接触的两个U型有源柱的两个相邻分支部电连接。

Description

晶体管阵列及其制造方法、存储器及其制造方法
技术领域
本申请涉及半导体技术领域，涉及但不限于一种晶体管阵列及其制造方法、存储器及其制造方法。
背景技术
半导体结构中的晶体管在电子设备中被广泛地用作开关器件或驱动装置。例如，晶体管可以用于动态随机存储器(Dynamic Random Access Memory，DRAM)中，用于控制每一存储单元(存储电容)。
相关技术中，半导体结构中的晶体管的构架主要包括平面晶体管和填埋式沟道晶体管，然而不论是平面晶体管还是填埋式沟道晶体管，其源极(Source，S)和漏极(Drain，D)均位于栅极(Gate，G)的水平两侧，这种结构下源极和漏极分别占用了不同的位置，使得晶体管的面积较大。另外，在存储器件中，晶体管的源极和漏极形成后会分别连接不同的结构，当源极和漏极位于栅极的水平两侧时，容易导致半导体器件内部的电路布线复杂，制造工艺难度大。
发明内容
为解决相关技术问题，本发明实施例提出了一种晶体管阵列及其制造方法、存储器及其制造方法。
本发明实施例提供了一种晶体管阵列，包括：
分别沿第一方向和第二方向排列的多个具有两个分支部的U型有源柱；其中，每一所述U型有源柱包括：
沟道区；
源极，位于所述沟道区的第一端；
漏极，位于所述沟道区的第二端，其中，所述第一端和所述第二端分别为所述沟道区在第三方向上相对的两端，所述第三方向与用于形成所述晶体管阵列的衬底的表面垂直；所述第一方向与所述第二方向构成的平面垂直于所述第三方向；
多个栅极结构，每一所述栅极结构位于沿第一方向排布的两个相邻U型有源柱之间；以及，
多个相互电绝缘的连接部，每一所述连接部将与相应栅极结构物理接触的两个U型有源柱的两个相邻分支部电连接。
上述方案中，每一所述栅极结构包括：栅极氧化层、栅极及第一隔离层；其中，
所述栅极氧化层至少覆盖沿第一方向排布的两个相邻所述U型有源柱相对设置的两个侧壁；
所述栅极位于沿第一方向排布的两个相邻U型有源柱的栅极氧化层之间；沿第二方向排布的每一排U型有源柱的栅极相互物理连接；
所述第一隔离层位于所述栅极和所述连接部之间。
上述方案中，每一所述栅极结构还包括：第二隔离层，所述第二隔离结构位于所述栅极结构在第三方向上与所述第一隔离层相对的另一端。
上述方案中，所述第一方向与所述第二方向之间的夹角范围为0-90度。
本发明实施例又提供了一种存储器，包括：
上述方案中，任一项所述的晶体管阵列；所述晶体管阵列具有多条沿第一方向并列排布的栅极，用于接收字线电压，并通过所述字线电压控制所述晶体管导通或截止；
多个存储单元，每一所述存储单元分别与所述晶体管阵列中一晶体管的源极或漏极连接；以及
多条沿第二方向并列排布的位线，每一所述位线分别与所述晶体管阵列中沿第一方向排布的一排晶体管的漏极或者源极连接，所述位线用于在所述晶体管导通时，对所述存储单元执行读取或写入操作；所述存储单元和所述位线连接不同的电极。
上述方案中，所述存储器包括：动态随机存取存储器、铁电存储器、相变存储器、磁变存储器或者阻变存储器。
上述方案中，所述存储器包括动态随机存取存储器，所述存储单元包括存储电容；
所述存储电容的一端与所述晶体管阵列中一晶体管的源极连接，所述存储电容的另一端接地，所述存储电容用于存储写入的数据。
上述方案中，多个存储电容呈正方形排列或者呈六边形排列。
上述方案中，所述存储电容包括杯形、圆筒形或者支柱形电容。
上述方案中，所述存储器包括阻变存储器，所述存储单元包括可调电阻，
所述可调电阻连接于所述位线和所述晶体管阵列中一晶体管的源极之间；或者，所述可调电阻连接于所述位线和所述所述晶体管阵列中一晶体管的漏极之间，所述可调电阻用于通过所述位线提供的位线电压调节存储的数据的状态。
本发明实施例又提供了一种晶体管阵列的制造方法，包括：
提供衬底；
沿所述衬底的第一表面，在所述衬底中形成多条间隔排布的绝缘条和有源条，所述绝缘条和有源条均沿第一方向延伸；所述第一方向与所述第一表面平行；
沿所述衬底的第一表面，在所述衬底中形成多条间隔排布的栅极隔离结构及栅极结构，所述栅极隔离结构及栅极结构均沿第二方向延伸；所述栅极隔离结构沿第三方向的尺寸小于所述有源条沿所述第三方向的尺寸；所述栅极结构沿第三方向的尺寸等于所述有源条沿所述第三方向的尺寸；所述第二方向与所述第一表面平行；所述第三方向与所述第一方向和第二方向均垂直；所述栅极隔离结构及栅极结构将每个所述有源条分为若干个U型的有源柱；每一所述有源柱具有两个分支部；
在每一所述有源柱的第一端形成每一晶体管的源极；
在每一所述有源柱的第二端形成每一所述晶体管的漏极，其中，所述第一端和所述第二端分别为所述有源柱在第三方向上相对的两端；所述源极与所述漏极之间的有源柱构成每一所述晶体管沟道区；
在所述有源柱上形成多个相互电绝缘的连接部，每一所述连接部将与相应栅极结构物理接触的两个有源柱的两个相邻分支部电连接。
上述方案中，所述在所述衬底中形成多条栅极结构，包括：
在所述衬底中形成多条栅极沟槽；每一所述有源柱在相应栅极沟槽中具有裸露的侧壁；
至少在每一所述有源柱的裸露的侧壁上形成栅极氧化层；
在形成有所述栅极氧化层的每一所述栅极沟槽中形成栅极；
在形成有所述栅极氧化层和所述栅极的每一所述栅极沟槽中形成第一隔离层，得到所述栅极结构，所述第一隔离层的表面与所述有源柱的表面平齐。
上述方案中，所述至少在每一所述有源柱的裸露的侧壁上形成栅极氧化层，包括：
通过原位氧化的方式，至少在每一所述U型的有源柱的所述裸露的侧壁形成栅极氧化层。
上述方案中，所述方法还包括：
在形成所述栅极氧化层之前，在每一所述栅极沟槽中沉积隔离材料，形成第二隔离层。
上述方案中，所述在所述有源柱上形成多个相互电绝缘的连接部，包括：
在每一所述有源柱的靠近U型开口的一端形成具有多个开孔的掩膜层，每个所述开孔暴露出与相应栅极结构物理接触的两个有源柱的两个相邻分支部，以及所述两个相邻分支部沿第一方向之间的区域；
利用所述掩膜层形成所述多个连接部；
所述方法还包括：
在多个连接部之间填充绝缘材料。
上述方案中，所述在每一所述有源柱的第一端形成每一晶体管的源极，包括：
对每一所述有源柱的靠近U型开口的一端进行离子注入，形成每一所述晶体管的源极。
上述方案中，所述在每一所述有源柱的第二端形成每一所述晶体管的漏极，包括：
从所述衬底的第二表面且沿第三方向，对所述衬底进行减薄处理，以暴露出所述有源柱远离所述衬底第一表面的第二端；其中，所述第二表面为与所述第一表面的相反面；
对每一所述有源柱的远离U型开口的一端进行离子注入，形成每一所述晶体管的漏极。
本发明实施例又提供了一种存储器的制造方法，包括：
形成晶体管阵列；所述晶体管阵列通过上述权利要求11至17任一项提供的晶体管阵列的制造方法制造；所述晶体管阵列具有多条沿第一方向并列排布的栅极，用于接收字线电压，并通过所述字线电压控制所述晶体管导通或截止；
形成多个存储单元，每一所述存储单元分别与所述晶体管阵列中一晶体管的源极或漏极连接；
形成多条沿第二方向并列排布的位线，每一所述位线分别与所述晶体管阵列中沿第一方向排布的一排晶体管的源极或者漏极连接，所述位线用于在所述晶体管导通时，对所述存储单元执行读取或写入操作。
本发明实施例提出了一种晶体管阵列及其制造方法、存储器及其制造方法，其中，所述晶体管阵列，包括：分别沿第一方向和第二方向排列的多个具有两个分支部的U型有源柱；其中，每一所述U型有源柱包括：沟道区；源极，位于所述沟道区的第一端；漏极，位于所述沟道区的第二端，其中，所述第一端和所述第二端分别为所述沟道区在第三方向上相对的两端，所述第三方向与用于形成所述晶体管阵列的衬底的表面垂直；所述第一方向与所述第二方向构成的平面垂直于所述第三方向；多个栅极结构，每一所述栅极结构位于沿第一方向排布的两个相邻U型有源柱之间；以及，多个相互电绝缘的连接部，每一所述连接部将与相应栅极结构物理接触的两个U型有源柱的两个相邻分支部电连接。本发明各实施例中，晶体管的源极、漏极沿衬底厚度方向延伸，从而单个晶体管在水平方向上所占的面积减少，单位面积内可设置的晶体管的数量增加，提高了晶体管阵列中晶体管的密度；同时，两个U型有源柱共用栅极，可以进一步提高晶体管阵列中晶体管的密度。且本公开实施例提供的晶体管阵列可以用于形成存储器，由于晶体管的漏极和源极位于晶圆的不同面，如此，可以将存储器中源极和漏极所连接的不同结构分别设计在晶圆的两个面中，即分别设计在晶圆相对的两个面中，从而简化了存储器内部的电路布局，降低了存储器制造的工艺难度。
附图说明
在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1a～1b为相关技术中的DRAM晶体管的电路连接示意图；
图1c～1d为相关技术中DRAM晶体管的结构的三维透视示意图；
图1e～1h为相关技术中DRAM晶体管的结构形成过程的俯视平面示意图；
图2a为本申请实施例提供的一种晶体管阵列的立体结构示意图；
图2b为本申请实施例提供的一种晶体管阵列中一个晶体管单元的立体结构示意图；
图3为本申请实施例提供的一种晶体管阵列的制造方法的实现流程示意图；
图4a～4r为本申请实施例提供的一种晶体管阵列的制造过程的剖面示意图；
图5a至图5f为本申请实施例提供的每一晶体管的多种可选类型的纵截面示意图；
图6a至图6f为本申请实施例提供的每一晶体管的多种可选类型的横截面示意图；
图7a为本申请实施例提供的一种存储器的立体结构示意图；
图7b为本申请实施例提供的一种存储器中一个单元结构的立体结构示意图；
图7c为本申请实施例提供的一种存储器中另一个单元结构的立体结构示意图；
图8a至图8b为本申请实施例提供的存储电容的几种不同排列方式的示意图；
图9a至图9c为本申请实施例提供的存储电容的几种不同结构形态的示意图；
图10为本申请实施例提供的一种存储器的制造方法的实现流程示意图；
图11a为本申请实施例提供的一种存储电容的形成后的俯视示意图；
图11b为本申请实施例提供的一种存储电容的形成后的剖面示意图；
图12a为本申请实施例提供的一种位线的形成后的俯视示意图；
图12b为本申请实施例提供的一种位线的形成后的剖面示意图。
附图标记说明
SUB-衬底；100-衬垫层；101-绝缘层；102-有源条；103-绝缘条；104-栅极隔离结构；105-绝缘材料；106-第一介质层；107-第二介质层；108-第三介质层；109-第四介质层；GS-栅极结构；20-晶体管阵列；200-晶体管单元/晶体管；201-沟道区；202-源极；203-漏极；204-栅极；205-栅极氧化层；206-连接部；207-第二隔离层；208-第一隔离层；30-存储器；301-存储单元接触；302-存储单元/存储电容；3021-底电极、3022-电介质层；3023-顶电极；CUP-杯形电容；CYL-圆筒形电容；PIL-支柱形电容；401-位线接触；402-位线；403-字线；102-有源条；AP-有源柱；AP1-第一有源柱；AP2-第二有源柱；APA-有源柱阵列；2021-第一子源极；2022-第二子源极；S1-第一表面；S2-第二表面；S3-第三表面；S4-第四表面；S5-第五表面；H0-初始厚度；H1-第一厚度；H2-第二厚度；H3-第三厚度；H4-第四厚度；H5-第五厚度；H6-第六厚度；H7-第七厚度。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对发明的具体技术方案做进一步详细描述。以下实施例用于说明本申请，但不用来限制本申请的范围。
在后续的描述中，使用用于表示元件的诸如“模块”或“单元”的后缀仅为了有利于本申请的说明，其本身没有特定的意义。因此，“模块”或“单元”可以混合地使用。
相关技术中，主流存储器的晶体管包括平面晶体管(Planar)和填埋式沟道晶体管(Buried Channel Array Transistor，BCAT)，然而不论是平面晶体管还是填埋式沟道晶体管，其结构上源极和漏极均位于栅极的水平两侧。
另外，由于晶体管可以制造在硅衬底上，因此，晶体管可以被用在各种存储器中，例如，DRAM。通常，DRAM是由多个存储单元结构构成，每一个存储单元结构主要是由一个晶体管与一个由晶体管所操控的存储单元(存储电容)构成，即DRAM包括1个晶体管T(Transistor)和1个电容C(Capacitance)(1T1C)的架构。
图1a为相关技术中采用1T1C的架构的控制电路示意图，如图1a所示，晶体管T的漏极与位线BL(Bite Line)电连接，晶体管T的源极与电容C的其中一个电极板电连接，电容C的另外一个电极板通过接地端GND(Ground)接地，晶体管T的栅极与字线WL(Word Line)连接；通过字线WL施加电压控制晶体管T导通或截止，位线BL用于在晶体管T导通时，对所述晶体管T执行读取或写入操作。
图1b为相关技术中采用1T1C的架构构成的存储单元阵列的控制电路示意图，如图1b所示，多个晶体管T的漏极与行地址选通脉冲RAS(Row Address Strobe，RAS)电连接，晶体管T的源极与电容C的其中一个电极板电连接，电容C的另外一个电极板通过接地端GND(Ground)接地，多个晶体管T的栅极与列地址选通脉冲CAS(Column Address Strobe，CAS)连接；通过行地址选通脉冲RAS施加电压控制晶体管T导通或截止，列地址选通脉冲CAS用于在晶体管T导通时，对所述晶体管T执行读取或写入操作。RAS关联的地址是一个行地址，CAS关联的地址是一个列地址；DRAM中，在列地址与行地址交汇处的单元中存储了一个数据位，CAS使列地址有效的。
图1c为相关技术中采用平面晶体管形成的DRAM晶体管的结构示意图，图1d为相关技术中采用填埋式沟道晶体管形成的DRAM晶体管的结构示意图。图1c中相关技术的晶体管为平面晶体管，图1d中相关技术的晶体管为填埋式沟道晶体管的结构示意图，如图1c和1d所示，相关技术中的晶体管的源极1101或1103和漏极1103或1101分别位于栅极1105的水平两侧。这种结构下，源极和漏极分别占用了不同的位置，使得不论是平面晶体管还是填埋式沟道晶体管的面积都较大。
如图1c和1d所示，DRAM晶体管中的晶体管的源极(或漏极)1101与位线1102连接，漏极(或源极)1103与电容1104连接。对于采用BCAT形成的芯片，通常使用板上芯片封装(Chips on Board，COB)的方式进行封装，以形成存储器。由于平面晶体管和填埋式沟道晶体管的源极和漏极分别位于栅极水平的两侧，因此，DRAM晶体管中的位线和电容也会位于栅极的同一侧，且后续工艺中还需要实现位线、晶体管和电容之间的连接，字线(WordLine，WL)和晶体管之间连接等，从而导致DRAM存储器的存储阵列区中，电路布线较复杂，制造工艺难度较大。
图1e-1h为相关技术中形成的DRAM晶体管的结构过程中与衬底厚度方向垂直的平面(附图中的X-Y平面)的俯视示意图；图1h为图1f区域P中单位存储单元的放大图。其中，X方向为字线的方向，Y方向为位线的方向，DT方向为晶体管的方向。
如图1e所示，晶体管T的方向和位线呈18～20°相交；图1f、1g所示，字线WL和位线BL垂直相交，每个晶体管T和两条字线WL和一条位线BL相交。图1g所示，单个位线BL可以通过两条字线WL的开关单独读取和擦写相邻的两个电容C。图1h所示，从X-Y平面上看，两个单位存储单元对应图中的晶体管T1和晶体管T2，所以单位存储单元为6个单元阵列面积即6F2的结构，结构占用面积较大。
另外，随着存储器集成度的不断增加，晶体管的尺寸越做越小，受限于平面晶体管和填埋式晶体管的沟道尺寸的影响，相关技术中的晶体管阵列无法承受高电流。
基于相关技术中的存在的上述问题中的至少之一，本申请实施例提供了一种晶体管阵列及其制造方法、存储器及其制造方法。
图2a为本申请实施例提供的一种晶体管阵列的立体结构示意图，如图2a所示，所述晶体管阵列20包括：分别沿第一方向和第二方向排列的多个具有两个分支部的U型有源柱AP。
本申请实施例中，所述第一方向与所述第二方向相交，所述第一方向与所述第二方向之间的夹角可以为0-90度之间的任意角度；详细细节参见下文图6a至图6f相关部分的描述。例如，所述第一方向可以垂直于所述第二方向。
这里及下文中，为了便于描述本发明实施例中第一方向和第二方向表示为衬底平面中的两个正交方向，也就是衬底平面中横向延伸的两个横向表面；第三方向为垂直于衬底平面的方向，也就是第三方向为所述有源柱的厚度方向。第一方向表示为附图中的X方向；第二方向表示为附图中的Y方向；第三方向表示为附图中的Z方向。
本申请实施例中，在第一方向和第三方向所在的平面内所述有源柱沿第三方向的侧壁的形态为直线、斜线、弧形中的至少一种；详细细节参见下文图5a至图5f相关部分的描述。例如，所述有源柱沿第三方向的侧壁的形态为直线。这里，为了便于描述本发明实施例中所述有源柱沿第三方向的侧壁的形态为与第三方向平行的直线。
在一些实施例中，如图2a所示，晶体管阵列20，包括：
分别沿第一方向和第二方向排列的多个具有两个分支部的U型有源柱AP；其中，每一所述U型有源柱AP包括：
沟道区201；
源极202，位于所述沟道区201的第一端；
漏极203，位于所述沟道区201的第二端，其中，所述第一端和所述第二端分别为所述沟道区在第三方向上相对的两端，所述第三方向与用于形成所述晶体管阵列20的衬底的表面垂直；所述第一方向与所述第二方向构成的平面垂直于所述第三方向；
多个栅极结构GS，每一所述栅极结构GS位于沿第一方向排布的两个相邻U型有源柱AP1、AP2之间；以及，
多个相互电绝缘的连接部206，每一所述连接部206将与相应栅极结构GS物理接触的两个U型有源柱AP1、AP2的两个相邻分支部2021、2022电连接。
图2b为本申请实施例提供的一种晶体管阵列中一个晶体管单元200的立体结构示意图，如图2b所示，所述晶体管单元200中的U型有源柱AP包括：沟道区201、源极202、漏极203。
在一些实施例中，如图2b所示，晶体管单元200，包括：
沿第一方向排列的两个具有两个分支部的U型有源柱AP；其中，每一所述U型有源柱AP包括：
沟道区201；
源极202，位于所述沟道区201的第一端；
漏极203，位于所述沟道区201的第二端，其中，所述第一端和所述第二端分别为所述沟道区在第三方向上相对的两端，所述第三方向与用于形成所述晶体管单元200的衬底的表面垂直；所述第一方向与所述第二方向构成的平面垂直于所述第三方向；
一个栅极结构GS，所述栅极结构GS位于沿第一方向排布的两个相邻U型有源柱AP1、AP2之间；以及，
一个相互电绝缘的连接部206，所述连接部206将与相应栅极结构GS物理接触的两个U型有源柱AP1、AP2的两个相邻分支部2021、2022电连接。
请继续参见图2a，在一些实施例中，每一所述栅极结构GS至少包括：栅极氧化层205、栅极204及第一隔离层208；其中，
所述栅极氧化层205至少覆盖沿第一方向排布的两个相邻所述U型有源柱AP相对设置的两个侧壁；
所述栅极204位于沿第一方向排布的两个相邻U型有源柱AP的栅极氧化层205之间；沿第二方向排布的每一排U型有源柱AP的栅极204相互物理连接；
所述第一隔离层208位于所述栅极204和所述连接部206之间。
在一些实施例中，每一所述栅极结构GS还包括：第二隔离层207，所述第二隔离结构207位于所述栅极结构GS在第三方向上与所述第一隔离层208相对的另一端。
如图2a所示，本申请实施例中，所述晶体管阵列20包括沿X轴方向排列的偶数个U型有源柱列，例如，所述晶体管阵列20包括沿X轴方向排列的两个U型有源柱列或者四个U型有源柱列。每一U型有源柱列包括沿Y轴方向排列的至少一个U型有源柱AP。如图2b所示，沿第一方向的每两个相邻的所述U型有源柱AP1、AP2用于形成晶体管单元200，所述绝缘条103(参考下图4i和4j)与所述栅极结构GS用于在晶体管单元200的形成过程中隔离任意相邻的两个U型有源柱AP；同时，所述栅极隔离结构104将晶体管AP形成为U型。
例如，所述晶体管阵列20包括沿第一方向排列的3个U型有源柱列APA，那么，将第1个和第2个U型有源柱列确定为一个U型有源柱单元列；第一有源柱AP1和第二有源柱AP2可以确定一个晶体管单元200，所述晶体管单元200还包括第一有源柱AP1和第二有源柱AP2之间的栅极结构GS、连接部206。晶体管单元200具体可以参考图2b示出的结构。
在一些实施例中，源极202和漏极203的位置可以互换(参考下图7b和7c)。其中，源极202，位于所述沟道区201的第一端；漏极203，位于所述沟道区201的第二端，所述第一端可以是靠近所述分支部2021、2022的一端，也可以是远离所述分支部2021、2022的一端；其中，所述第一端和所述第二端分别为所述沟道区在第三方向上相对的可以互换位置的两端。
需要说明的是，如图2a和2b所示，视图中除去栅极结构GS中第二隔离层207、第一隔离层208外其余介质层均未示出，实际上，沿第一方向上相邻有源柱之间填充有栅极结构GS，每一有源柱列中沿第二方向排布的相邻有源柱之间也填充有绝缘条103(参考下图4i和4j)，每一有源柱沿第一方向的两个子源极之间填充有栅极隔离结构104(参考下图4i和4j)。
本申请实施例中，晶体管的源极、漏极沿衬底厚度方向延伸，从而单个晶体管在水平方向上所占的面积减少，单位面积内可设置的晶体管的数量增加，提高了晶体管阵列中晶体管的密度；同时，两个U型晶体管共用栅极，可以进一步提高晶体管阵列中晶体管的密度。且本公开实施例提供的晶体管阵列可以用于形成存储器，由于晶体管的漏极和源极位于晶圆的不同面，如此，可以将存储器中源极和漏极所连接的不同结构分别设计在晶圆的两个面中，即分别设计在晶圆相对的两个面中，从而简化了存储器内部的电路布局，降低了存储器制造的工艺难度。
本申请实施例所提供的晶体管阵列可以通过下述实施例提供的晶体管阵列的制造方法形成。
图3为本申请实施例提供的一种晶体管阵列的制造方法的实现流程示意图，如图3所示，所述晶体管阵列的制造方法包括以下步骤：
步骤S301，提供衬底；
步骤S302，沿所述衬底的第一表面，在所述衬底中形成多条间隔排布的绝缘条和有源条，所述绝缘条和有源条均沿第一方向延伸；所述第一方向与所述第一表面平行；
步骤S303，沿所述衬底的第一表面，在所述衬底中形成多条间隔排布的栅极隔离结构及栅极结构，所述栅极隔离结构及栅极结构均沿第二方向延伸；所述栅极隔离结构沿第三方向的尺寸小于所述有源条沿所述第三方向的尺寸；所述栅极结构沿第三方向的尺寸等于所述有源条沿所述第三方向的尺寸；所述第二方向与所述第一表面平行；所述第三方向与所述第一方向和第二方向均垂直；所述栅极隔离结构及栅极结构将每个所述有源条分为若干个U型的有源柱；每一所述有源柱具有两个分支部；
步骤S304，在每一所述有源柱的第一端形成每一晶体管的源极
步骤S305，在每一所述有源柱的第二端形成每一所述晶体管的漏极，其中，所述第一端和所述第二端分别为所述有源柱在第三方向上相对的两端；所述源极与所述漏极之间的有源柱构成每一所述晶体管沟道区；
步骤S306，在所述有源柱上形成多个相互电绝缘的连接部，每一所述连接部将与相应栅极结构物理接触的两个有源柱的两个相邻分支部电连接。
图4a～4r为本申请实施例提供的一种晶体管阵列的制造过程的剖面示意图。应当理解，图3中所示的步骤并非排他的，也可以在所示操作中的任何步骤之前、之后或之间执行其他步骤；图3中所示的各步骤可以根据实际需求进行顺序调整。下面结合图3、图4a～4r，对本申请实施例提供的晶体管阵列的制造方法进行详细地说明。
首先，请参考图4a和4b，图4a为俯视图，图4b为图4a沿A-A截面的剖视图；执行步骤S301和步骤S302，提供衬底；沿所述衬底的第一表面，在所述衬底中形成多条间隔排布的绝缘条和有源条，所述绝缘条和有源条均沿第一方向延伸；所述第一方向与所述第一表面平行。
如图4a和4b所示，所述衬底SUB包括衬垫层100、绝缘层101和有源层(未示出)，在所述衬底上形成有沿第二方向排列的有源条102，每一有源条102沿X轴方向延伸；每一所述有源条102被绝缘条103间隔开。
在一些实施例中，可以根据器件的实际需求进行选择，所述衬底SUB包括沿第三方向(附图中的Z方向)依次在衬垫层100上堆叠形成的绝缘层101、有源层(未示出)。所述衬垫层100的材料可以包括硅(Si)、锗(Ge)、锗化硅(SiGe)衬底等；所述绝缘层101的材料可以包括但不限于氧化硅。实际应用时，所述衬底100上的绝缘层101、有源层(未示出)均可以通过物理气相沉积(Physical Vapor Deposition，PVD)工艺、化学气相沉积(Chemical VaporDeposition，CVD)工艺、原子层沉积(Atomic Layer Deposition，ALD)等工艺形成。
本实施例中所述衬底SUB的还可以为绝缘体上硅(Silicon-on-insulator，SOI)或者绝缘体上锗(Germanium-on-Insulator，GOI)，所述衬底中根据需要掺杂一定的杂质离子，所述杂质离子可以为N型杂质离子或P型杂质离子；在一实施例中，所述掺杂包括阱区掺杂和源漏区掺杂，在所述衬底SUB中形成有源层(未示出)。
在一些实施例中，所述多条间隔排布的绝缘条103和有源条102通过以下步骤形成：在衬垫层100上形成绝缘层101，在绝缘层101上形成有源层(未示出)或者直接提供SOI或者GOI，采用浅槽隔离(Shallow T rench Isolation；STI)工艺，在有源层中沿第三方向蚀刻形成贯穿所述有源层的浅沟槽(未示出)，所述浅沟槽(未示出)的底部延伸至所述衬底中的绝缘层101，在所述浅沟槽(未示出)中沉积绝缘材料，对所述绝缘条材料进行化学机械抛光(Chemical Mechanical Polishing，CMP)处理，使得所述绝缘材料的表面与所述有源层(未示出)的表面平齐，形成所述绝缘条103；多个所述绝缘条103将所述有源层(未示出)分隔为多个所述有源条102，在所述衬底中形成多条间隔排布的绝缘条103和有源条102。
本申请实施例中，所述绝缘条103的材料可以是二氧化硅材料或其他绝缘材料。
请参考图4c和4d，图4e和4f；执行步骤S303，沿所述衬底的第一表面S1，在所述衬底中形成多条间隔排布的栅极隔离结构104及栅极结构GS，所述栅极隔离结构104及栅极结构GS(参考下图4i和4j)均沿第二方向延伸；所述栅极隔离结构104沿第三方向的尺寸小于所述有源条沿所述第三方向的尺寸；所述栅极结构GS(参考下图4i和4j)沿第三方向的尺寸等于所述有源条沿所述第三方向的尺寸；所述第二方向与所述第一表面S1平行；所述第三方向与所述第一方向和第二方向均垂直；所述栅极隔离结构104及栅极结构GS(参考下图4i和4j)将每个所述有源条分为若干个U型的有源柱；每一所述有源柱具有两个分支部。
在一些实施例中，参考下图4i和4j，在所述衬底中形成多条间隔排布的栅极隔离结构104及栅极结构GS，包括：可以先形成栅极隔离结构104，再形成栅极结构GS，或者先形成栅极结构GS，再形成栅极隔离结构104；也可在形成栅极结构GS的同时形成栅极隔离结构104。
在本实施例中，采用先形成栅极隔离结构104，再形成栅极结构GS(参考下图4i和4j)的工艺进行说明。
参考图4c和4d，图4c为俯视图，图4d为图4c沿B-B截面的剖视图；如图4c和4d所示，所述栅极隔离结构104沿X轴方向和Y轴方向排列；如图4d所示，每一所述栅极隔离结构104在Z轴方向上具有第一厚度H1，所述第一厚度H1小于所述有源条102在Z轴方向上的初始厚度H0。
在所述有源条102中沿第三方向蚀刻形成并不贯穿所述有源条102的栅极隔离沟槽GIT，在所述栅极隔离沟槽GIT中沉积绝缘材料，对所述绝缘材料进行化学机械抛光CMP处理，使得所述绝缘材料的表面与所述有源柱102的表面平齐，形成所述栅极隔离结构104。
这里，可以采用干法刻蚀工艺对有源条102进行刻蚀，例如，等离子体刻蚀工艺或者反应离子刻蚀工艺。需要说明的是，本申请实施例中，对所述有源条102的刻蚀是在所述有源条102的厚度方向上进行的部分刻蚀，即所述刻蚀过程不会将有源条102刻穿。
本实施例中，可以通过任意一种合适的沉积工艺沉积栅极隔离结构104，栅极隔离结构104的材料包括任意一种绝缘材料，例如，氮化硅、氮氧化硅、碳化硅或者二氧化硅。
请参考图4e和4f，图4g和4h，图4i和4j，在一些实施例中，所述在所述衬底中形成多条栅极结构GS，包括：
步骤S3031、在所述衬底中形成多条栅极沟槽GT；每一所述有源柱在相应栅极沟槽GT中具有裸露的侧壁；
步骤S3032、至少在每一所述有源柱AP的裸露的侧壁上形成栅极氧化层205；
步骤S3033、在形成有所述栅极氧化层205的每一所述栅极沟槽GT中形成栅极204；
步骤S3034、在形成有所述栅极氧化层205和所述栅极204的每一所述栅极沟槽GT中形成第一隔离层208，得到所述栅极结构GS，所述第一隔离层208的表面与所述有源柱AP(如下行文中附图4e至图4n中，示例性地，所述有源柱AP显示为包括第一源柱AP1和第二源柱AP2)的表面平齐。
参考图4e和4f，图4e为俯视图，图4f为图4e沿B-B截面的剖视图；执行S3031，在所述衬底中形成多条栅极沟槽；每一所述有源柱在相应栅极沟槽中具有裸露的侧壁。
如图4e所示，所述栅极沟槽GT沿X轴方向和Y轴方向排列；如图4f所示，所述栅极沟槽GT贯穿所述有源条102暴露出绝缘层101，每一所述栅极沟槽GT在Z轴方向上具有等同于所述有源条102在Z轴方向上的初始厚度H0。
在所述有源条102中沿第三方向蚀刻形成并贯穿所述有源条102的栅极沟槽GT，所述栅极沟槽GT与步骤301中所述绝缘条103将每个所述有源条102分为若干分立的有源柱AP，所述有源柱AP在所述栅极沟槽GT中具有一裸露的侧壁；同时，所述栅极隔离结构104将所述有源柱AP的一端分为两个间隔的子端部，且所述有源柱的远离所述两个间隔的子端部的一端具有一个端部。也就是形成的所述有源柱AP在X-Z平面内显示为U型。
在一些实施例中，在第一方向和第三方向所在的平面内所述有源柱沿第三方向的侧壁的形态为直线、斜线、弧形中的至少一种。具体参考下文图5a至图5f，图5a至图5f为本申请实施例提供的每一晶体管的多种可选类型的纵截面示意图，图5a中所述有源柱的侧壁的形态为直线；图5b中所述有源柱的侧壁的形态为斜线；图5c中所述有源柱的侧壁的形态为弧线；图5d、5e、5f中所述有源柱的侧壁的形态为直线、斜线、弧形中的至少一种的组合。其中，图5a、5b、5c和图5d、5e、5f的区别是，所述栅极沟槽形成工艺与所述栅极隔离沟槽所形成的工艺相同或者不同，从而所述有源柱在所述栅极沟槽中的侧壁形态与所述有源柱在所述栅极隔离沟槽中的侧壁形态相同或者不同。
这里，可以采用干法刻蚀工艺对有源条102进行刻蚀，例如，等离子体刻蚀工艺或者反应离子刻蚀工艺。需要说明的是，本实施例中，对所述有源条102的刻蚀是在所述有源条102的厚度方向上进行的贯穿刻蚀，将有源条102刻穿。也就是说，所述栅极沟槽GT在在Z轴方向上的深度等于所述有源条102在Z轴方向上的初始厚度H0。
请参考图4g和4h，图4g为俯视图，图4h为图4g沿B-B截面的剖视图；执行S3032，至少在每一所述有源柱的裸露的侧壁上形成栅极氧化层。
在一些实施例中，所述至少在每一所述有源柱的裸露的侧壁上形成栅极氧化层，包括：
通过原位氧化所述有源柱在相应栅极沟槽中具有裸露的侧壁方式，至少在每一所述U型的有源柱的所述裸露的侧壁形成栅极氧化层。
这里，可以通过加热或者加压的方式，对沿X轴方向排列的，相邻两个所述有源柱AP(如图4h中示意性地，第一有源柱AP1和第二有源柱AP2之间)在所述栅极沟槽GT中具有一裸露的侧壁进行原位氧化，形成栅极氧化层二氧化硅。
在一些实施例中，所述栅极氧化层205还覆盖所述栅极沟槽GT的底部。
在一些实施例中，在形成所述栅极氧化层205之前，在每一所述栅极沟槽GT中沉积隔离材料，形成第二隔离层207。
在一些实施例中，在形成所述栅极氧化205层之前，在每一所述栅极沟槽GT中沉积隔离材料，形成第二隔离层207；或者在形成所述栅极氧化层205之后，在每一所述栅极沟槽GT中沉积隔离材料，形成第二隔离层207。
如图4g和4h所示，本申请实施例中，在形成所述栅极氧化205层之前，在每一所述栅极沟槽GT中形成第二隔离层207，所述第二隔离层207在Z方向上的尺寸为第二厚度H2。所述第二厚度H2可以基本等于初始厚度H0减去第一厚度H1的值。
请参考图4i和4j，图4i为俯视图，图4j为图4i沿B-B截面的剖视图；执行步骤S3033，在形成有所述栅极氧化层的每一所述栅极沟槽中形成栅极。
在形成有所述栅极氧化层205的每一所述栅极沟槽GT中沉积栅极材料，形成所述栅极204。
这里，可以通过PVD工艺、CVD工艺或ALD等工艺在形成了栅极氧化层后的栅极沟槽中沉积栅极材料，再通过回蚀刻工艺，使得栅极距离有源柱的表面的距离为第四厚度，形成所述栅极。本申请实施例中，所述栅极材料可以是任意一种金属材料或者半导体导电材料，例如，铜、钴、钨、掺杂硅、多晶硅或其任何组合。
如图4i和4j所示，在沉积有栅极氧化层205的栅极沟槽GT中沉积栅极材料，在通过回蚀刻工艺，使得栅极204距离有源柱102的表面的距离为第四厚度H4，形成栅极204，栅极204在Z轴方向的尺寸为第三厚度H3，所述第三厚度H3小于栅极沟槽GT在Z轴方向上的初始尺寸H0或者小于初始厚度H0减去第一隔离层208在Z轴方向的尺寸H4的值(H0-H4)。
继续参考图4i和4j，图4i为俯视图，图4j为图4i沿B-B截面的剖视图；执行步骤S3034，在形成有所述栅极氧化层和所述栅极的每一所述栅极沟槽中形成第一隔离层，得到所述栅极结构，所述第一隔离层的表面与所述有源柱的表面平齐。
考图4i和4j，本申请实施例中，在形成有所述栅极氧化层205和所述栅极204的每一所述栅极沟槽GT中沉积隔离材料，形成第一隔离层208，所述第一隔离层208在Z方向上的尺寸为第四厚度H4。所述第四厚度H4可以基本等于第二厚度H2的值；所述第二厚度H2、第三厚度H3和第四厚度H4三者之和可以基本等于初始厚度H0的值，也就是说，第二隔离层207、栅极204、第一隔离层208在Z方向上填充与栅极沟槽GT中。
本申请实施例中，可以通过任意一种合适的沉积工艺沉积第一隔离层208，第一隔离层208的材料包括任意一种绝缘材料，例如，氮化硅、氮氧化硅、碳化硅或者二氧化硅等。
请参考图4k和4l，图4k为俯视图，图4l为图4k沿B-B截面的剖视图；执行步骤S304，在每一所述有源柱的第一端形成每一晶体管的源极。
如图4k和4l所示，在一些实施例中，所述在每一所述有源柱AP的第一端S1形成每一晶体管的源极202，包括：对每一所述有源柱AP的靠近U型开口的一端进行离子注入，形成每一所述晶体管的源极202。
如图4l中，所述源极202在Z轴方向的尺寸为第五厚度H5，所述源极202在Z轴方向的尺寸大于所述第一隔离层208在Z轴方向上的尺寸，即为第五厚度H5大于第四厚度H4，即所述源极与所述栅极氧化层和所述栅极存在交叠区域。
在一些实施例中，在X-Y平面即俯视图平面内，所述源极202的形状包括以下任意一种：方形、半圆形、三角形或任意多边形。可以理解的是，所述源极202的形状是由所述有源柱AP靠近U型开口的一端的形状继承而来，可以根据前述步骤S301至S303的过程形成所述源极202的形状。
需要说明的是，源极202和漏极203的位置可以互换，靠近所述有源柱AP的所述分支部2021、2022的一端可以形成源极、也可以形成漏极。远离所述有源柱AP的所述分支部2021、2022的一端可以形成漏极、也可以形成源极。
在一些实施例中，可以是在靠近所述有源柱AP的所述分支部2021、2022的一端形成漏极的方案，也就是在先执行步骤S304，再执行步骤S305，接着执行步骤S306。
在另一些实施例中，可以是在靠近所述有源柱AP的所述分支部2021、2022的一端形成源极的方案中，是在先执行步骤S304，接着执行步骤S306，再执行步骤S305，具体如下文所述。
请参考图4m和4n，图4m为俯视图，图4n为图4m沿B-B截面的剖视图；执行步骤S306，在所述有源柱上形成多个相互电绝缘的连接部206，每一所述连接部206将相应栅极结构物理接触的两个有源柱AP的两个相邻分支部电连接。
在一些实施例中，所述在所述有源柱AP上形成多个相互电绝缘的连接部206，包括：
在每一所述有源柱AP的靠近U型开口的一端形成具有多个开孔的掩膜层105，每个所述开孔暴露出与相应栅极结构物理接触的两个有源柱的两个相邻分支部，以及所述两个相邻分支部沿第一方向之间的区域；
利用所述掩膜层形成所述多个连接部206；
所述方法还包括：
在多个连接部之间填充绝缘材料105。
需要说明的是，如图4n所示，由于每个所述栅极204控制的两个所述子源极分别位于第一有源柱AP1和第二有源柱AP2中，而且在第一有源柱AP1和第二有源柱AP2中的源极202通过栅极隔离结构104被隔离成两个相互独立的部分。因此，在形成源极202之后，需要在所述第一子源极2021和所述第二子源极2022上形成连接部206，所述连接部206将所述第一有源柱AP1中的第一子源极2021和所述第二有源柱AP2中的第二子源极2022的电连接；且如图4m所示，每个所述连接部206之间相互电绝缘。
在两个子源极之间形成连接部206，以将两个相互独立的源极连接起来，形成一个完整的源极。这里，所述连接部206的材料由任意一种合适的导电材料组成。
本申请实施例中，可以通过任意一种合适的沉积工艺沉积绝缘材料105，绝缘材料105包括任意一种绝缘材料，例如，氮化硅、氮氧化硅、碳化硅或者二氧化硅。
请参考图4o和4p，图4o为俯视图，图4p为图4o沿B-B截面的剖视图；执行步骤S305，在每一所述有源柱AP的第二端形成每一所述晶体管的漏极，其中，所述第一端和所述第二端分别为所述有源柱在第三方向上相对的两端；所述源极与所述漏极之间的有源柱构成每一所述晶体管沟道区。
在一些实施例中，所述在每一所述有源柱AP的第二端形成每一所述晶体管的漏极，包括：
步骤S3051，从所述衬底的第二表面且沿第三方向，对所述衬底进行减薄处理，以暴露出所述有源柱远离所述衬底第一表面的第二端；其中，所述第二表面为与所述第一表面的相反面；
步骤S3052，对每一所述有源柱的远离U型开口的一端进行离子注入，形成每一所述晶体管的漏极。
实际应用中，如图4o和4p所示，执行步骤S3051，将晶体管阵列20所在的衬底进行翻转，从所述衬底的第二表面S2(参考上图4m和4n)开始，对晶体管阵列20进行减薄处理，去除部分衬底SUB，其中绝缘层101作为减薄停止层，绝缘层101具有第四厚度H4。
在所述第三方向上去除所述绝缘层101，暴露出所述有源柱AP一端的第四表面S4(附图4r中第四表面S4)和第二隔离层207，即所述漏极形成区和第二隔离层207的侧面。其中，所述有源柱另一端的第三表面S3是与所述有源柱一端的第四表面S4相对的一面；所述衬底的第一表面S1是与所述有源柱另一端的第三表面S3相同的一面。
实际应用中，如图4q和4r所示，执行步骤S3051，对有源柱AP的第一端S4进行预设深度的离子注入，所述漏极形成区在所述第三方向上具有所述第六厚度H6，从而形成漏极203。如图4r中，所述漏极203在Z轴方向的尺寸为第六厚度H6，所述漏极203在Z轴方向的尺寸大于所述第二隔离层207在Z轴方向上的尺寸，即为第六厚度H6大于第二厚度H2，即所述漏极与所述栅极氧化层和所述栅极存在交叠区域。
在一些实施例中，在X-Y平面即俯视图平面内，所述漏极203的形状包括以下任意一种：方形、半圆形、三角形或任意多边形。可以理解的是，所述漏极203的形状是由所述有源柱AP继承而来，可以根据前述步骤S401至S403过程形成所述漏极203的形状。
在一些实施例中，在对所述衬底的第二表面S2(参考上图4n)进行减薄处理之前，需要先将晶体管阵列一端的第五面S5固定在一支撑结构上，防止在对晶体管阵列20一端的第五面S5进行减薄时，破坏已经形成的晶体管阵列。其中所述晶体管阵列另一端的第六面(未示出)与所述衬底的第二表面S2(参考上图4n)为同一面。
本申请实施例中，位于所述源极和所述漏极之间的区域形成每一所述晶体管阵列中晶体管的沟道区201。
如图4r中，所述沟道区201在Z轴方向的尺寸为第七厚度H7，所述沟道区201在X-Y截面的投影覆盖所述栅极204在X-Y截面的投影，即所述源极、漏极与所述栅极氧化层和所述栅极存在交叠区域。
在一些实施例中，源极和漏极的位置可以互换，即可以先形成源极或者先形成漏极。源极202和漏极203的位置可以互换。其中，源极202，位于所述沟道区201的第一端；漏极203，位于所述沟道区201的第二端，所述第一端和所述第二端的位置可以互换；其中，所述第一端和所述第二端分别为所述沟道区在第三方向上相对的可以互换位置的两端。
在一些实施例中，所述沟道区的第二端的水平截面是两个长方形(正方形)、半圆型、三角形以及多边形；所述沟道区的第一端的水平截面可以为任意形状。
在一些实施例中，所述晶体管阵列中的每一晶体管沿垂直于所述第三方向且穿过沟道区201的横截面形状可以是方形、椭圆形或者菱形。具体参考图6a至图6f，图6a至图6f为本申请实施例提供的每一晶体管的多种可选类型的横截面示意图，图6a图6d中晶体管的横截面为长方形；图6b和图6e中晶体管的横截面为椭圆形，图6c和图6f中晶体管的横截面为菱形。其中，图6a、6b、6c和图6d、6e、6f的区别是，栅极沿不同的方向延伸，即晶体管阵列中的每一晶体管排列的第二方向不同；也就是说，所述第一方向与所述第二方向之间的夹角可以为0-90度之间的任意角度。
本申请实施例提供的晶体管阵列的制造方法与上述实施例中的晶体管阵列类似，对于本申请实施例未详尽披露的技术特征，请参照上述实施例进行理解，这里，不再赘述。
通过本申请实施例提供的晶体管阵列的制造方法所形成的晶体管阵列，由于每一晶体管源极和漏极分别位于沟道区在有源柱厚度方向上的两端，如此，极大地缩小了晶体管的面积。且本申请实施例提供的晶体管阵列中的每一晶体管具有双垂直沟道，如此，可以增加晶体管阵列中的每一晶体管的驱动电流强度。
本申请实施例提供一种存储器，图7a为本申请实施例提供的一种存储器的立体结构示意图，图7b为本申请实施例提供的一种存储器中一个单元结构的立体结构示意图；
在一些实施例中，如图7a所示，所述存储器30包括：
上述实施例中的任一项所述的晶体管阵列20以及上述实施例中的晶体管阵列的制造方法形成的任一项所述的晶体管阵列20；所述晶体管阵列20(参考上述图2a)具有多条沿第一方向并列排布的栅极204，用于接收字线403电压，并通过所述字线403电压控制所述晶体管200(参考上述图2b)导通或截止；
多个存储单元302，每一所述存储单元302分别与所述晶体管阵列20中一晶体管200的源极202或漏极203连接；以及
多条沿第二方向并列排布的位线402，每一所述位线402分别与所述晶体管阵列20中沿第一方向排布的一排晶体管的漏极203或者源极202连接，所述位线402用于在所述晶体管200导通时，对所述存储单元302执行读取或写入操作；所述存储单元302和所述位线402连接不同的电极。
在一些实施例中，如图7b所示，所述存储器30包括：
上述实施例中的晶体管阵列的制造方法形成的任一项所述的晶体管单元200；所述晶体管单元200(参考上述图2b)具有一条沿第二方向延伸的栅极204，用于接收字线403电压，并通过所述字线403电压控制所述晶体管200导通或截止；
一个存储单元302，所述存储单元302与所述晶体管单元200的源极202连接；以及
一条沿第一方向延伸的位线402，所述位线402与所述晶体管单元200中沿第一方向排布的U型有源柱的漏极203连接，所述位线402用于在所述晶体管单元200导通时，对所述存储单元302执行读取或写入操作；所述存储单元302和所述位线402连接不同的电极。
在一些实施例中，如图7c所示，所述存储器30’包括：
上述实施例中的晶体管阵列的制造方法形成的任一项所述的晶体管单元200；所述晶体管单元200(参考上述图2b)具有一条沿第二方向延伸的栅极204，用于接收字线403电压，并通过所述字线403电压控制所述晶体管200导通或截止；
两个存储单元302’，所述存储单元302’与所述晶体管单元200的源极202’连接；以及
一条沿第一方向延伸的位线402’，所述位线402’与所述晶体管单元200中沿第一方向排布的U型有源柱的漏极203’连接，所述位线402’用于在所述晶体管单元200导通时，对所述存储单元302’执行读取或写入操作；所述存储单元302和所述位线402’连接不同的电极。
在一些实施例中，源极202和漏极203的位置可以互换；参考图7b和图7c所示。如图7b所示，存储器30中，所述存储单元302通过存储单元接触301与连接部206、源极202连接，以及所述位线402通过位线接触401与漏极203连接。参考图7c为图7b源极和漏极互换后的示意图，如图7c所示，存储器30’中，所述存储单元302’通过存储单元接触301’与源极202’连接，以及所述位线402’通过位线接触401’与连接部206、漏极203’连接。
如图7a所示，本申请实施例中，所述存储器30包括：晶体管200、字线403和位线402；所述晶体管200至少包括有有源柱阵列APA和栅极结构GS；有源柱阵列APA包括分别沿第一方向和第二方向排列的多个U型有源柱AP；其中，每一所述晶体管200至少包括：栅极204、源极202和漏极203。其中，栅极结构GS包括栅极204、栅极氧化层205、第二隔离层207和第一隔离层208，所述栅极结构GS包括分别沿第一方向和第二方向排列的多个。
需要说明的是，如图7a、7b和7c所示，视图中除去栅极结构GS中第二隔离层207、第一隔离层208外其余介质层均未示出，实际上，沿第一方向上相邻有源柱之间填充有栅极结构GS，每一有源柱列中沿第二方向排布的相邻有源柱之间也填充有绝缘条103(参考上图4i和4j)，每一有源柱沿第一方向的两个子源极之间填充有栅极隔离结构104(参考上图4i和4j)。
请继续参见图7a，沿Y轴方向延伸的所述字线403与每一所述晶体管阵列20(参考上述图2a)的栅极204连接，所述字线403用于提供字线电压，并通过所述字线电压控制每一所述有源柱中沟道区的导通或截止。沿所述X轴方向延伸的所述位线402与每一所述晶体管阵列20(参考上述图2a)的漏极203连接，所述位线402用于在每一所述晶体管200AP导通时，对所述存储单元302执行读取或写入操作。
本申请实施例中，所述字线和所述位线的材料包括但不限于钨、钴、铜、铝、多晶硅、掺杂硅、硅化物或其任何组合。
在一些实施例中，本申请实施例提供的存储器包括各种类型的存储器。例如，NAND闪存(Flash)、Nor Flash、DRAM、静态随机存取存储器(Static Random Access Memory，SRAM)、相变存储器(Phase-Change Memory，PCM)、铁电存储器、磁变存储器或者阻变存储器。
参见图7b，在一些实施例中，所述存储器包括动态随机存取存储器DRAM，所述存储单元包括存储电容302；
所述存储电容302的一端与所述晶体管阵列中一晶体管的源极202连接，所述存储电容302的另一端接地，所述存储电容302用于存储写入的数据。
实际应用中，所述多个存储电容可以排列成多种形状。
在一些实施例中，多个存储电容呈正方形排列或者呈六边形排列。
示例性地，如图8a，在X-Y俯视平面内，存储电容302的阵列布局可以呈正方形排列。示例性地，如图8b，在X-Y俯视平面内，存储电容302的阵列布局可以呈六边形排列。
实际应用中，所述存储电容可以呈现多种结构。
在一些实施例中，所述存储电容包括杯形、圆筒形或者支柱形电容。
示例性地，如图9a所示，所述存储电容302可以包括杯形电容CUP；示例性地，如图9b所示，所述存储电容302可以包括圆筒形电容CYL；示例性地，如图9c所示，所述存储电容302可以包括支柱形电容PIL。杯形电容CUP、圆筒形电容CYL、支柱形电容PIL均包括底电极3021、顶电极3023以及位于底电极3021和顶电极3023之间的电介质层3022。需要说明的是，底电极3021与所述晶体管阵列AP中一晶体管的源极202连接，所述杯形电容CUP的顶电极3023接地，所述杯形电容CUP用于存储写入的数据。
需要说明的是，在杯形电容CUP、圆筒形电容CYL、支柱形PIL中所述底电极3021的面积相等的情况下，圆筒形电容CYL的顶电极3023的面积最大，圆筒形电容CYL和支柱形PIL的顶电极3023的面积次之。基于此，实际应用中，可以采用圆筒形电容CYL作为存储器的存储单元，有利于极高存储器的集成度。
在一些实施例中，所述存储器包括阻变存储器，所述存储单元包括可调电阻，所述可调电阻连接于所述位线402和所述晶体管阵列20(参考上述图2a)中一晶体管200(参考上述图2b)的源极202之间；或者，所述可调电阻连接于所述位线402和所述所述晶体管阵列20中一晶体管200的漏极203之间，所述可调电阻用于通过所述位线402提供的位线电压调节存储的数据的状态。
本申请实施例中，只是示例性地列举了一些常见的存储器，本申请的保护范围不限于此，任何包含本申请实施例提供的晶体管阵列的存储器均属于本申请的保护范围。
本申请实施例提供的存储器中的晶体管阵列通过上述实施例提供的晶体管阵列的制造方法形成，对于本申请实施例未详尽披露的技术特征，请参考上述实施例进行理解，这里，不再赘述。
本申请实施例提供的存储器至少包括晶体管阵列，由于晶体管阵列中的每一有源柱的源极和漏极分别位于有源柱的厚度方向上的第一端和第二端，使得晶体管阵列的面积大大缩小，进而使得形成的存储器更加小型化。另外，由于晶体管阵列中的每一有源柱具有双垂直沟道，增加了晶体管阵列中的每一有源柱的驱动电流强度，如此，能够提高存储器的电性能。
除此之外，本申请实施例还提供一种存储器的制造方法，包括：
步骤S701、形成晶体管阵列；所述晶体管阵列通过上述方法中任一项提供的晶体管阵列的制造方法制造；所述晶体管阵列具有多条沿第一方向并列排布的栅极，用于接收字线电压，并通过所述字线电压控制所述晶体管导通或截止；
步骤S702、形成多个存储单元，每一所述存储单元分别与所述晶体管阵列中一晶体管的源极或漏极连接；
步骤S703、形成多条沿第二方向并列排布的位线，每一所述位线分别与所述晶体管阵列中沿第一方向排布的一排晶体管的源极或者漏极连接，所述位线用于在所述晶体管导通时，对所述存储单元执行读取或写入操作。
图10为本申请实施例提供的一种存储器的制造方法的实现流程示意图，如图10所示，所述方法包括以下步骤：
步骤S701、具体可以参考上述图4q和图4r，形成晶体管阵列；所述晶体管阵列通过上述方法中任一项提供的晶体管阵列的制造方法制造；所述晶体管阵列具有多条沿第一方向并列排布的栅极，用于接收字线电压，并通过所述字线电压控制所述晶体管导通或截止。
形成字线，所述字线与每一所述有源柱的栅极连接，所述字线用于提供字线电压，并通过所述字线电压控制每一所述有源柱导通或截止。
在一些实施例中，所述字线可以通过以下步骤形成：
在所述第二方向上，所述有源柱阵列中的每一所述有源柱的栅极相互连接构成所述字线。本申请实施例中，具体可以参考上述图4q和图4r，所述晶体管阵列和字线通过上述实施例中的晶体管阵列和栅极结构的制造方法形成。
步骤S702、具体可以参考图11a和图11b，形成多个存储单元，每一所述存储单元分别与所述晶体管阵列中一晶体管的源极或漏极连接，所述存储单元可以通过以下步骤形成：
步骤S7021、在所述有源柱的源极区上的连接部表面形成第一介质层。
步骤S7022、刻蚀所述第一介质层，暴露出所述有源柱的源极区上的连接部，形成存储单元接触孔。
步骤S7023、在存储单元接触孔中填充金属材料，形成所述存储单元接触301。
步骤S7024、在所述第一介质层和所述存储单元接触301表面形成第二介质层。
步骤S7025、刻蚀所述第二介质层，暴露出所述存储单元接触301，形成存储单元孔。
步骤S7026、在存储单元孔中形成所述存储单元302，例如形成存储电容。
步骤S703、具体可以参考图12a和图12b，形成多条沿第二方向并列排布的位线，每一所述位线分别与所述晶体管阵列中沿第一方向排布的一排晶体管的源极或者漏极连接，所述位线用于在所述晶体管导通时，对所述存储单元执行读取或写入操作。
在一些实施例中，所述有源柱的漏极区形成位线，所述位线可以通过以下步骤形成：
步骤S7031、在所述有源柱阵列的漏极和所述第二隔离层表面形成第三介质层。
步骤S7032、刻蚀所述第三介质层，暴露所述漏极，形成位线接触孔。
步骤S7033、在位线接触孔中填充金属材料，形成所述位线接触401。
步骤S7034、在所述第三介质层和所述位线接触401表面形成第四介质层。
步骤S7035、刻蚀所述第四介质层，暴露所述位线接触401，形成位线沟槽。
步骤S7036、在位线沟槽中填充金属材料，形成所述位线402。
其中，图11a和11b分别为本申请实施例提供的一种存储电容的形成后的俯视和剖面示意图，其中，图11a为俯视图，图11b为横截面图，如图11a和11b所示，在源极202上的连接部206的表面形成了存储单元接触301以及多个存储电容302。
其中，图12a和12b分别为本申请实施例提供的一种位线的形成后的俯视和剖面示意图，其中，图12a为俯视图，图12b为横截面图，如图12a和12b所示，在漏极203的表面形成了多个位线接触401以及多条位线402。
本申请实施例提供的存储器的制造方法与上述实施例中的存储器类似，对于本申请实施例未详尽披露的技术特征，请参照上述实施例进行理解，这里，不再赘述。
晶体管的源极、漏极沿衬底厚度方向延伸，从而单个晶体管在水平方向上所占的面积减少，单位面积内可设置的晶体管的数量增加，提高了晶体管阵列中晶体管的密度；同时，两个U型有源柱共用栅极，可以进一步提高晶体管阵列中晶体管的密度。且本公开实施例提供的晶体管阵列可以用于形成存储器，由于晶体管的漏极和源极位于晶圆的不同面，如此，可以将存储器中源极和漏极所连接的不同结构分别设计在晶圆的两个面中，即分别设计在晶圆相对的两个面中，从而简化了存储器内部的电路布局，降低了存储器制造的工艺难度。
在本申请所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。
上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元，即可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。
本申请所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (18)

1.一种晶体管阵列，其特征在于，包括：
分别沿第一方向和第二方向排列的多个具有两个分支部的U型有源柱；其中，每一所述U型有源柱包括：
沟道区；
源极，位于所述沟道区的第一端；
漏极，位于所述沟道区的第二端，其中，所述第一端和所述第二端分别为所述沟道区在第三方向上相对的两端，所述第三方向与用于形成所述晶体管阵列的衬底的表面垂直；所述第一方向与所述第二方向构成的平面垂直于所述第三方向；
多个栅极结构，每一所述栅极结构位于沿第一方向排布的两个相邻U型有源柱之间；以及，
多个相互电绝缘的连接部，每一所述连接部将与相应栅极结构物理接触的两个有源柱的两个相邻分支部电连接。
2.根据权利要求1所述的晶体管阵列，其特征在于，每一所述栅极结构包括：栅极氧化层、栅极及第一隔离层；其中，
所述栅极氧化层至少覆盖沿第一方向排布的两个相邻U型有源柱相对设置的两个侧壁；
所述栅极位于沿第一方向排布的两个相邻U型有源柱的栅极氧化层之间；沿第二方向排布的每一排U型有源柱的栅极相互物理连接；
所述第一隔离层位于所述栅极和所述连接部之间。
3.根据权利要求2所述的晶体管阵列，其特征在于，每一所述栅极结构还包括：第二隔离层，所述第二隔离结构位于所述栅极结构在第三方向上与所述第一隔离层相对的另一端。
4.根据权利要求1所述的晶体管阵列，其特征在于，所述第一方向与所述第二方向之间的夹角范围为0-90度。
5.一种存储器，其特征在于，包括：
权利要求1至4任一项所述的晶体管阵列；所述晶体管阵列具有多条沿第一方向并列排布的栅极，用于接收字线电压，并通过所述字线电压控制所述晶体管导通或截止；
多个存储单元，每一所述存储单元分别与所述晶体管阵列中一晶体管的源极或漏极连接；以及
多条沿第二方向并列排布的位线，每一所述位线分别与所述晶体管阵列中沿第一方向排布的一排晶体管的漏极或者源极连接，所述位线用于在所述晶体管导通时，对所述存储单元执行读取或写入操作；所述存储单元和所述位线连接不同的电极。
6.根据权利要求5所述的存储器，其特征在于，所述存储器包括：动态随机存取存储器、铁电存储器、相变存储器、磁变存储器或者阻变存储器。
7.根据权利要求6所述的存储器，其特征在于，所述存储器包括动态随机存取存储器，所述存储单元包括存储电容；
所述存储电容的一端与所述晶体管阵列中一晶体管的源极连接，所述存储电容的另一端接地，所述存储电容用于存储写入的数据。
8.根据权利要求7所述的存储器，其特征在于，多个存储电容呈正方形排列或者呈六边形排列。
9.根据权利要求7所述的存储器，其特征在于，所述存储电容包括杯形、圆筒形或者支柱形电容。
10.根据权利要求6所述的存储器，其特征在于，所述存储器包括阻变存储器，所述存储单元包括可调电阻，
所述可调电阻连接于所述位线和所述晶体管阵列中一晶体管的源极之间；或者，所述可调电阻连接于所述位线和所述所述晶体管阵列中一晶体管的漏极之间，所述可调电阻用于通过所述位线提供的位线电压调节存储的数据的状态。
11.一种晶体管阵列的制造方法，其特征在于，包括：
提供衬底；
沿所述衬底的第一表面，在所述衬底中形成多条间隔排布的绝缘条和有源条，所述绝缘条和有源条均沿第一方向延伸；所述第一方向与所述第一表面平行；
沿所述衬底的第一表面，在所述衬底中形成多条间隔排布的栅极隔离结构及栅极结构，所述栅极隔离结构及栅极结构均沿第二方向延伸；所述栅极隔离结构沿第三方向的尺寸小于所述有源条沿所述第三方向的尺寸；所述栅极结构沿第三方向的尺寸等于所述有源条沿所述第三方向的尺寸；所述第二方向与所述第一表面平行；所述第三方向与所述第一方向和第二方向均垂直；所述栅极隔离结构及栅极结构将每个所述有源条分为若干个U型的有源柱；每一所述有源柱具有两个分支部；
在每一所述有源柱的第一端形成每一晶体管的源极；
在每一所述有源柱的第二端形成每一所述晶体管的漏极，其中，所述第一端和所述第二端分别为所述有源柱在第三方向上相对的两端；所述源极与所述漏极之间的有源柱构成每一所述晶体管沟道区；
在所述有源柱上形成多个相互电绝缘的连接部，每一所述连接部将与相应栅极结构物理接触的两个有源柱的两个相邻分支部电连接。
12.根据权利要求11所述的方法，其特征在于，所述在所述衬底中形成多条栅极结构，包括：
在所述衬底中形成多条栅极沟槽；每一所述有源柱在相应栅极沟槽中具有裸露的侧壁；
至少在每一所述有源柱的裸露的侧壁上形成栅极氧化层；
在形成有所述栅极氧化层的每一所述栅极沟槽中形成栅极；
在形成有所述栅极氧化层和所述栅极的每一所述栅极沟槽中形成第一隔离层，得到所述栅极结构，所述第一隔离层的表面与所述有源柱的表面平齐。
13.根据权利要求12所述的方法，其特征在于，所述至少在每一所述有源柱的裸露的侧壁上形成栅极氧化层，包括：
通过原位氧化的方式，至少在每一所述U型的有源柱的所述裸露的侧壁形成栅极氧化层。
14.根据权利要求12所述的方法，其特征在于，所述方法还包括：
在形成所述栅极氧化层之前，在每一所述栅极沟槽中沉积隔离材料，形成第二隔离层。
15.根据权利要求11所述的方法，其特征在于，所述在所述有源柱上形成多个相互电绝缘的连接部，包括：
在每一所述有源柱的靠近U型开口的一端形成具有多个开孔的掩膜层，每个所述开孔暴露出与相应栅极结构物理接触的两个有源柱的两个相邻分支部，以及所述两个相邻分支部沿第一方向之间的区域；
利用所述掩膜层形成所述多个连接部；
所述方法还包括：
在多个连接部之间填充绝缘材料。
16.根据权利要求11所述的方法，其特征在于，所述在每一所述有源柱的第一端形成每一晶体管的源极，包括：
对每一所述有源柱的靠近U型开口的一端进行离子注入，形成每一所述晶体管的源极。
17.根据权利要求11所述的方法，其特征在于，所述在每一所述有源柱的第二端形成每一所述晶体管的漏极，包括：
从所述衬底的第二表面且沿第三方向，对所述衬底进行减薄处理，以暴露出所述有源柱远离所述衬底第一表面的第二端；其中，所述第二表面为与所述第一表面的相反面；
对每一所述有源柱的远离U型开口的一端进行离子注入，形成每一所述晶体管的漏极。
18.一种存储器的制造方法，其特征在于，所述方法包括：
形成晶体管阵列；所述晶体管阵列通过上述权利要求11至17任一项提供的晶体管阵列的制造方法制造；所述晶体管阵列具有多条沿第一方向并列排布的栅极，用于接收字线电压，并通过所述字线电压控制所述晶体管导通或截止；
形成多个存储单元，每一所述存储单元分别与所述晶体管阵列中一晶体管的源极或漏极连接；
形成多条沿第二方向并列排布的位线，每一所述位线分别与所述晶体管阵列中沿第一方向排布的一排晶体管的源极或者漏极连接，所述位线用于在所述晶体管导通时，对所述存储单元执行读取或写入操作。
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