KR20210016641A - 집적 회로 구성 - Google Patents
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- 239000000463 material Substances 0.000 claims abstract description 82
- 239000011810 insulating material Substances 0.000 claims abstract description 68
- 239000012212 insulator Substances 0.000 claims abstract description 38
- 239000000203 mixture Substances 0.000 claims abstract description 24
- 230000015654 memory Effects 0.000 claims description 110
- 230000002093 peripheral effect Effects 0.000 claims description 71
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- 235000012239 silicon dioxide Nutrition 0.000 claims description 10
- 239000000377 silicon dioxide Substances 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- 238000010276 construction Methods 0.000 claims 4
- 238000010586 diagram Methods 0.000 description 24
- 239000003990 capacitor Substances 0.000 description 20
- 239000000758 substrate Substances 0.000 description 15
- 239000002019 doping agent Substances 0.000 description 12
- 239000004065 semiconductor Substances 0.000 description 12
- 239000004020 conductor Substances 0.000 description 7
- 230000010287 polarization Effects 0.000 description 7
- 239000000126 substance Substances 0.000 description 7
- 230000005669 field effect Effects 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 239000007769 metal material Substances 0.000 description 4
- 230000000873 masking effect Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 125000004429 atom Chemical group 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- VXAUWWUXCIMFIM-UHFFFAOYSA-M aluminum;oxygen(2-);hydroxide Chemical compound [OH-].[O-2].[Al+3] VXAUWWUXCIMFIM-UHFFFAOYSA-M 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 229910002056 binary alloy Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000012777 electrically insulating material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012634 fragment Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 125000005843 halogen group Chemical group 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000002736 metal compounds Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
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- H01L27/10844—
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- H01L27/10897—
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/01—Manufacture or treatment
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
집적 회로 구성은 제1 영역 및 제1 영역 옆의 제2 영역을 포함한다. 제1 영역으로부터 제2 영역으로는 측 방향으로-교차하는 제1 및 제2 전도성 라인들이 연장된다. 제2 전도성 라인들은 제1 전도성 라인들보다 제1 영역의 일측상에서 제2 영역으로 측 방향으로 더 깊게 연장되고 바로-측 방향으로-인접한 제2 전도성 라인들의 쌍들을 포함한다. 제2 영역에서 개개의 쌍들의 바로-측 방향으로-인접한 제2 전도성 라인들 사이에는 측 방향으로 절연성 물질이 있다. 제2 영역에서 절연성 물질 내에는 절연체 물질(insulator material)의 높이 방향으로-연장된 벽이 있다. 벽은 각 개개의 쌍 내 바로-측 방향으로-인접한 제2 전도성 라인들 사이에 측 방향으로 연장되고, 각 개개의 쌍 내 바로-측 방향으로-인접한 제2 전도성 라인들 사이에 측 방향으로 있는 제1 전도성 라인의 가로로 전부 측 방향으로 연장된다. 절연체 물질은 절연성 물질의 조성과 상이한 조성을 갖는다. 제2 영역에서 제2 전도성 라인들 위에는 제3 전도성 라인들이 있다. 제3 전도성 라인들은 제2 영역에서 높이 방향으로-연장된 전도성 비아를 통해 개개의 제2 전도성 라인들과 각각 직접 전기적으로 결합한다.
Description
본 명세서에에 개시된 실시 예들은 집적 회로의 구성들에 관한 것이다.
메모리는 집적 회로의 일 유형이고 컴퓨터 시스템들에 사용되어 데이터를 저장한다. 메모리는 개개의 메모리 셀들의 하나 이상의 어레이들로 제조될 수 있다. 메모리 셀들은 디지트 라인들(비트 라인들, 데이터 라인들 또는 감지 라인들로도 지칭될 수 있음) 및 액세스 라인들(워드 라인들로도 지칭될 수 있음)을 사용하여 기입되거나 또는 그것들로부터 판독될 수있다. 디지트 라인들은 어레이의 컬럼들을 따라 메모리 셀들을 전도적으로 상호 연결시킬 수 있고, 액세스 라인들은 어레이의 로우들을 따라 메모리 셀들을 전도적으로 상호 연결시킬 수 있다. 각각의 메모리 셀은 디지트 라인 및 액세스 라인의 조합을 통해 고유하게 어드레싱될 수 있다.
메모리 셀들은 휘발성, 반휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리 셀들은 전력이 없을 때 장시간 동안 데이터를 저장할 수 있다. 비휘발성 메모리는 통상적으로 적어도 약 10년의 유지 시간을 갖는 메모리인 것으로 지정된다. 휘발성 메모리는 소멸되고 그에 따라 데이터 저장을 유지하기 위해 리프레시/재기록된다. 휘발성 메모리는 밀리초 이하의 유지 시간을 가질 수 있다. 특히, 메모리 셀들은 메모리를 적어도 두 개의 상이한 선택 가능한 상태로 유지 또는 저장하도록 구성된다. 이진 시스템에서, 상태들은 "0" 또는 "1" 중 어느 하나인 것으로 고려된다. 다른 시스템들에서는, 적어도 일부의 개개의 메모리 셀들이 정보의 둘보다 많은 레벨들 또는 상태들을 저장하도록 구성될 수 있다.
커패시터는 메모리 셀에 사용될 수 있는 전자 구성요소의 일 유형이다. 커패시터는 전기 절연 물질로 분리되는 두 개의 전기 전도체들을 갖는다. 전계로서의 에너지는 그러한 물질 내에 정전기적으로 저장될 수 있다. 그렇게 저장된 전계는 절연체 물질(insulator material)의 조성에 따라 휘발성 또는 비휘발성이 될 것이다. 예를 들어, 단지 SiO2를 포함하는 커패시터 절연체 물질은 휘발성이 될 것이다. 비휘발성 커패시터의 일 유형은 절연 물질의 적어도 부분으로서 강유전 물질을 갖는 강유전 커패시터이다. 강유전 물질들은 두 개의 안정한 분극 상태들을 갖는 것으로 특징지어지고 그에 의해 커패시터 및/또는 메모리 셀의 프로그램 가능한 물질을 포함할 수 있다. 강유전 물질의 분극 상태는 적합한 프로그래밍 전압들의 인가에 의해 변경될 수 있고 프로그래밍 전압이 제거된 후 유지된다(적어도 한동안). 각각의 분극 상태는 다른 하나의 분극 상태와 상이한 전하가 축적된 캐패시턴스를 갖고, 이는이상적으로 분극 상태가 역전되는 것이 요구될 때까지 그러한 상태를 역전시키지 않고 메모리 상태를 기입(즉, 저장) 및 판독하는 데 사용될 수 있다. 덜 바람직하게는, 강유전 캐패시터들을 갖는 일부 메모리에서, 메모리 상태를 판독하는 동작이 분극을 역전시킬 수 있다. 그에 따라, 분극 상태를 결정시, 그것의 결정 직후 메모리 셀을 판독 전 상태에 놓기 위해 메모리 셀의 재기록이 수행된다. 특히, 강유전 커패시터를 통합하는 메모리 셀은 이상적으로는 커패시터의 일 부분을 형성하는 강유전 물질의 쌍안정 특성들로 인해 비휘발성이다. 커패시터들을 비휘발성으로 만들기 위해서는 기타 프로그래밍 가능한 물질들디 커패시터 절연체로 사용될 수 있다.
전계 효과트랜지스터는 메모리 셀에 사용될 수 있는 전자 부품의 또 다른 하나의 유형이다. 이러한 트랜지스터들은 반전도성 채널 영역을 사이에 갖는 한 쌍의 전도성 소스/드레인 영역들을 포함한다. 전도성 게이트는 채널 영역에 인접하고 얇은 게이트 절연체에 의해 그것과 분리된다. 적절한 전압을 게이트에 인가하면 채널 영역을 통해 소스/드레인 영역들 중 하나의 영역으로부터 다른 하나의 영역으로 전류가 흐르게 된다. 전압이 게이트에서 제거될 때, 전류는 대부분 채널 영역을 통해 흐를 수 없게 된다. 전계 효과 트랜지스터들은 또한 추가 구조, 예를 들어 가역적으로 프로그래밍 가능한 전하 축적 영역을 게이트 절연체와 전도성 게이트 사이 게이트 구성의 부분으로서 포함할 수 있다. 특히, 게이트 절연체는 프로그래밍 가능, 예를 들어 강유전성일 수 있다.
메모리 및 기타 회로의 제조시 지속적인 목표는 보다 작고 보다 가까운 간격의 구성요소들을 만드는 것이다. 일부 메모리 회로는 메모리 어레이의 메모리 셀들로부터 판독하고 메모리 셀들에 기록하는 회로를 갖는 메모리 어레이 옆에 주변 회로를 갖는다. 메모리 어레이 영역으로부터 주변 영역으로는 디지트 라인들 및 워드 라인들이 연장된다. 예를 들어, 디지트 라인들은 높이 방향으로-연장된 전도성 비아들(conductive vias)을 통해 주변 회로 영역의 보다 높은(즉, 위치적으로) 전도성 라인들과 연결된다. 일부 설계들은 메모리 어레이 영역의 일측으로부터 주변 영역으로 연장되는 측 방향으로-교차하는 제1 및 제2 디지트 라인들을 포함하며, 제1 또는 제2 디지트 라인들 중 하나는 제1 또는 제2 디지트 라인들 중 다른 하나보다 일측상에서 주변 영역으로 측 방향으로 더 깊게 연장된다. 메모리 어레이 영역의 대향 측에서는 그 관계가 반대이다.
본 발명은 상술된 회로의 제조와 관련하여 발생할 수 있는 일부 문제들을 극복하려는 의도였지만, 본 발명은 어떤 식으로든 그렇게 제한되지 않으며, 어디에서도 메모리 회로의 제조로 제한되지 않는다.
도 1은 종래 기술 및 본 발명의 일 실시 예에 따른 DRAM 메모리 어레이 및 주변 회로의 개략도이다.
도 1은 도 1의 일부의 확대도이다.
도 2는 본 발명의 일 실시 예에 따른 DRAM 구성의 일 부분의 도식적인 단면도이고, 도 3 내지 도 6 및 도 11에서의 라인 2-2를 통해 취해진다.
도 3은 도 2, 도 8, 도 9 및 도 10에서의 라인 3-3을 통해 취해진 도면이고 혼합 개략도이다.
도 4는 도 2, 도 3 및 도 7 내지 도 10에서의 라인 4-4를 통해 취해진 도면이다.
도 5는 도 2, 도 3 및 도 7 내지 도 10에서의 라인 5-5를 통해 취해진 도면이다.
도 6은 도 2, 도 3 및 도 7 내지 도 10에서의 라인 6-6을 통해 취해진 도면이다.
도 7은 도 3 내지 도 6에서의 라인 7-7을 통해 취해진 도면이다.
도 8은 도 3 내지 도 6에서의 라인 8-8을 통해 취해진 도면이다.
도 9는 도 3 내지 도 6에서의 라인 9-9를 통해 취해진 도면이다.
도 10은 도 3 내지 도 6에서의 라인 10-10을 통해 취해진 도면이다.
도 11은 도 8에서의 라인 11-11을 통해 취해진 도면이고 혼합 개략도이다.
도 12는 도 4에 도시된 바와 같은 구성을 형성하는 예시적인 방법에서 도 4의 구성 이전 구성의 도면이다.
도 13은 도 5에 도시된 바와 같은 구성을 형성하는 예시적인 방법에서 도 5의 구성 이전 구성의 도면이다.
도 14는 도 6에 도시된 바와 같은 구성을 형성하는 예시적인 방법에서 도 6의 구성 이전 구성의 도면이다.
도 15는 도 12에 의해 도시된 처리 단계에 후속한 처리 단계에서의 도 12 구성의 도면이다.
도 16은 도 13에 의해 도시된 처리 단계에 후속한 처리 단계에서의 도 13 구성의 도면이다.
도 17은 도 14에 의해 도시된 처리 단계에 후속한 처리 단계에서의 도 14 구성의 도면이다.
도 18은 도 15에 의해 도시된 처리 단계에 후속한 처리 단계에서의 도 15 구성의 도면이다.
도 19는 도 16에 의해 도시된 처리 단계에 후속한 처리 단계에서의 도 16 구성의 도면이다.
도 20은 도 17에 의해 도시된 처리 단계에 후속한 처리 단계에서의 도 17 구성의 도면이다.
도 21은 도 18에 의해 도시된 처리 단계에 후속한 처리 단계에서의 도 18 구성의 도면이다.
도 22는 도 19에 의해 도시된 처리 단계에 후속한 처리 단계에서의 도 19 구성의 도면이다.
도 23은 도 20에 의해 도시된 처리 단계에 후속한 처리 단계에서의 도 20 구성의 도면이다.
도 24는 도 21에 의해 도시된 처리 단계에 후속한 처리 단계에서의 도 21 구성의 도면이다.
도 25는 도 24에 의해 도시된 처리 단계에 후속한 처리 단계에서의 도 24 구성의 도면이다.
도 26은 도 22에 의해 도시된 처리 단계에 후속한 처리 단계에서의 도 22 구성의 도면이다.
도 27은 도 25에 의해 도시된 처리 단계에 후속한 처리 단계에서의 도 25 구성의 도면이다.
도 28은 도 26에 의해 도시된 처리 단계에 후속한 처리 단계에서의 도 26 구성의 도면이다.
도 29는 도 27에 의해 도시된 처리 단계에 후속한 처리 단계에서의 도 27 구성의 도면이다.
도 30은 도 28에 의해 도시된 처리 단계에 후속한 처리 단계에서의 도 28 구성의 도면이다.
도 1은 도 1의 일부의 확대도이다.
도 2는 본 발명의 일 실시 예에 따른 DRAM 구성의 일 부분의 도식적인 단면도이고, 도 3 내지 도 6 및 도 11에서의 라인 2-2를 통해 취해진다.
도 3은 도 2, 도 8, 도 9 및 도 10에서의 라인 3-3을 통해 취해진 도면이고 혼합 개략도이다.
도 4는 도 2, 도 3 및 도 7 내지 도 10에서의 라인 4-4를 통해 취해진 도면이다.
도 5는 도 2, 도 3 및 도 7 내지 도 10에서의 라인 5-5를 통해 취해진 도면이다.
도 6은 도 2, 도 3 및 도 7 내지 도 10에서의 라인 6-6을 통해 취해진 도면이다.
도 7은 도 3 내지 도 6에서의 라인 7-7을 통해 취해진 도면이다.
도 8은 도 3 내지 도 6에서의 라인 8-8을 통해 취해진 도면이다.
도 9는 도 3 내지 도 6에서의 라인 9-9를 통해 취해진 도면이다.
도 10은 도 3 내지 도 6에서의 라인 10-10을 통해 취해진 도면이다.
도 11은 도 8에서의 라인 11-11을 통해 취해진 도면이고 혼합 개략도이다.
도 12는 도 4에 도시된 바와 같은 구성을 형성하는 예시적인 방법에서 도 4의 구성 이전 구성의 도면이다.
도 13은 도 5에 도시된 바와 같은 구성을 형성하는 예시적인 방법에서 도 5의 구성 이전 구성의 도면이다.
도 14는 도 6에 도시된 바와 같은 구성을 형성하는 예시적인 방법에서 도 6의 구성 이전 구성의 도면이다.
도 15는 도 12에 의해 도시된 처리 단계에 후속한 처리 단계에서의 도 12 구성의 도면이다.
도 16은 도 13에 의해 도시된 처리 단계에 후속한 처리 단계에서의 도 13 구성의 도면이다.
도 17은 도 14에 의해 도시된 처리 단계에 후속한 처리 단계에서의 도 14 구성의 도면이다.
도 18은 도 15에 의해 도시된 처리 단계에 후속한 처리 단계에서의 도 15 구성의 도면이다.
도 19는 도 16에 의해 도시된 처리 단계에 후속한 처리 단계에서의 도 16 구성의 도면이다.
도 20은 도 17에 의해 도시된 처리 단계에 후속한 처리 단계에서의 도 17 구성의 도면이다.
도 21은 도 18에 의해 도시된 처리 단계에 후속한 처리 단계에서의 도 18 구성의 도면이다.
도 22는 도 19에 의해 도시된 처리 단계에 후속한 처리 단계에서의 도 19 구성의 도면이다.
도 23은 도 20에 의해 도시된 처리 단계에 후속한 처리 단계에서의 도 20 구성의 도면이다.
도 24는 도 21에 의해 도시된 처리 단계에 후속한 처리 단계에서의 도 21 구성의 도면이다.
도 25는 도 24에 의해 도시된 처리 단계에 후속한 처리 단계에서의 도 24 구성의 도면이다.
도 26은 도 22에 의해 도시된 처리 단계에 후속한 처리 단계에서의 도 22 구성의 도면이다.
도 27은 도 25에 의해 도시된 처리 단계에 후속한 처리 단계에서의 도 25 구성의 도면이다.
도 28은 도 26에 의해 도시된 처리 단계에 후속한 처리 단계에서의 도 26 구성의 도면이다.
도 29는 도 27에 의해 도시된 처리 단계에 후속한 처리 단계에서의 도 27 구성의 도면이다.
도 30은 도 28에 의해 도시된 처리 단계에 후속한 처리 단계에서의 도 28 구성의 도면이다.
본 발명의 실시 예들은 예를 들어, DRAM 회로 구성들을 포함하는 메모리 집적 회로 구성들과 같은 집적 회로 구성들을 포함한다. DRAM 회로의 하나의 예시적인 종래 기술의 그리고 본 발명의 일 실시 예에 따른 개략도가 도 1 및 도 1a에 도시된다. 도 1a는 각각 트랜지스터(T, transistor) 및 커패시터(C, capacitor)를 포함하는 예시적인 메모리 셀들(MC, memory cells)을 도시한다. 커패시터(C)의 하나의 전극은 적절한 전위(예를 들어, 접지)에 직접 전기적으로 결합되고, 다른 하나의 커패시터 전극은 트랜지스터(T)의 소스/드레인 영역들 중 하나와 접촉되거나 이를 포함한다. 트랜지스터(T)의 다른 하나의 소스/드레인 영역은 디지트 라인(30 또는 31)(또한 각각 DL로도 지정됨)과 직접 전기적으로 결합된다. 트랜지스터(T)의 게이트는 워드 라인(WL, wordline)과 직접 전기적으로 결합된다(예를 들어, 이의 일부를 포함한다). 도 1은 메모리 어레이 영역(10)의 대향 측들(100 및 200) 중 하나로부터 메모리 어레이 영역(10) 옆에 있는 주변 영역(13)으로 연장되는 디지트 라인들(30 및 31)을 도시한다. 디지트 라인들(30 및 31)은 주변 회로 영역(13) 내에서 어레이 영역(10)의 대향 측들(100 및 200) 상에서 감지 증폭기(SA, sense amp)와 각각 직접 전기적으로 결합한다.
다음으로, DRAM을 포함하는 예시적인 실시 예가 메모리 어레이 영역(10) 및 메모리 어레이 영역(10) 옆에 있는(즉, 메모리 어레이로부터 측 방향으로 바로-인접해 있거나 측 방향으로 이격되어 있는) 주변 영역(13)을 포함하고, 각각 베이스 기판(11)에 관해 제조된 기판 구성(8)의 예시적인 단편을 도시하는 도 2 내지 도 11을 참조하여 설명된다. 메모리 어레이 영역(10)은 메모리 셀들(MC)을 포함하고 주변 영역(13)은 주변 회로(예를 들어, 감지 증폭기(SA)[도시되지 않음], 그것으로 그리고 그로부터 연장되는 전도성 라인들[디지트 라인들(30, 31)을 제외하고는 도시되지 않음], 및 기타 회로 구성요소들[도시되지 않음])를 포함한다. 그러한 회로는 메모리 어레이 영역(10)에 있는 메모리 셀들(MC)로부터 판독하고 그것들에 기록할 수 있게 한다. 베이스 기판(11)은 전도성/도체/전도(즉, 본 명세서에서는 전기적으로), 반전도성/반도체/반전도, 및 절연성/절연체/절연(즉, 본 명세서에서는 전기적으로) 물질들 중 임의의 하나 이상을 포함할 수 있다. 베이스 기판(11) 위에는 다양한 물질들이 있다. 물질들은 도 2 내지 도 11에 도시된 물질들의 옆에, 높이 방향으로 내측에, 또는 높이 방향으로 외측에 있을 수 있다. 예를 들어, 베이스 기판(11) 위, 주위 또는 내 어딘가에 집적 회로의 불완전하게 또는 완전하게 제조된 기타 구성요소들이 제공될 수 있다. 또한 메모리 어레이 내 구성요소들을 동작시키기 위한 일부 제어 및/또는 기타 주변 회로가 제공될 수 있고 이는 메모리 어레이 또는 서브-어레이 내에 완전하게 또는 불완전하게 있을 수도 그렇지 않을 수도 있다. 나아가, 또한 다수의 서브-어레이들이 제공되고 서로 독립적으로, 협력하여, 또는 그 외 다르게 동작될 수 있다. 본 문서에서 사용될 때, "서브-어레이(sub-array)"는 또한 어레이로 간주될 수도 있다. 메모리 어레이 영역 내에 메모리 셀들을 포함하는 실시 예들에 따르면, 메모리 어레이 영역의 메모리 셀들로부터 판독하고 그것들에 기록하기 위한 적어도 일부 주변 회로가 메모리 어레이 영역 옆에 있는 주변 영역 내에 있다.
베이스 기판(11)은 반전도성 물질(12)(예를 들어, 적절하고 다양하게 도핑된 단결정 및/또는 다결정 실리콘, Ge, SiGe, GaAs 및/또는 기타 기존의 또는 장차 개발될 반전도성 물질), 트렌치 분리 영역들(14)(예를 들어, 실리콘 나이트라이드 및/또는 실리콘 디옥사이드) 및 적절하고 다양하게 도핑된 반전도성 물질(12)을 포함하는 활성 면적 영역들(16)을 포함한다. 일 실시 예에서, 구성(8)은 DRAM 메모리 셀들(MC)(도 9 내지 도 11, 그리고 도 9 및 도 10에서는 그러한 도면들의 명확성을 위해 단지 네 개의 외곽선으로 MC가 도시됨)을 포함한다, 예를 들어 DRAM 메모리 셀들은 각각 전계 효과 트랜지스터 소자(25)(예를 들어, 도 1a에서는 트랜지스터(T)로 지정되고 도 2 및 도 8에서는 트랜지스터들(25)로 지정됨) 및 전하 축적 소자(예를 들어, 도 1a에서 C로 지정된 커패시터 및 도 3, 도 4 및 도 11에서는 커패시터(85)로 지정됨)를 포함한다. 그러나, 본 발명의 실시 예들은 다른 메모리 셀들 및 메모리 셀들의 포함 여부와 관계 없이 집적 회로의 기타 구성들을 포함한다. 트랜지스터 및 커패시터를 갖는 메모리 셀들을 포함하는 일 실시 예에서, 개개의 메모리 셀들은 단일의 트랜지스터 및 단일의 커패시터(즉, 1T-1C)를 갖는다.
전계 효과 트랜지스터들(25)은 리세스형 액세스 소자들의 형태(전계 효과 트랜지스터의 구성의 일 유형)이며, 예시적인 구성(8)은 그러한 리세스형 액세스 소자들이 개개의 그러한 소자 쌍들로 그룹화된 것으로 도시한다. 개개의 리세스형 액세스 소자들(25)은 매립형 액세스 라인 구성(18)을 포함하며, 예를 들어 이는 반전도성 물질(12)에 트렌치(19) 내에 있다. 구성(18)은 개개의 소자들(25)의 전도성 게이트 기능을 하는 전도성 게이트 물질(22)(예를 들어, 전도성으로-도핑된 반도체 물질 및/또는 금속 물질)을 포함한다. 전도성 게이트 물질(22)과 반전도성 물질(12) 사이에 개개의 트렌치들(19)의 측벽들(21) 및 베이스(23)를 따라서는 게이트 절연체(20)(예를 들어, 실리콘 디옥사이드 및/또는 실리콘 나이트라이드)가 있다. 트렌치들(19) 내에 물질들(20 및 22) 위에는 절연체 물질(37)(예를 들어, 실리콘 디옥사이드 및/또는 실리콘 나이트라이드)이 있다. 개개의 소자들(25)은 개개의 트렌치들(19)의 대향 측들상에 반전도성 물질(12)의 상측 부분들에 소스/드레인 영역 쌍(24, 26)을 포함한다(예를 들어, 영역들(24, 26)은 액세스 라인 구성들(18)의 측 방향으로 외측에 있고 그것들보다 더 높이 있다). 각각의 소스/드레인 영역들(24, 26)은 전도도를-증가시키는 도펀트를 내부에 갖는 그것의 적어도 일 부분을 포함하며, 이는 예를 들어, 그러한 부분을 전도성으로 만들기 위해 각각의 소스/드레인 영역(24, 26) 내에 최대 농도의 그러한 전도도를-증가시키는 도펀트를 갖는다(예를 들어, 적어도 1019 원자/cm3의 최대 도펀트 농도를 갖는다). 그에 따라, 각 소스/드레인 영역(24, 26)의 전부 또는 단지 일 부분은 그러한 최대 농도의 전도도를-증가시키는 도펀트를 가질 수 있다. 소스/드레인 영역들(24 및/또는 26)은 다른 도핑된 영역들(도시되지 않음), 예를 들어 할로 영역들(halo regions), LDD 영역들 등을 포함할 수 있다.
개개의 리세스형 액세스 소자 쌍들(25)의 소스/드레인 영역 쌍의 소스/드레인 영역들 중 하나의 영역(예를 들어, 영역(26))은 전도성 게이트 물질(22) 사이에 측 방향으로 있고 소자 쌍(25)에 의해 공유된다. 소스/드레인 영역 쌍의 소스/드레인 영역들 중 다른 하나의 영역(예를 들어, 영역들(24))은 소자 쌍(25)에 의해 공유되지 않는다. 그에 따라, 예시적인 실시 예에서, 각각의 활성 면적 영역(16)은 두 개의 소자들(25)(예를 들어, 하나의 소자 쌍(25))을 포함하며, 각각 중앙 소스/드레인 영역(26)을 공유한다. 다수의 개개의 소자 쌍들(25)의 하나의 공유되는 소스/드레인 영역(26)에는 디지트 라인들(30 및 31)이 각각 직접 전기적으로 결합한다. 예를 들어, 그리고 도시된 바와 같이, 디지트 라인들(30, 31)을 따라 길이 방향으로는 높이 방향으로-연장된 전도성 비아들(34)(예를 들어, 금속 물질 및/또는 전도성으로 도핑된 반전도성 물질)이 이격되어 있고, 이들은 디지트 라인들(30, 31)을 개개의 소자 쌍들(25)의 개개의 공유되는 소스/드레인 영역들(26)에 각각 직접 전기적으로 결합시킨다. 개개의 소자 쌍들(25)의 다른 하나의 소스/드레인 영역들(24) 중 하나의 영역에는 커패시터 쌍(85)이 각각 직접 전기적으로 결합된다. 높이 방향으로-연장된 전도성 비아들(36)(비아들(34)의 조성과 동일하거나 상이하 조성)은 공유되지 않는 소스/드레인 영역들(24)을 개개의 커패시터들(85)과 상호 연결하는 것으로 도시되어 있다. 비아들(34, 36)을 주변에는 예시적인 절연체/절연성 물질(insulator/insulative material)(38, 40, 43, 58 및/또는 59)(예를 들어, 실리콘 나이트라이드 및/또는 실리콘 디옥사이드)이 있다.
소스/드레인 영역 쌍(24, 26) 아래 반전도성 물질(12)에 측벽들(21)(도 11)을 따라 그리고 트렌치 베이스(23) 주위에는 채널 영역(27)(도 11 및 3)이 있다. 채널 영역(27)은 소스/드레인 영역들(24, 26)의 도펀트의 반대 전도도-유형일 가능성이 있는 전도도를-증가시키는 도펀트로 적절하게 도핑될 수 있으며, 이는 예를 들어 채널에서 1 x 1017 원자/cm3 이하의 최대 농도로 있다. 적절한 전압이 액세스 라인 구성(18)의 게이트 물질(22)에 인가될 때, 전류가 개개의 활성 면적 영역(16) 내 액세스 라인 구성(18) 아래 소스/드레인 영역 쌍(24 및 26) 사이를 흐를 수 있도록 게이트 절연체(20)에 근접한 채널 영역(27) 내에 (예를 들어, 채널 전류-흐름 라인/경로(29)를 따라[도 11]) 전도성 채널이 형성된다. 점묘는 일차 전도도를-변경하는 도펀트 농도(유형에 관계 없이)를 나타내기 위해 도식적으로 도시되며, 점묘가 조밀할 수록 높은 도펀트 농도를 나타내고 점묘가 옅을 수록 낮은 도펀트 농도를 나타낸다. 전도도를-변경하는 도펀트는 도시된 바와 같이 물질(12)의 다른 부분들에 있을 수 있고, 있을 가능성이 있다. 물질(12)에는 편의상 단지 두 개의 상이한 점묘 밀도들이 도시되고, 추가 도펀트 농도들이 사용될 수 있으며 어떠한 영역에서도 도펀트 농도가 일정할 것을 필요로 하지는 않는다.
예시적인 디지트 라인들(30 및 31)은 각각 전도성 물질(42)(전도성 비아들(34 및/또는 36)의 조성과 동일하거나 상이한 조성)을 포함하며, 이는 전도성 비아들(34)에 직접 전기적으로 결합되고 전도성 비아들(34)의 바로-길이 방향으로-인접한 비아들 사이에 연장된다. 전도성 물질(42) 위에는 상측 절연체 물질(50)(예를 들어, 실리콘 나이트라이드 및/또는 실리콘 디옥사이드)이 있고 그 옆에는 절연체 물질(38)이 있다. 바로-길이 방향으로-인접한 전도성 비아들(34) 사이에는 도핑되거나 도핑되지 않은 반도체 물질(46)이 있다. 반도체 물질(46) 아래 바로-길이 방향으로-인접한 전도성 비아들(34) 사이에는 하측 절연성 물질(48)(예를 들어, 실리콘 디옥사이드, 실리콘 나이트라이드, 알루미늄 디옥사이드, 하프늄 옥사이드 등 중 하나 이상; 예를 들어, 50 내지 200 옹스트롬의 두께)이 있다. 대안적인 예들로서, 물질(46)은 절연성 물질 또는 금속 물질을 포함하거나 제거되며, 전도성 물질(42)이 하측 절연 물질(48)에 내측으로 연장될 수 있다(도시되지 않음).
디지트 라인들(30 및 31)은 메모리 어레이 영역(10)으로부터 주변 영역(31)으로 연장되는 측 방향으로-교차하는 제1 디지트 라인들(30) 및 제2 디지트 라인들(31)(제2 디지트 라인들(31)은 제1 디지트 라인들(30)보다 메모리 어레이 영역의 일측(즉, 적어도 일측)상에서 주변 영역(13)으로 측 방향으로 더 깊게 연장된다)인 것으로 고려될 수 있다. 디지트 라인들 또는 본 명세서에서의 다른 전도성 라인들에 대한 "제1" 및 "제2"의 사용은 단지 측 방향으로-교차하는 그러한 라인들(이들 중 하나가 제1 또는 제2로 언급된 디지트 라인들 또는 전도성 라인들 중 다른 하나보다 주변 또는 제2 영역으로 측 방향으로, 그리고 메모리 어레이 영역 또는 제1 영역의 일측에 대하여, 더 깊게 연장된다)을 구별하는 데 있어서의 편의를 위한 것이다. 제1 디지트 라인들(30)은 주변 영역(13)에서 각각의 길이 방향 종단들(51)을 갖는 것으로 고려될 수 있고 제2 디지트 라인들(31)은 주변 영역(13)에서 각각의 길이 방향 종단들(53)을 갖는 것으로 고려될 수 있다. 예시적인 실시 예는 제1 디지트 라인(30)이 각 제2 디지트 라인(31)과 측 방향으로-교차하는 것으로 도시하지만, 대안적인 측 방향으로-교차하는 실시 예들(예를 들어, 두 개 이상의 제1 디지트 라인들이 바로-인접한 제2 디지트 라인들 사이에 있거나 두 개 이상의 제2 디지트 라인들이 바로-인접한 제1 디지트 라인들 사이에 있는 실시 예들, 둘 다 도시되지 않음)이 사용될 수도 있다. 특히, 바로-측 방향으로-인접한 제2 디지트 라인들(31)은 그러한 디지트 라인 쌍들(예를 들어, 도 2, 도 9 및 도 10에 도시된 바와 같은 쌍(A) 및 쌍(B))을 포함하는 것으로 고려될 수 있다.
주변 영역(13)에서 개개의 쌍들(A 및 B)의 바로-측 방향으로-인접한 제2 디지트 라인들(31) 사이에는 측 방향으로 절연성 물질(43)이 있다. 일 실시 예에서, 절연성 물질(43)은 (a)와 (b) 사이에 측 방향으로 있으며, 여기서 (a)는 각 개개의 쌍(A 및 B) 내 바로-측 방향으로-인접한 제2 디지트 라인들(31) 사이에 측 방향으로 있는 제1 디지트 라인(30)이고, (b)는 각 개개의 쌍(A 및 B) 내 바로-측 방향으로-인접한 제2 디지트 라인들(31) 각각이다. 일 실시 예에서, 절연성 물질(43)은 각각, 제1 및 제2 디지트 라인들(30 및 31)에 바로 맞닿아 있다(예를 들어, 그것들의 측벽들을 따라).
주변 영역(13)에서 절연성 물질(43) 내에는 절연체 물질(40)의 높이 방향으로-연장된 벽(52)이 있다. 벽(52)은 개개의 쌍들(A 및 B) 내 바로-측 방향으로-인접한 제2 디지트 라인들(31) 사이에 측 방향으로, 그리고 각 개개의 쌍(A 및 B) 내 바로-측 방향으로-인접한 제2 디지트 라인들(31) 사이에 측 방향으로 있는 제1 디지트 라인(30)의 가로로 전부 측 방향으로 연장된다. 절연체 물질(40) 및/또는 절연성 물질(43)은 동종일 수도 동종이 아닐 수도 있다. 절연체 물질(40)은 절연성 물질(43)의 조성과 상이한 조성을 갖는다. 일 실시 예에서, 절연성 물질(43) 및 절연체 물질(40) 중 하나는 실리콘 디옥사이드이고 다른 하나는 실리콘 나이트라이드이다. 일 실시 예에서, 절연성 물질(43)은 실리콘 디옥사이드이고 절연체 물질(40)은 실리콘 나이트라이드이다. 일 실시 예에서, 벽(52)은 모든 곳에서 (c) 및 (d)로부터 이격되어 있으며, 여기서 (c)는 각 개개의 쌍(A 및 B) 내 바로-측 방향으로-인접한 제2 디지트 라인들(31) 사이에 측 방향으로 있는 제1 디지트 라인(30)의 길이 방향 종단(51)이고, (d)는 각 개개의 쌍(A 및 B) 내 바로-측 방향으로-인접한 제2 디지트 라인들(31) 각각의 길이 방향 종단(53)이다.
일 실시 예에서, 벽(52)은 제1 디지트 라인들(30) 및 제2 디지트 라인들(31)보다 더 길고, 특히 일 실시 예에서 벽(52)은 제1 디지트 라인들(30) 및 제2 디지트 라인들(31)보다 구성(8)에서 수직 방향으로 더 깊게 연장된다(물질(46)이 전도성이 아닌 경우). 일 실시 예에서, 벽(52)은 어느 곳에서도 각 개개의 쌍(A 및 B) 내 바로-측 방향으로-인접한 제2 전도성 라인들(31) 사이에 측 방향으로 있는 제1 디지트 라인(30)에 바로 맞닿아 있지 않으며, 그러한 일 실시 예에서 벽(52)은 모든 곳에서 각 개개의 쌍(A 및 B) 내 바로-측 방향으로-인접한 제2 전도성 라인들(31) 사이에 측 방향으로 있는 제1 디지트 라인(30)의 길이 방향 종단(51)으로부터 이격되어 있다. 일 실시 예에서, 절연성 물질(43)은 벽(52)과 길이 방향 종단(51) 사이에 있고, 그러한 일 실시 예에서 각각에 바로 맞닿아 있다. 일 실시 예에서, 벽(52)은 모든 곳에서 각 개개의 쌍(A 및 B) 내 바로-측 방향으로-인접한 제2 디지트 라인들(31) 각각의 길이 방향 종단(53)으로부터 이격되어 있고, 그러한 일 실시 예에서 절연성 물질(43)은 벽(52)과 길이 방향 종단들(53) 사이에 있다.
집적 회로 구성은 절연체 물질(40)의 하나 이상의 높이 방향으로-연장된 벽들(예를 들어, 서로 측 방향으로 있거나 그 외 다르게 이격되어 있는)을 포함할 수 있다. 예를 들어, 집적 회로 구성(8)은 주변 영역(13)에서 먼저 언급된 높이 방향으로-연장된 벽(52)으로부터 이격되어 있는(예를 들어, 측 방향으로) 절연체 물질(40)의 높이 방향으로-연장된 다른 벽(64)을 포함하는 것으로 도시된다. 벽(64)은 각 개개의 쌍(A 및 B) 내 바로-측 방향으로-인접한 제2 디지트 라인들(31) 사이에 측 방향으로, 그리고 그러한 제2 디지트 라인들(31) 사이에 측 방향으로 있는 제1 디지트 라인(30)의 가로로 전부 측 방향으로 연장된다. 벽(64)은 길이 방향 측들(62)을 포함하는 것으로 고려될 수 있다(도 2). 일 실시 예에서, 벽(64)은 제1 디지트 라인들(30) 및 제2 디지트 라인들(31)보다 수직 방향으로 더 깊게 연장된다(물질(46)이 전도성이 아닌 경우). 일 실시 예에서, 절연성 물질(43)은 벽(64)의 양측(62)을 따라 길이 방향으로 연장되고, 그러한 일 실시 예에서 벽(64)의 양측(62)상에서 벽(64)의 절연체 물질(40)에 바로 맞닿아 있다. 그러한 동일한 속성들은 벽(52)에 대해서도 적용될 수 있다. 예를 들어, 절연성 물질(43) 내에 단일의 절연체 물질(40)의 벽이 있는 경우에는, 둘 중 어느 하나가 벽들(52 및 64) 중 어느 하나와 같이, 또는 그 외 다르게 위치될 수 있다.
주변 영역(13)에서 제2 디지트 라인들(31) 위(즉, 적어도 제2 디지트 라인들(31) 위)에는 전도성 라인들(55)이 있다. 전도성 라인들(55)은 주변 영역(13)에서 높이 방향으로-연장된 전도성 비아(56)를 통해 개개의 제2 전도성 라인들(31)과 각각 직접 전기적으로 결합한다. 일 실시 예에서, 벽(52 및/또는 64)은 높이 방향으로-연장된 전도성 비아(56) 또는 라인(55) 중 적어도 하나에 바로 맞닿아 있고, 그러한 일 실시 예에서 하나의(즉, 적어도 하나의) 높이 방향으로-연장된 전도성 라인(55)의 측벽(57)에 바로 맞닿아 있다. 일 실시 예에서, 벽(52 및/또는 64)은 두 개의 바로-측 방향으로-인접한 높이 방향으로-연장된 전도성 라인들(55)의 마주보는 측벽들(57)에 바로 맞닿아 있다. 일 실시 예에서, 벽(52 및/또는 64)은 주변 영역(13)에서 어느 전도성 비아들(56)의 가로로도 연장되지 않거나, 또는 대안적으로 그렇게 연장된다(도시되지 않음). 메모리 어레이 영역(10)은 더미 부분(77)(도 9 및 도 10, 예를 들어 어떠한 가동 메모리 셀들(MC)도 포함하지 않을 수 있는)을 포함할 수 있다. 다른 실시 예들에 대해 본 명세서에 도시되고/거나 설명된 바와 같은 임의의 다른 속성(들) 또는 양태(들)가 사용될 수도 있다.
또한 본 발명의 실시 예들은 메모리와 연관되는지 여부에 관계 없이 집적 회로 구성(예를 들어, 8)을 포함한다. 그러한 구성은 제1 영역(예를 들어, 10, 그리고 메모리 어레이 영역인지 여부 그리고 메모리 셀들의 포함 여부에 관계 없이) 및 제1 영역 옆의 제2 영역(예를 들어, 13, 그리고 제1 영역에 바로-측 방향으로-인접해 있는지 또는 그로부터 측 방향으로 이격되어 있는지에 관계 없이, 그리고 제1 영역 내에 회로의 작동 양태들을 제어 또는 그 외 결정하기 위한 회로의 포함 여부에 관계 없이)을 포함한다. 제1 영역으로부터 제2 영역으로는 측 방향으로 교차하는 제1 및 제2 전도성 라인들(예를 들어, 각각 30 및 31, 그리고 그러한 것이 디지트 라인들인지 여부에 관계 없이)이 연장되며, 제2 전도성 라인들은 제1 전도성 라인들보다 제1 영역의 일(즉, 적어도 일)측상에서 제2 영역으로 측 방향으로 더 깊게 연장된다. 제2 전도성 라인들은 바로-측 방향으로-인접한 제2 전도성 라인 쌍들(예를 들어, A 및 B)을 포함한다. 제2 영역에서 개개의 쌍들의 바로-측 방향으로-인접한 제2 전도성 라인들 사이에는 측 방향으로 절연성 물질(예를 들어, 43)이 있다.
제2 영역에서 절연성 물질 내에는 절연체 물질(예를 들어, 40)의 높이 방향으로-연장된 벽(예를 들어, 52 또는 64)이 있다. 벽은 각 개개의 쌍 내 바로-측 방향으로-인접한 제2 전도성 라인들 사이에 측 방향으로 연장되고, 각 개개의 쌍 내 바로-측 방향으로-인접한 제2 전도성 라인들 사이에 측 방향으로 있는 제1 전도성 라인의 가로로 전부 측 방향으로 연장된다. 절연체 물질은 절연성 물질의 조성과 상이한 조성을 갖는다.
제2 영역에서 제2 전도성 라인들 위에는 제3 전도성 라인들(예를 들어, 55)이 있다. 제3 전도성 라인들은 제2 영역에서 높이 방향으로-연장된 전도성 비아(예를 들어, 56)를 통해 개개의 제2 전도성 라인들과 각각 직접 전기적으로 결합한다. 다른 실시 예들에 대해 본 명세서에 도시되고/거나 설명된 바와 같은 임의의 다른 속성(들) 또는 양태(들)가 사용될 수도 있다.
상술된 실시 예들의 구조는 임의의 기존의 그리고/또는 장차 개발될 기술들을 사용하여 제조될 수 있다. 그렇게 하는 하나의 예시적인 방법이 대체로 이전의 기판들에 대해 도 12 내지 도 30을 참조하여 다음에 설명된다. 이전 구성들 및 물질들의 경우 도 1 내지 도 11에 상술되고/거나 도시된 바와 같은 부호들을 사용하였다.
도 12, 도 13 및 도 14는 각각 도 4, 도 5 및 도 6에 도시된 기판 이전의 처리 단계에서의 구성(8)을 도시한다. 트랜지스터들(25)(숫자로 지정되지 않음)은 비아들(34) 및 비트 라인들(30, 31)을 갖는 것으로 사전 형성되었다. 메모리 셀 어레이 영역(10)이 마스킹되면서 주변 영역(13)에서 주변 트랜지스터들(도시되지 않음)에 대해 게이트 패터닝이 수행되었다. 그러한 게이트 패턴들 사이의 공간들은 유전체 물질(41)로 채워졌다(예를 들어, 스핀-온-SiO2). 후속하여 기판 위에 절연체 물질(59)(예를 들어, Si3N4)이 증착되었고, 그 후 주변 영역(13)을 커버하면서 메모리 셀 어레이 영역(10)에서 비트 라인들(30 및 31)이 패터닝되었다. 비트 라인들(30, 31) 사이의 공간들은 유전체 물질(39)(예를 들어, 스핀-온 방식으로 형성된 SiO2)로 채워졌다.
도 15 내지 도 17를 참조하면, 예를 들어 이후에 형성될 메모리 셀 접촉 벽들의 높이를 조정하기 위해 기판 위에 예시적으로 SiO2 층(61)이 형성되었다. 셀 어레이 영역에서 그러한 셀 접촉 벽들에 대해 트렌치들이 형성될 수 있다. 이와 동시에, 주변 영역(13)에서 벽들(52, 64)에 대한 트렌치들이 형성된다. 종래 기술들에 따르면, 단지 어레이 영역에서만 셀 접촉 벽들에 대한 트렌치들이 형성될 것이다. 그 후 전체 표면 위에 물질(40)이 증착되어 트렌치들 위와 내부를 채운 다음, 평탄화하여 다시 벽들(52, 64)을 형성한다.
도 18 내지 도 20을 참조하면, 메모리 셀 어레이 영역(10)의 더미 부분(77)뿐만 아니라 주변 영역(13)도 마스킹 물질(63)(예를 들어, 포토 레지스트)로 마스킹된다. 그러한 마스킹 물질은 다른 노출된 물질들에 관해 선택적으로 물질(61)을 제거하기 위한 습식 또는 건식 에칭 동안 마스크로서 사용된다.
도 21 내지 도 23을 참조하면, 마스킹 물질(63)(도시되지 않음)이 제거된 다음 활성 영역들 위 소스/드레인 영역들(24)인 물질을 통과하는 메모리 셀 접촉 홀들을 형성했다. 활성 영역들의 노출된 부분들 위에 있는 자연 산화물을 제거하고 활성 영역들의 임의의 손상된 부분들을 제거하기 위해 습식 가공(예를 들어, 희석 HF 사용)이 수행될 수 있다. 그러한 습식 가공은 최상측 SiO2 물질이 또한 적어도 가볍게 에칭되게 할 수 있다.
도 24를 참조하면, 노출된 셀 접촉 홀들이 비아들(36)에 대해 전도성 물질(예를 들어, 전도성으로 도핑된 폴리실리콘)로 적어도 부분적으로 채워진 다음, 도시된 바와 같이 에치 백(etch-back)된다.
도 25 및 도 26을 참조하면, 도시된 물질들을 통해 적어도 비트 라인들(31)의 전도성 물질(42)에 비트 라인 접촉 개구들(83)이 형성되었다. 그러한 처리는 상응해서 비트 라인들(30)에 대한 비트 접촉 개구들에 대해 어레이의 대향 측상에서 동시에 발생할 수 있다(도시되지 않음).
도 27 및 도 28을 참조하면, 개구들(83)은 다시 채워지고 연마되어 비아들(56)을 형성했다. 도 29 및 도 30은 그 위에 전도성 라인들(55)을 형성하는 후속 공정을 도시한다.
본 문서에서 달리 표시되지 않는 한, "높이 방향", "더 높은", "상측", "하측", "상단", "최상단", "하단", "위", "아래", "하", "밑', "위", 및 "아래"는 대체로 수직 방향에 관한다. "수평 방향"은 주요 기판 표면을 따르는 대체적인 방향(즉, 10도 이내)을 말하고 제조 동안 이에 관해 기판이 가공될 수 있으며, 수직 방향은 그에 대체로 직교하는 방향이다. "정확히 수평 방향"에 대한 언급은 주요 기판 표면을 따르는 방향이고(즉, 그로부터 각도 없음) 제조 동안 이에 관해 기판이 가공될 수 있다. 나아가, 본 명세서에서 사용되는 바와 같은 "수직 방향" 및 "수평 방향"은 3-차원 공간에서 서로 대체로 수직인 방향들이고 기판의 배향과는 관계가 없다. 또한, "높이 방향으로-연장된" 및 "높이 방향으로 연장(된)"은 정확히 수평으로부터 적어도 45°만큼 떨어져 치우친 방향을 말한다. 나아가, 전계 효과 트랜지스터에 대해 "높이 방향으로 연장(된)", "높이 방향으로-연장된", 수평 방향으로 연장(된), 및 수평 방향으로-연장된은 소스/드레인 영역들 사이의 동작시 전류가 흐르는 트랜지스터의 채널 길이의 배향에 관한다. 양극성 접합 트랜지스터들의 경우, "높이 방향으로 연장(된)", "높이 방향으로-연장된", 수평 방향으로 연장(된), 및 수평 방향으로-연장된은 이미터(emitter)와 컬렉터(collector) 사이의 동작시 전류가 흐르는 베이스 길이의 배향에 관한다. 일부 실시 예에서, 높이 방향으로 연장된 임의의 구성요소, 특징부 및/또는 영역은 수직 방향으로 또는 수직 방향의 10° 내에서 연장된다.
나아가, "바로 위" 및 "바로 하"는 두 개의 언급된 영역들/물질들/구성요소들의 서로에 관한 적어도 일부 측 방향 중첩을 필요로 한다(즉, 수평 방향으로). 또한, "바로"가 선행되지 않는 "위"의 사용은 단지 다른 것 위에 있는 언급된 영역/물질/구성요소의 일부가 다른 것의 높이 방향으로 외측에 있을 것만 필요로 한다(즉, 두 개의 언급된 영역들/물질들/구성요소들의 임의의 측 방향 중첩이 있는지 여부에는 관계가 없다). 유사하게, "바로"가 선행되지 않는 "하"의 사용은 단지 다른 것 하에 있는 언급된 영역/물질/구성요소의 일부가 다른 것의 높이 방향으로 내측에 있을 것만 필요로 한다(즉, 두 개의 언급된 영역들/물질들/구성요소들의 임의의 측 방향 중첩이 있는지 여부에는 관계가 없다).
본 명세서에 설명된 임의의 물질들, 영역들 및 구조들은 동종일 수도 동종이 아닐 수도 있고, 상기한 것들이 가로놓이는 임의의 물질에 대해 연속적이든 불연속적이든 관계가 없다. 임의의 물질에 하나 이상의 예시적인 조성(들)이 제공되는 경우, 그러한 물질은 그러한 하나 이상의 조성(들)을 포함하거나 그러한 하나 이상의 조성(들)으로 필수적으로 구성되거나, 또는 그러한 하나 이상의 조성(들)으로 구성될 수 있다. 나아가, 달리 언급되지 않는 한, 각각의 물질은 임의의 적합한 또는 아직 개발 중인 기술을 사용하여 형성될 수 있으며, 원자층 증착, 화학 기상 증착, 물리 기상 증착, 에피택시얼 성장, 확산 도핑 및 이온 주입이 예들이다.
또한, "두께" 자체(방향 형용사가 선행되지 않는)는 상이한 조성의 바로 인접한 물질 또는 바로 인접한 영역의 가장 가까운 표면으로부터 수직으로 소정의 물질 또는 영역을 통과하는 평균 직선 거리로 정의된다. 또한, 본 명세서에서 설명된 다양한 물질들 또는 영역들은 실질적으로 일정한 두께 또는 가변 두께들을 가질 수 있다. 가변 두께를 가질 경우, 두께는 달리 표기되지 않는 한 평균 두께를 말하고, 상기한 물질 또는 영역은 두께가 가변인 것에 기인하여 최소 두께 및 최대 두께를 가질 것이다. 본 명세서에서 사용될 때, "상이한 조성"은 단지 서로 바로 맞닿아 있을 수 있는 두 개의 언급되는 물질들 또는 영역들의 그러한 부분들이 예를 들어, 상기한 물질들 또는 영역들이 동종이 아닐 경우, 화학적으로 그리고/또는 물리적으로 상이할 것만 필요로 한다. 두 개의 언급된 물질들 또는 영역들이 서로 바로 맞닿아 있지 않을 경우, "상이한 조성"은 단지 서로 가장 가까운 두 개의 언급된 물질들 또는 영역들의 그러한 부분들이 상기한 물질들 또는 영역들이 동종이 아닐 경우 화학적으로 그리고/또는 물리적으로 상이할 것만 필요로 한다. 본 문서에서, 언급된 물질들, 영역들 또는 구조들의 서로에 관한 적어도 일부 물리적 접촉이 있을 때 하나의 물질, 영역 또는 구조는 또 다른 하나에 "바로 맞닿아" 있다. 그에 반해, "바로"가 선행되지 않는 "위", "상", "인접", "따라" 및 "맞닿아"는 "바로 맞닿아" 뿐만 아니라 사이에 오는 물질(들), 영역(들) 또는 구조(들)가 언급된 물질들, 영역들 또는 구조들이 서로 물리적으로 닿아 접촉하지 않게 한다.
본 명세서에서, 영역들-물질들-구성요소들은 정상 동작 시 전류가 하나에서 다른 하나로 연속적으로 흐를 수 있는 경우 서로 "전기적으로 결합"되고, 아원자 양 및/또는 음 전하들이 충분히 발생될 때 그러한 것들의 움직임에 의해 주로 그렇게 된다. 또 다른 하나의 전자 구성요소가 영역들-물질들-구성요소들 사이에 있을 수 있고 그것들에 전기적으로 결합될 수 있다. 그에 반해, 영역들-물질들-구성요소들이 "직접 전기적으로 결합되는" 것으로 언급될 때에는, 직접 전기적으로 결합된 영역들-물질들-구성요소들 사이에 어떠한 사이에 오는 전기적 구성요소(예를 들어, 어떠한 다이오드, 트랜지스터, 레지스터, 트랜스듀서, 스위치, 퓨즈 등)도 없는 것이다.
또한, "금속 물질"은 금속 원소, 둘 이상의 금속 원소들의 혼합물 또는 합금 및 임의의 전도성 금속 화합물 중 어느 하나 또는 조합이다.
결론
일부 실시 예들에서, 집적 회로 구성은 제1 영역 및 상기 제1 영역 옆의 제2 영역을 포함한다. 상기 제1 영역으로부터 상기 제2 영역으로는 측 방향으로-교차하는 제1 및 제2 전도성 라인들이 연장된다. 상기 제2 전도성 라인들은 상기 제1 전도성 라인들보다 상기 제1 영역의 일측상에서 상기 제2 영역으로 측 방향으로 더 깊게 연장되고 바로-측 방향으로-인접한 상기 제2 전도성 라인들의 쌍들을 포함한다. 상기 제2 영역에서 개개의 상기 쌍들의 바로-측 방향으로-인접한 상기 제2 전도성 라인들 사이에는 측 방향으로 절연성 물질이 있다. 상기 제2 영역에서 상기 절연성 물질 내에는 절연체 물질의 높이 방향으로-연장된 벽이 있다. 상기 벽은 각 개개의 상기 쌍 내 바로-측 방향으로-인접한 상기 제2 전도성 라인들 사이에 측 방향으로 연장되고, 각 개개의 상기 쌍 내 바로-측 방향으로-인접한 상기 제2 전도성 라인들 사이에 측 방향으로 있는 상기 제1 전도성 라인의 가로로 전부 측 방향으로 연장된다. 상기 절연체 물질은 상기 절연성 물질의 조성과 상이한 조성을 갖는다. 상기 제2 영역에서 상기 제2 전도성 라인들 위에는 제3 전도성 라인들이 있다. 상기 제33 전도성 라인들은 상기 제2 영역에서 높이 방향으로-연장된 전도성 비아를 통해 개개의 상기 제2 전도성 라인들과 각각 직접 전기적으로 결합한다.
일부 실시 예들에서, 집적 회로 구성은 메모리 셀들을 포함하는 메모리 어레이 영역을 포함한다. 주변 영역은 상기 메모리 어레이 영역의 상기 메모리 셀들로부터 판독하고 상기 메모리 셀들에 기록하기 위한 주변 회로를 포함한다. 상기 주변 영역은 상기 메모리 어레이 영역 옆에 있다. 상기 메모리 어레이 영역으로부터 상기 주변 영역으로는 측 방향으로-교차하는 제1 및 제2 디지트 라인들이 연장된다. 상기 제2 디지트 라인들은 상기 제1 디지트 라인들보다 상기 메모리 어레이 영역의 일측상에서 상기 주변 영역으로 측 방향으로 더 깊게 연장되고 바로-측 방향으로-인접한 상기 제2 디지트 라인들의 쌍들을 포함한다. 상기 주변 영역에서 개개의 상기 쌍들의 바로-측 방향으로-인접한 상기 제2 디지트 라인들 사이에는 측 방향으로 절연성 물질이 있다. 상기 주변 영역에서 상기 절연성 물질 내에는 절연체 물질의 높이 방향으로-연장된 벽이 있다. 상기 벽은 각 개개의 상기 쌍 내 바로-측 방향으로-인접한 상기 제2 디지트 라인들 사이에 측 방향으로 연장되고, 각 개개의 상기 쌍 내 바로-측 방향으로-인접한 상기 제2 디지트 라인들 사이에 측 방향으로 있는 상기 제1 디지트 라인의 가로로 전부 측 방향으로 연장된다. 상기 절연체 물질은 상기 절연성 물질의 조성과 상이한 조성을 갖는다. 상기 주변 영역에서 상기 제2 전도성 라인들 위에는 전도성 라인들이 있다. 상기 전도성 라인들은 상기 주변 영역에서 높이 방향으로-연장된 전도성 비아를 통해 개개의 상기 제2 전도성 라인들과 각각 직접 전기적으로 결합한다.
일부 실시 예들에서, 집적 회로 구성은 메모리 셀들을 포함하는 메모리 어레이 영역을 포함한다. 주변 영역은 상기 메모리 어레이 영역의 상기 메모리 셀들로부터 판독하고 상기 메모리 셀들에 기록하기 위한 주변 회로를 포함한다. 상기 주변 영역은 상기 메모리 어레이 영역 옆에 있다. 상기 메모리 어레이 영역으로부터 상기 주변 영역으로는 측 방향으로-교차하는 제1 및 제2 디지트 라인들이 연장된다. 상기 제2 디지트 라인들은 상기 제1 디지트 라인들보다 상기 제1 영역의 일측상에서 상기 주변 영역으로 측 방향으로 더 깊게 연장되고 바로-측 방향으로-인접한 상기 제2 디지트 라인들의 쌍들을 포함한다. 상기 주변 영역에서 개개의 상기 쌍들의 상기 바로-측 방향으로-인접한 상기 제2 디지트 라인들 사이에는 측 방향으로 절연성 물질이 있다. 상기 절연성 물질은 (a)와 (b) 사이에 측 방향으로 있으며, 여기서 (a)는: 각 개개의 상기 쌍 내 바로-측 방향으로-인접한 상기 제2 디지트 라인들 사이에 측 방향으로 있는 상기 제1 디지트 라인이고, (b)는: 각 개개의 상기 쌍 내 바로-측 방향으로-인접한 상기 제2 디지트 라인들 각각이다. 상기 주변 영역에서 상기 절연성 물질 내에는 절연체 물질의 높이 방향으로-연장된 벽이 있다. 상기 벽은 각 개개의 상기 쌍 내 바로-측 방향으로-인접한 상기 제2 디지트 라인들 사이에 측 방향으로 연장되고, 각 개개의 상기 쌍 내 바로-측 방향으로-인접한 상기 제2 디지트 라인들 사이에 측 방향으로 있는 상기 제1 디지트 라인의 가로로 전부 측 방향으로 연장된다. 상기 벽은 모든 곳에서 (c) 및 (d)로부터 이격되어 있으며, 여기서 (c)는: 각 개개의 상기 쌍 내 바로-측 방향으로-인접한 상기 제2 디지트 라인들 사이에 측 방향으로 있는 상기 제1 디지트 라인의 길이 방향 종단이고, (d)는: 각 개개의 상기 쌍 내 바로-측 방향으로-인접한 상기 제2 디지트 라인들 각각의 길이 방향 종단이다. 상기 절연체 물질은 상기 절연성 물질의 조성과 상이한 조성을 갖는다. 상기 주변 영역에서 상기 제2 전도성 라인들 위에는 전도성 라인들이 있다. 상기 전도성 라인들은 상기 주변 영역에서 높이 방향으로-연장된 전도성 비아를 통해 개개의 상기 제2 전도성 라인들과 각각 직접 전기적으로 결합한다. 상기 벽은 두 개의 바로-측 방향으로-인접한 상기 높이 방향으로-연장된 전도성 비아들의 그리고/또는 두 개의 바로-측 방향으로-인접한 상기 전도성 라인들의 마주보는 측벽들에 바로 맞닿아 있다.
일부 실시 예들에서, 장치는 디지트 라인, 워드 라인 및 메모리 셀을 포함하는 메모리 어레이 영역을 포함한다. 상기 디지트 라인은 제1 방향으로 연장되고 상기 워드 라인은 상기 제1 방향과 교차하는 제2 방향으로 연장된다. 주변 영역은 상기 메모리 어레이 영역 옆에 있다. 상기 주변 영역은 제1 표면 부분 및 상기 메모리 어레이 영역과 상기 제1 표면 부분 사이의 제2 표면 부분을 포함한다. 상기 주변 영역의 상기 제2 표면 부분 위에는 절연성 물질이 있다. 상기 절연성 물질에는 절연체 물질의 적어도 하나의 벽이 있다. 상기 절연체 물질의 적어도 하나의 벽은 상기 제2 방향으로 연장된다. 상기 디지트 라인은 길이 방향 종단을 제공하도록 종단되어 상기 절연성 물질의 일부가 상기 디지트 라인의 상기 길이 방향 종단과 상기 절연체 물질의 적어도 하나의 벽 사이에 개입하게 된다.
Claims (27)
- 집적 회로 구성으로서,
제1 영역;
상기 제1 영역 옆의 제2 영역;
상기 제1 영역으로부터 상기 제2 영역으로 연장된 측 방향으로-교차하는 제1 및 제2 전도성 라인들로서, 상기 제2 전도성 라인들은 상기 제1 전도성 라인들보다 상기 제1 영역의 일측상에서 상기 제2 영역으로 측 방향으로 더 깊게 연장되고 바로-측 방향으로-인접한 상기 제2 전도성 라인들의 쌍들을 포함하는, 상기 제1 및 제2 전도성 라인들;
상기 제2 영역에서 개개의 상기 쌍들의 바로-측 방향으로-인접한 상기 제2 전도성 라인들 사이에 측 방향으로 있는 절연성 물질(insulative material);
상기 제2 영역에서 상기 절연성 물질 내의 절연체 물질(insulator material)의 높이 방향으로-연장된 벽으로서, 상기 벽은 각 개개의 상기 쌍 내 바로-측 방향으로-인접한 상기 제2 전도성 라인들 사이에 측 방향으로 연장되고, 각 개개의 상기 쌍 내 바로-측 방향으로-인접한 상기 제2 전도성 라인들 사이에 측 방향으로 있는 상기 제1 전도성 라인의 가로로 전부 측 방향으로 연장되며, 상기 절연체 물질은 상기 절연성 물질의 조성과 상이한 조성을 갖는, 상기 높이 방향으로-연장된 벽; 및
상기 제2 영역에서 상기 제2 전도성 라인들 위의 제3 전도성 라인들로서, 상기 제2 영역에서 높이 방향으로-연장된 전도성 비아를 통해 개개의 상기 제2 전도성 라인들과 각각 직접 전기적으로 결합하는, 상기 제3 전도성 라인들을 포함하는, 구성. - 청구항 1에 있어서, 상기 벽은 상기 제1 및 제2 전도성 라인들보다 더 긴, 구성.
- 청구항 1에 있어서, 상기 벽은 상기 제1 및 제2 전도성 라인들보다 수직 방향으로 더 깊게 연장된, 구성.
- 청구항 1에 있어서, 상기 절연성 물질 및 상기 절연체 물질 중 하나는 실리콘 디옥사이드이고 다른 하나는 실리콘 나이트라이드인, 구성.
- 청구항 1에 있어서, 상기 절연성 물질은 실리콘 디옥사이드이고 상기 절연체 물질은 실리콘 나이트라이드인, 구성.
- 청구항 1에 있어서, 상기 절연성 물질은 (a)와 (b) 사이에 측 방향으로 있으며, 여기서 (a)는: 각 개개의 상기 쌍 내 바로-측 방향으로-인접한 상기 제2 전도성 라인들 사이에 측 방향으로 있는 상기 제1 전도성 라인이고, (b)는: 각 개개의 상기 쌍 내 바로-측 방향으로-인접한 상기 제2 전도성 라인들 각각인, 구성.
- 청구항 1에 있어서, 상기 벽은 어느 곳에서도 각 개개의 상기 쌍 내 바로-측 방향으로-인접한 상기 제2 전도성 라인들 사이에 측 방향으로 있는 상기 제1 전도성 라인에 바로 맞닿아 있지 않는, 구성.
- 청구항 7에 있어서, 상기 벽은 모든 곳에서 각 개개의 상기 쌍 내 바로-측 방향으로-인접한 상기 제2 전도성 라인들 사이에 측 방향으로 있는 상기 제1 전도성 라인의 길이 방향 종단으로부터 이격되어 있는, 구성.
- 청구항 8에 있어서, 상기 절연성 물질은 상기 벽과 상기 길이 방향 종단 사이에 있는, 구성.
- 청구항 1에 있어서, 상기 벽은 모든 곳에서 각 개개의 상기 쌍 내 바로-측 방향으로-인접한 상기 제2 전도성 라인들 각각의 길이 방향 종단으로부터 이격되어 있는, 구성.
- 청구항 10에 있어서, 상기 절연성 물질은 각 개개의 상기 쌍 내 바로-측 방향으로-인접한 상기 제2 전도성 라인들 각각의 상기 길이 방향 종단과 상기 벽 사이에 있는, 구성.
- 청구항 1에 있어서, 상기 벽은 모든 곳에서 (c) 및 (d)로부터 이격되어 있으며, 여기서 (c)는: 각 개개의 상기 쌍 내 바로-측 방향으로-인접한 상기 제2 전도성 라인들 사이에 측 방향으로 있는 상기 제1 전도성 라인의 길이 방향 종단이고, (d)는: 각 개개의 상기 쌍 내 바로-측 방향으로-인접한 상기 제2 전도성 라인들 각각의 길이 방향 종단인, 구성.
- 청구항 1에 있어서, 상기 벽은 상기 높이 방향으로-연장된 전도성 비아들 중 하나 및/또는 상기 제3 전도성 라인들 중 하나에 바로 맞닿아 있는, 구성.
- 청구항 13에 있어서, 상기 벽은 상기 제3 전도성 라인들 중 하나에 바로 맞닿아 있고, 상기 벽은 하나의 상기 제3 전도성 라인의 측벽에 바로 맞닿아 있는, 구성.
- 청구항 1에 있어서, 상기 벽은 두 개의 바로-측 방향으로-인접한 상기 제3 전도성 라인들의 마주보는 측벽들에 바로 맞닿아 있는, 구성.
- 청구항 1에 있어서, 상기 벽은 상기 제2 영역에서 어느 상기 전도성 비아들의 가로로도 연장되지 않는, 구성.
- 청구항 1에 있어서, 상기 제2 영역에서 먼저 언급된 상기 높이 방향으로-연장된 벽으로부터 이격된 상기 절연체 물질의 높이 방향으로-연장된 다른 벽을 포함하며, 상기 다른 벽은 각 개개의 상기 쌍 내 바로-측 방향으로-인접한 상기 제2 전도성 라인들 사이에 측 방향으로 연장되고, 각 개개의 상기 쌍 내 바로-측 방향으로-인접한 상기 제2 전도성 라인들 사이에 측 방향으로 있는 상기 제1 전도성 라인의 가로로 전부 측 방향으로 연장된, 구성.
- 청구항 17에 있어서, 상기 다른 벽은 상기 제1 및 제2 전도성 라인들보다 수직 방향으로 더 깊게 연장된, 구성.
- 청구항 17에 있어서, 상기 높이 방향으로-연장된 다른 벽은 대향 측들을 가지며, 상기 절연성 물질은 상기 높이 방향으로-연장된 다른 벽의 상기 대향 측들의 양측을 따라 길이 방향으로 연장된, 구성.
- 청구항 19에 있어서, 상기 절연성 물질은 상기 높이 방향으로-연장된 다른 벽의 상기 대향 측들의 양측 상에서 상기 높이 방향으로-연장된 다른 벽의 상기 절연체 물질에 바로 맞닿아 있는, 구성.
- 집적 회로 구성으로서,
메모리 셀들을 포함하는 메모리 어레이 영역;
상기 메모리 어레이 영역의 상기 메모리 셀들로부터 판독하고 상기 메모리 셀들에 기록하기 위한 주변 회로를 포함하는 주변 영역으로서, 상기 메모리 어레이 영역 옆에 있는, 상기 주변 영역;
상기 메모리 어레이 영역으로부터 상기 주변 영역으로 연장된 측 방향으로-교차하는 제1 및 제2 디지트 라인들로서, 상기 제2 디지트 라인들은 상기 제1 디지트 라인들보다 상기 메모리 어레이 영역의 일측상에서 상기 주변 영역으로 측 방향으로 더 깊게 연장되고 바로-측 방향으로-인접한 상기 제2 디지트 라인들의 쌍들을 포함하는, 상기 제1 및 제2 디지트 라인들;
상기 주변 영역에서 개개의 상기 쌍들의 바로-측 방향으로-인접한 상기 제2 디지트 라인들 사이에 측 방향으로 있는 절연성 물질;
상기 주변 영역에서 상기 절연성 물질 내의 절연체 물질의 높이 방향으로-연장된 벽으로서, 상기 벽은 각 개개의 상기 쌍 내 바로-측 방향으로-인접한 상기 제2 디지트 라인들 사이에 측 방향으로 연장되고, 각 개개의 상기 쌍 내 바로-측 방향으로-인접한 상기 제2 디지트 라인들 사이에 측 방향으로 있는 상기 제1 디지트 라인의 가로로 전부 측 방향으로 연장되며, 상기 절연체 물질은 상기 절연성 물질의 조성과 상이한 조성을 갖는, 상기 높이 방향으로-연장된 벽; 및
상기 주변 영역에서 상기 제2 디지트 라인들 위에 있는 전도성 라인들로서, 상기 주변 영역에서 높이 방향으로-연장된 전도성 비아를 통해 개개의 상기 제2 디지트 라인들과 각각 직접 전기적으로 결합하는, 상기 전도성 라인들을 포함하는, 구성. - 청구항 22에 있어서, 상기 주변 영역에서 먼저 언급된 상기 높이 방향으로-연장된 벽으로부터 이격된 상기 절연체 물질의 다른 높이 방향으로-연장된 벽을 포함하며, 상기 다른 벽은 각 개개의 상기 쌍 내 바로-측 방향으로-인접한 상기 제2 디지트 라인들 사이에 측 방향으로 연장되고, 각 개개의 상기 쌍 내 바로-측 방향으로-인접한 상기 제2 디지트 라인들 사이에 측 방향으로 있는 상기 제1 디지트 라인의 가로로 전부 측 방향으로 연장된, 구성.
- 집적 회로 구성으로서,
메모리 셀들을 포함하는 메모리 어레이 영역;
상기 메모리 어레이 영역의 상기 메모리 셀들로부터 판독하고 상기 메모리 셀들에 기록하기 위한 주변 회로를 포함하는 주변 영역으로서, 상기 메모리 어레이 영역 옆에 있는, 상기 주변 영역;
상기 메모리 어레이 영역으로부터 상기 주변 영역으로 연장된 측 방향으로-교차하는 제1 및 제2 디지트 라인들로서, 상기 제2 디지트 라인들은 상기 제1 디지트 라인들보다 상기 제1 영역의 일측상에서 상기 주변 영역으로 측 방향으로 더 깊게 연장되고 바로-측 방향으로-인접한 상기 제2 디지트 라인들의 쌍들을 포함하는, 상기 제1 및 제2 디지트 라인들;
상기 주변 영역에서 개개의 상기 쌍들의 상기 바로-측 방향으로-인접한 상기 제2 디지트 라인들 사이에 측 방향으로 있는 절연성 물질로서, 상기 절연성 물질은 (a)와 (b) 사이에 측 방향으로 있으며, 여기서 (a)는: 각 개개의 상기 쌍 내 바로-측 방향으로-인접한 상기 제2 디지트 라인들 사이에 측 방향으로 있는 상기 제1 디지트 라인이고, (b)는: 각 개개의 상기 쌍 내 바로-측 방향으로-인접한 상기 제2 디지트 라인들 각각인, 상기 절연성 물질;
상기 주변 영역에서 상기 절연성 물질 내의 절연체 물질의 높이 방향으로-연장된 벽으로서, 상기 벽은 각 개개의 상기 쌍 내 바로-측 방향으로-인접한 상기 제2 디지트 라인들 사이에 측 방향으로 연장되고, 각 개개의 상기 쌍 내 바로-측 방향으로-인접한 상기 제2 디지트 라인들 사이에 측 방향으로 있는 상기 제1 디지트 라인의 가로로 전부 측 방향으로 연장되고, 상기 벽은 모든 곳에서 (c) 및 (d)로부터 이격되어 있으며, 여기서 (c)는: 각 개개의 상기 쌍 내 바로-측 방향으로-인접한 상기 제2 디지트 라인들 사이에 측 방향으로 있는 상기 제1 디지트 라인의 길이 방향 종단이고, (d)는: 각 개개의 상기 쌍 내 바로-측 방향으로-인접한 상기 제2 디지트 라인들 각각의 길이 방향 종단이며, 상기 절연체 물질은 상기 절연성 물질의 조성과 상이한 조성을 갖는, 상기 높이 방향으로 연장된 벽;
상기 주변 영역에서 상기 제2 디지트 라인들 위에 있는 전도성 라인들로서, 상기 주변 영역에서 높이 방향으로-연장된 전도성 비아를 통해 개개의 상기 제2 디지트 라인들과 각각 직접 전기적으로 결합하는, 상기 전도성 라인들을 포함하고;
상기 벽은 두 개의 바로-측 방향으로-인접한 상기 높이 방향으로-연장된 전도성 비아들의 그리고/또는 두 개의 바로-측 방향으로-인접한 상기 전도성 라인들의 마주보는 측벽들에 바로 맞닿아 있는, 구성. - 청구항 23에 있어서,
개개의 상기 메모리 셀들은 단일의 트랜지스터를 갖고;
개개의 상기 메모리 셀들은 단일의 트랜지스터를 가지며;
상기 메모리 셀들은 DRAM인, 구성. - 장치로서,
디지트 라인, 워드 라인 및 메모리 셀을 포함하는 메모리 어레이 영역으로서, 상기 디지트 라인은 제1 방향으로 연장되고, 상기 워드 라인은 상기 제1 방향과 교차하는 제2 방향으로 연장되는, 상기 메모리 어레이 영역;
상기 메모리 어레이 영역 옆의 주변 영역으로서, 제1 표면 부분 및 상기 메모리 어레이 영역과 상기 제1 표면 부분 사이의 제2 표면 부분을 포함하는, 상기 주변 영역;
상기 주변 영역의 상기 제2 표면 부분 위의 절연성 물질; 및
상기 절연성 물질 내의 절연체 물질의 적어도 하나의 벽으로서, 상기 제2 방향으로 연장되는, 상기 절연체 물질의 적어도 하나의 벽을 포함하며;
상기 디지트 라인은 길이 방향 종단을 제공하도록 종단되어 상기 절연성 물질의 일부가 상기 디지트 라인의 상기 길이 방향 종단과 상기 절연체 물질의 적어도 하나의 벽 사이에 개입하게 되는, 장치. - 청구항 25에 있어서,
상기 절연체 물질의 적어도 하나의 벽은 상기 제2 방향에서 제1 및 제2 부분 벽들로 분할되어 그 사이에 갭이 제공되고;
상기 메모리 어레이 영역은 상기 제1 방향으로 연장되어 상기 제1 및 제2 부분 벽들 사이의 상기 갭을 통과해 지나는 추가 디지트 라인을 더 포함하는, 장치. - 청구항 26에 있어서, 전도성 플러그를 통해 상기 추가 디지트 라인에 전기적으로 결합되는 전도성 라인을 더 포함하는, 장치.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16/110,421 US10840249B2 (en) | 2018-08-23 | 2018-08-23 | Integrated circuitry constructions |
| US16/110,421 | 2018-08-23 | ||
| PCT/US2019/025759 WO2020040820A1 (en) | 2018-08-23 | 2019-04-04 | Integrated circuitry constructions |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20210016641A true KR20210016641A (ko) | 2021-02-16 |
| KR102359065B1 KR102359065B1 (ko) | 2022-02-08 |
Family
ID=69583707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020217003316A KR102359065B1 (ko) | 2018-08-23 | 2019-04-04 | 집적 회로 구성 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US10840249B2 (ko) |
| EP (1) | EP3803975A4 (ko) |
| KR (1) | KR102359065B1 (ko) |
| CN (1) | CN112385039B (ko) |
| TW (1) | TWI710111B (ko) |
| WO (1) | WO2020040820A1 (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US10886285B2 (en) * | 2018-12-07 | 2021-01-05 | Micron Technology, Inc. | Memory circuitry and methods of forming memory circuitry |
| JP2021108331A (ja) | 2019-12-27 | 2021-07-29 | キオクシア株式会社 | 半導体記憶装置 |
| US11785762B2 (en) * | 2021-06-30 | 2023-10-10 | Micron Technology, Inc. | Memory circuitry and method used in forming memory circuitry |
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| CN108113735A (zh) | 2018-01-25 | 2018-06-05 | 赵士春 | 一种用于血管疏通的清理器 |
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2018
- 2018-08-23 US US16/110,421 patent/US10840249B2/en active Active
-
2019
- 2019-04-04 CN CN201980045535.1A patent/CN112385039B/zh active Active
- 2019-04-04 EP EP19852616.2A patent/EP3803975A4/en active Pending
- 2019-04-04 KR KR1020217003316A patent/KR102359065B1/ko active IP Right Grant
- 2019-04-04 WO PCT/US2019/025759 patent/WO2020040820A1/en unknown
- 2019-04-19 TW TW108113735A patent/TWI710111B/zh active
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Also Published As
| Publication number | Publication date |
|---|---|
| TW202010101A (zh) | 2020-03-01 |
| EP3803975A4 (en) | 2022-03-16 |
| KR102359065B1 (ko) | 2022-02-08 |
| US20200066731A1 (en) | 2020-02-27 |
| WO2020040820A1 (en) | 2020-02-27 |
| CN112385039B (zh) | 2024-04-09 |
| TWI710111B (zh) | 2020-11-11 |
| CN112385039A (zh) | 2021-02-19 |
| US10840249B2 (en) | 2020-11-17 |
| EP3803975A1 (en) | 2021-04-14 |
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Legal Events
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|---|---|---|---|
| A201 | Request for examination | ||
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