TWI710111B - 積體電路架構 - Google Patents

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TWI710111B
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井脇孝之
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Abstract

本發明揭示一種積體電路架構，其包括一第一區域及該第一區域旁邊之一第二區域。橫向交替之第一導線及第二導線自該第一區域延伸至該第二區域中。該等第二導線在該第一區域之一側上比該等第一導線更深地橫向延伸至該第二區域中且包括該等第二導線之直接橫向相鄰對。

Description

積體電路架構
本文中所揭示之實施例係關於積體電路之架構。
記憶體係一類型之積體電路且在電腦系統中用於儲存資料。記憶體可製造成個別記憶體單元之一或多個陣列。可使用數位線(其亦可指稱位元線、資料線或感測線)及存取線(其亦可指稱字線)來對記憶體單元寫入或自記憶體單元讀取。數位線可沿陣列之行導電地互連記憶體單元，且存取線可沿陣列之列導電地互連記憶體單元。可透過一數位線及一存取線之組合來唯一地定址各記憶體單元。
記憶體單元可為揮發性、半揮發性或非揮發性的。非揮發性記憶體單元可在缺少電力之情況下長時間儲存資料。非揮發性記憶體通常被指定為具有至少約10年之一保存時間之記憶體。揮發性記憶體係消散型且因此被再新/重寫以維持資料儲存。揮發性記憶體可具有數毫秒或更短之一保存時間。無論如何，記憶體單元經組態以將記憶保存或儲存為至少兩個不同可選狀態。在二進位系統中，將狀態視為「0」或「1」。在其他系統中，至少一些個別記憶體單元可經組態以儲存資訊之兩個以上位準或狀態。
一電容器係可用於一記憶體單元中之一類型之電子組件。 一電容器具有由電絕緣材料分離之兩個電導體。能量可作為一電場靜電儲存於此材料內。取決於絕緣體材料之組成，該儲存場將為揮發性或非揮發性的。例如，僅包含SiO2之一電容器絕緣體材料將為揮發性的。一類型之非揮發性電容器係一鐵電電容器，其使鐵電材料作為絕緣材料之至少部分。鐵電材料以具有兩個穩定極化狀態為特徵且藉此可包括一電容器及/或記憶體單元之可程式化材料。鐵電材料之極化狀態可因施加適合程式化電壓而改變且在移除程式化電壓之後保持(至少一段時間)。各極化狀態具有彼此不同之一電荷儲存電容，且其理論上可在無需使極化狀態反轉之情況下用於寫入(即，儲存)及讀取一記憶體狀態，直至期望使此極化狀態反轉。不太令人滿意的是，在具有鐵電電容器之一些記憶體中，讀取記憶體狀態之動作會使極化反轉。因此，在判定極化狀態之後，進行記憶體單元之一重寫以使記憶體單元在其判定之後即時進入預讀取狀態。無論如何，歸因於形成電容器之一部分之鐵電材料之雙穩態特性，併入一鐵電電容器之一記憶體單元理論上係非揮發性的。可使用其他可程式化材料作為一電容器絕緣體以使電容器呈現非揮發性。
一場效電晶體係可用於一記憶體單元中之另一類型之電子組件。此等電晶體包括一對導電源極/汲極區，其等之間具有一半導電通道區。一導電閘極相鄰於通道區且藉由一薄閘極絕緣體來與通道區分離。施加一適合電壓至閘極允許電流自源極/汲極區之一者流動通過通道區而至另一者。當自閘極移除電壓時，很大程度上防止電流流動通過通道區。場效電晶體亦可包含額外結構(例如一可逆可程式化電荷儲存區)作為閘極絕緣體與導電閘極之間的閘極架構之部分。無論如何，閘極絕緣體可程式化，例如為鐵電的。
製造記憶體及其他電路不斷追求之一目標係製造越來越小及越來越緊密之組件。一些記憶體電路具有記憶體陣列旁邊之周邊電路，其具有自記憶體陣列中之記憶體單元讀取及寫入至記憶體陣列中之記憶體單元之電路。數位線及字線自記憶體陣列區域延伸至周邊電路區域中。例如，數位線透過豎向延伸導電通路來與周邊電路區域中之較高(即，位置上)導線連接。一些設計包括自記憶體陣列區域之一側延伸至周邊區域中之橫向交替第一數位線及第二數位線，且第一數位線或第二數位線之一者在該一側上比第一數位線或第二數位線之另一者更深地橫向延伸至周邊區域中。在記憶體陣列區域之對置側上，該關係反轉。
儘管本發明之目的係克服會在製造上述電路時出現之一些問題，但本發明決不限於此，且亦決不限於製造記憶體電路。
根據本發明之一態樣，一種積體電路架構包括：一第一區域；一第二區域，其位於該第一區域旁邊；橫向交替之第一導線及第二導線，其等自該第一區域延伸至該第二區域中，該等第二導線在該第一區域之一側上比該等第一導線更深地橫向延伸至該第二區域中且包括該等第二導線之直接橫向相鄰對；絕緣材料，其在該第二區域中橫向位於該等對之個別者中之該等直接橫向相鄰之第二導線之間；絕緣體材料之一豎向延伸壁，其位於該第二區域中之該絕緣材料內，該壁橫向延伸於該各自個別對內之該等直接橫向相鄰之第二導線之間且完全橫跨橫向位於該各自個別對內之該等直接橫向相鄰之第二導線之間的該第一導線而延伸，該絕緣體材料具有不同於該絕緣材料之組成的組成；及複數個第三導線，其等在該第二區域中位於該等第二導線上方，該等第三導線透過該第二區域中之一豎 向延伸導電通路來與該等第二導線之個別者個別直接電耦合。
根據本發明之一態樣，一種積體電路架構包括：一記憶體陣列區域，其包括數個記憶體單元；一周邊區域，其包括用於自該記憶體陣列區域中之該等記憶體單元讀取及寫入至該記憶體陣列區域中之該等記憶體單元之周邊電路，該周邊區域位於該記憶體陣列區域旁邊；橫向交替之第一數位線及第二數位線，其等自該記憶體陣列區域延伸至該周邊區域中，該等第二數位線在該記憶體陣列區域之一側上比該等第一數位線更深地橫向延伸至該周邊區域中且包括該等第二數位線之直接橫向相鄰對；絕緣材料，其在該周邊區域中橫向位於該等對之個別者中之該等直接橫向相鄰之第二數位線之間；絕緣體材料之一豎向延伸壁，其位於該周邊區域中之該絕緣材料內，該壁橫向延伸於該各自個別對內之該等直接橫向相鄰之第二數位線之間且完全橫跨橫向位於該各自個別對內之該等直接橫向相鄰之第二數位線之間的該第一數位線而延伸，該絕緣體材料具有不同於該絕緣材料之組成的組成；及複數個導線，其等在該周邊區域中位於該等第二數位線上方，該等導線透過該周邊區域中之一豎向延伸導電通路來與該等第二數位線之個別者個別直接電耦合。
根據本發明之一態樣，一種積體電路架構包括：一記憶體陣列區域，其包括數個記憶體單元；一周邊區域，其包括用於自該記憶體陣列區域中之該等記憶體單元讀取及寫入至該記憶體陣列區域中之該等記憶體單元之周邊電路，該周邊區域位於該記憶體陣列區域旁邊；橫向交替之第一數位線及第二數位線，其等自該記憶體陣列區域延伸至該周邊區域中，該等第二數位線在該第一區域之一側上比該等第一數位線更深地橫向延伸至該周邊區域中且包括該等第二數位線之直接橫向相鄰對；絕緣材 料，其在該周邊區域中橫向位於該等對之個別者中之該等直接橫向相鄰之第二數位線之間，該絕緣材料橫向位於(a)與(b)之間，其中(a)係橫向位於該各自個別對內之該等直接橫向相鄰之第二數位線之間的該第一數位線及(b)係該各自個別對內之該等直接橫向相鄰之第二數位線之各者；絕緣體材料之一豎向延伸壁，其位於該周邊區域中之該絕緣材料內，該壁橫向延伸於該各自個別對內之該等直接橫向相鄰之第二數位線之間且完全橫跨橫向位於該各自個別對內之該等直接橫向相鄰之第二數位線之間的該第一數位線而延伸，該壁遍及全部與(c)及(d)間隔，其中(c)係橫向位於該各自個別對內之該等直接橫向相鄰之第二數位線之間的該第一數位線之一縱向端及(d)係該各自個別對內之該等直接橫向相鄰之第二數位線之各者之一縱向端，該絕緣體材料具有不同於該絕緣材料之組成的組成；複數個導線，其等在該周邊區域中位於該等第二數位線上方，該等導線透過該周邊區域中之一豎向延伸導電通路來與該等第二數位線之個別者個別直接電耦合；及該壁直接緊靠該等豎向延伸導電通路之兩個直接橫向相鄰者及/或該等導線之兩個直接橫向相鄰者之對向側壁。
根據本發明之另一態樣，一種裝置包括：一記憶體陣列區域，其包括一數位線、一字線及一記憶體單元，該數位線在一第一方向上延伸，該字線在與該第一方向交叉之一第二方向上延伸；一周邊區域，其位於該記憶體陣列區域旁邊，該周邊區域包括一第一表面部分及該記憶體陣列區域與該第一表面部分之間的一第二表面部分；絕緣材料，其位於該周邊區域之該第二表面部分上方；及絕緣體材料之至少一壁，其位於該絕緣材料中，絕緣體材料之該至少一壁在該第二方向上延伸；其中該數位線端接以提供一縱向端，使得該絕緣材料之一部分介入於該數位線之該縱向 端與絕緣體材料之該至少一壁之間。
8:基板架構/積體電路架構
10:記憶體陣列區域
11:基底基板
12:半導電材料
13:周邊區域
14:溝槽隔離區
16:主動面積區
18:內埋式存取線架構
19:溝槽
20:閘極絕緣體
21:溝槽側壁
22:導電閘極材料
23:溝槽基底
24:源極/汲極區
25:場效電晶體
26:源極/汲極區
27:通道區
29:通道電流線/路徑
30:第一數位線
31:第二數位線
34:豎向延伸導電通路
36:豎向延伸導電通路
37:絕緣體材料
38:絕緣體/絕緣材料
39:介電材料
40:絕緣體/絕緣材料
41:介電材料
42:導電材料
43:絕緣體/絕緣材料
46:半導體材料
48:下絕緣材料
50:上絕緣體材料
51:縱向端
52:豎向延伸壁
53:縱向端
55:導線
56:導電通路
57:側壁
58:絕緣體/絕緣材料
59:絕緣體/絕緣材料
61:材料/SiO2層
62:縱向側
63:遮罩材料
64:豎向延伸壁
77:虛設部分
83:位元線接觸開口
85:電容器
100:側
200:側
A:對
B:對
C:電容器
DL:數位線
MC:記憶體單元
SA:感測放大器
T:電晶體
WL:字線
圖1係根據先前技術及根據本發明之一實施例之一DRAM記憶體陣列及周邊電路之一示意圖。
圖1A係圖1之一部分之一放大圖。
圖2係根據本發明之一實施例之一DRAM架構之一部分之一示意橫截面圖且係透過圖3至圖6及圖11中之線2-2取得。
圖3係透過圖2、圖8、圖9及圖10中之線3-3取得之一視圖且係一混合示意圖。
圖4係透過圖2、圖3及圖7至圖10中之線4-4取得之一視圖。
圖5係透過圖2、圖3及圖7至圖10中之線5-5取得之一視圖。
圖6係透過圖2、圖3及圖7至圖10中之線6-6取得之一視圖。
圖7係透過圖3至圖6中之線7-7取得之一視圖。
圖8係透過圖3至圖6中之線8-8取得之一視圖。
圖9係透過圖3至圖6中之線9-9取得之一視圖。
圖10係透過圖3至圖6中之線10-10取得之一視圖。
圖11係透過圖8中之線11-11取得之一視圖且係一混合示意圖。
圖12係形成圖4中所展示之架構之一實例性方法中之圖4之架構之前之一架構之一視圖。
圖13係形成圖5中所展示之架構之一實例性方法中之圖5之架構之前之一架構之一視圖。
圖14係形成圖6中所展示之架構之一實例性方法中之圖6之架構之前之一架構之一視圖。
圖15係由圖12展示之架構之後之一處理步驟中之圖12架構之一視圖。
圖16係由圖13展示之架構之後之一處理步驟中之圖13架構之一視圖。
圖17係由圖14展示之架構之後之一處理步驟中之圖14架構之一視圖。
圖18係由圖15展示之架構之後之一處理步驟中之圖15架構之一視圖。
圖19係由圖16展示之架構之後之一處理步驟中之圖16架構之一視圖。
圖20係由圖17展示之架構之後之一處理步驟中之圖17架構之一視圖。
圖21係由圖18展示之架構之後之一處理步驟中之圖18架構之一視圖。
圖22係由圖19展示之架構之後之一處理步驟中之圖19架構之一視圖。
圖23係由圖20展示之架構之後之一處理步驟中之圖20架構之一視圖。
圖24係由圖21展示之架構之後之一處理步驟中之圖21架構 之一視圖。
圖25係由圖24展示之架構之後之一處理步驟中之圖24架構之一視圖。
圖26係由圖22展示之架構之後之一處理步驟中之圖22架構之一視圖。
圖27係由圖25展示之架構之後之一處理步驟中之圖25架構之一視圖。
圖28係由圖26展示之架構之後之一處理步驟中之圖26架構之一視圖。
圖29係由圖27展示之架構之後之一處理步驟中之圖27架構之一視圖。
圖30係由圖28展示之架構之後之一處理步驟中之圖28架構之一視圖。
本發明之實施例涵蓋積體電路架構，諸如包含(例如)DRAM電路架構之記憶體積體電路架構。圖1及圖1A中展示DRAM電路且根據本發明之一實施例之一實例性先前技術示意圖。圖1A展示個別包括一電晶體T及一電容器C之實例性記憶體單元MC。電容器C之一電極直接電耦合至一適合電位(例如接地)，且另一電容器電極與電晶體T之源極/汲極區之一者接觸或包括電晶體T之源極/汲極區之一者。電晶體T之另一源極/汲極區直接與一數位線30或31(亦個別標示為DL)電耦合。電晶體T之閘極直接與一字線WL電耦合(例如，包括字線WL之部分)。圖1展示自一記憶體陣列區域10之對置側100及200之一者延伸至記憶體陣列區域10旁 邊之一周邊區域13中之數位線30及31。數位線30及31在周邊電路區域13內與陣列區域10之對置側100及200上之一感測放大器SA個別直接電耦合。
接著，參考圖2至圖11來描述包括DRAM之一實例性實施例，圖2至圖11展示包括記憶體陣列區域10及記憶體陣列區域10旁邊(即，與記憶體陣列橫向緊鄰或橫向間隔)之周邊區域13之一基板架構8之一實例性片段，且記憶體陣列區域10及周邊區域13之各者已相對於一基底基板11製造。記憶體陣列區域10包括記憶體單元MC且周邊區域13包括周邊電路(例如感測放大器SA[圖中未展示]、延伸至周邊區域13及自周邊區域13延伸之導線[圖中未展示，但用於數位線30、31]及其他電路組件[圖中未展示])。此電路能夠自記憶體陣列區域10中之記憶體單元MC讀取及寫入至記憶體陣列區域10中之記憶體單元MC。基底基板11可包括導電/導體材料(即，本文中之導電材料)、半導電/半導體材料及絕緣/絕緣體材料(即，本文中之電絕緣材料)之任何一或多者。各種材料位於基底基板11上方。材料可位於圖2至圖11所描繪之材料旁邊、豎向內或豎向外。例如，可在基底基板11上方、周圍或內部之某處提供積體電路之其他部分或全部製造組件。亦可提供用於操作一記憶體陣列內之組件之一些控制及/或其他周邊電路，且其等可或可不完全或部分位於一記憶體陣列或子陣列內。此外，亦可獨立、協力或依相對於彼此之其他方式提供及操作多個子陣列。如本發明中所使用，一「子陣列」亦可被視為一陣列。根據包括一記憶體陣列區域內之記憶體單元之實施例，用於自記憶體陣列區域中之記憶體單元讀取及寫入至記憶體陣列區域中之記憶體單元之至少一些周邊電路位於記憶體陣列區域旁邊之一周邊區域內。
基底基板11包括半導電材料12(例如適當及不同摻雜之單晶矽及/或多晶矽、Ge、SiGe、GaAs及/或其他既有或未來開發之半導電材料)、溝槽隔離區14(例如氮化矽及/或二氧化矽)及主動面積區16(其包括適當及不同摻雜之半導電材料12)。在一實施例中，架構8包括DRAM記憶體單元MC(圖9至圖11，且為使此等圖清楚，圖9及圖10中僅展示4個輪廓MC)，例如，DRAM記憶體單元個別包括一場效電晶體器件25(例如，在圖1A中標示為一電晶體T，且在圖2及圖8中標示為電晶體25)及一電荷儲存器件(例如圖1A中標示為C及圖3、圖4及圖11中標示為一電容器85之一電容器)。然而，本發明之實施例涵蓋其他記憶體單元及積體電路之其他架構，其與是否含有記憶體單元無關。在包括具有一電晶體及一電容器之記憶體單元之一實施例中，個別記憶體單元有且僅有一個電晶體及有且僅有一個電容器(即，1T-1C)。
場效電晶體25呈凹入式存取器件之形式(一類型之場效電晶體架構)，且實例性架構8展示分組於此等器件之個別對中之此等凹入式存取器件。個別凹入式存取器件25包含(例如)半導電材料12中之一溝槽19內之一內埋式存取線架構18。架構18包括用作個別器件25之一導電閘極之導電閘極材料22(例如導電摻雜半導體材料及/或金屬材料)。一閘極絕緣體20(例如二氧化矽及/或氮化矽)沿個別溝槽19之側壁21及一基底23介於導電閘極材料22與半導電材料12之間。絕緣體材料37(例如二氧化矽及/或氮化矽)位於材料20及22上方之溝槽19內。個別器件25包括個別溝槽19之對置側上之半導電材料12之上部分中之一對源極/汲極區24、26(例如，區24、26位於存取線架構18之橫向外且高於存取線架構18)。源極/汲極區24、26之各者包括其內具有一提高導電率摻雜劑之其至少一部分， 其具有各自源極/汲極區24、26內之此提高導電率摻雜劑之最大濃度以(例如)使此部分導電(例如，具有至少1019個原子/cm3之一最大摻雜劑濃度)。因此，各源極/汲極區24、26之全部或僅一部分可具有提高導電率摻雜劑之此最大濃度。源極/汲極區24及/或26可包含其他摻雜區(圖中未展示)，例如光暈區、LDD區等等。
凹入式存取器件對25之個別者中之源極/汲極區對之一源極/汲極區(例如區26)橫向位於導電閘極材料22之間且由器件對25共用。源極/汲極區對之另外源極/汲極區(例如區24)不由器件對25共用。因此，在實例性實施例中，各主動面積區16包括兩個器件25(例如一對器件25)，且各器件共用一中間源極/汲極區26。數位線30及31個別直接電耦合至多個個別器件對25之一共用源極/汲極區26。例如且如圖中所展示，豎向延伸導電通路34(例如金屬材料及/或導電摻雜半導電材料)沿數位線30、31縱向間隔，且將數位線30、31個別直接電耦合至個別器件對25之個別共用源極/汲極區26。一對電容器85個別直接電耦合至個別器件對25中之其他源極/汲極區24之一者。豎向延伸導電通路36(相同或不同於通路34之組成的組成)展示為使非共用源極/汲極區24與個別電容器85互連。實例性絕緣體/絕緣材料38、40、43、58及/或59(例如氮化矽及/或二氧化矽)包圍通路34、36。
一通道區27(圖11及圖3)在源極/汲極區對24、26下方之半導電材料12中沿溝槽側壁21(圖11)且圍繞溝槽基底23。通道區27可適當摻雜有一提高導電率摻雜劑，其可具有與源極/汲極區24、26中之摻雜劑相反之導電類型且(例如)在通道中具有不大於1×1017個原子/cm3之一最大濃度。當將適合電壓施加至一存取線架構18之閘極材料22時，一導電通 道形成(例如，沿一通道電流線/路徑29[圖11])於閘極絕緣體20接近處之通道區27內，使得電流能夠流動於一個別主動面積區16內之存取線架構18下方之一對源極/汲極區24與26之間。示意性展示點畫以指示原導電率調節摻雜劑濃度(無論類型如何)，其中點畫越濃密，指示摻雜劑濃度越大，及點畫越淺淡，指示摻雜劑濃度越低。導電率調節摻雜劑可且將可能位於材料12之其他部分中，如圖中所展示。為方便起見，材料12中僅展示兩種不同點畫密度，且可使用額外摻雜劑濃度及任何區域中無需恆定摻雜劑濃度。
實例性數位線30及31個別包括直接電耦合至導電通路34且延伸於直接縱向相鄰之導電通路34之間的導電材料42(相同或不同於導電通路34及/或36之組成的組成)。上絕緣體材料50(例如氮化矽及/或二氧化矽)位於導電材料42上方且絕緣體材料38位於導電材料42旁邊。摻雜或未摻雜半導體材料46位於直接縱向相鄰之導電通路34之間。下絕緣材料48(例如二氧化矽、氮化矽、二氧化鋁、氧化鉿等等之一或多者；例如50埃至200埃之厚度)在半導體材料46下方位於直接縱向相鄰之導電通路34之間。作為替代實例，材料46可包括絕緣材料或金屬材料或被消除，且導電材料42向內延伸至下絕緣材料48(圖中未展示)。
數位線30及31可被視為自記憶體陣列區域10延伸至周邊區域13中之橫向交替之第一數位線30及第二數位線31，其中第二數位線31在記憶體陣列區域10之一側(即，至少一側)上比第一數位線30更深地橫向延伸至周邊區域13中。本文中相對於數位線或其他導線使用「第一」及「第二」僅為了便於區分橫向交替之此等線，其等之一者比第一或第二所述數位線或導線之另一者且相對於一記憶體陣列區域或第一區域之一側更 深地橫向延伸至一周邊或第二區域中。第一數位線30可被視為在周邊區域13中具有各自縱向端51且第二數位線31可被視為在周邊區域13中具有各自縱向端53。儘管實例性實施例展示第一數位線30與各第二數位線31橫向交替，但可使用替代橫向交替實施例(例如，兩個或兩個以上第一數位線位於緊鄰第二數位線之間，或兩個或兩個以上第二數位線位於緊鄰第一數位線之間，且兩者均未展示)。無論如何，直接橫向相鄰之第二數位線31可被視為包括此等數位線之對(例如圖2、圖9及圖10中所展示之對A及對B)。
絕緣材料43在周邊區域13中橫向位於對A及對B之個別者中之直接橫向相鄰之第二數位線31之間。在一實施例中，絕緣材料43橫向位於(a)與(b)之間，其中(a)係橫向位於各自個別對A及B內之直接橫向相鄰之第二數位線31之間的第一數位線30，且(b)係各自個別對A及B內之直接橫向相鄰之第二數位線31之各者。在一實施例中，絕緣材料43分別直接緊靠第一數位線30及第二數位線31(例如，沿其側壁)。
絕緣體材料40之一豎向延伸壁52位於周邊區域13中之絕緣材料43內。壁52橫向延伸於個別對A及B內之直接橫向相鄰之第二數位線31之間，且完全橫跨橫向位於各自個別對A及B內之直接橫向相鄰之第二數位線31之間的第一數位線30而延伸。絕緣體材料40及/或絕緣材料43可均質或非均質。絕緣體材料40具有不同於絕緣材料43之組成的組成。在一實施例中，絕緣材料43及絕緣體材料40之一者係二氧化矽且另一者係氮化矽。在一實施例中，絕緣材料43係二氧化矽且絕緣體材料40係氮化矽。在一實施例中，壁52遍及全部與(c)及(d)間隔，其中(c)係橫向位於各自個別對A及B內之直接橫向相鄰之第二數位線31之間的第一數位線30之 縱向端51，及(d)係各自個別對A及B內之直接橫向相鄰之第二數位線31之各者之縱向端53。
在一實施例中，壁52高於第一數位線30及第二數位線31，且無論如何，在一實施例中，壁52在架構8中比第一數位線30及第二數位線31更深地垂直延伸(若材料46不導電)。在一實施例中，壁52沒有任何部分直接緊靠橫向位於各自個別對A及B內之直接橫向相鄰之第二導線31之間的第一數位線30，且在一此實施例中，壁52遍及全部與橫向位於各自個別對A及B內之直接橫向相鄰之第二導線31之間的第一數位線30之縱向端51間隔。在一實施例中，絕緣材料43位於壁52與縱向端51之間，且在一此實施例中直接緊靠各者。在一實施例中，壁52遍及全部與各自個別對A及B內之直接橫向相鄰之第二數位線31之各者之縱向端53間隔，且在一此實施例中，絕緣材料43位於壁52與縱向端53之間。
積體電路架構可包括絕緣體材料40之一或多個豎向延伸壁(例如，其等彼此橫向或依其他方式間隔)。例如，積體電路架構8展示為在周邊區域13中包括與第一所述豎向延伸壁52(例如橫向)間隔之絕緣體材料40之另一豎向延伸壁64。壁64橫向延伸於各自個別對A及B內之直接橫向相鄰之第二數位線31之間，且完全橫跨橫向位於此等第二數位線31之間的第一數位線30而延伸。壁64可被視為包括縱向側62(圖2)。在一實施例中，壁64比第一數位線30及第二數位線31更深地垂直延伸(若材料46不導電)。在一實施例中，絕緣材料43沿壁64之兩側62縱向延伸，且在一此實施例中直接緊靠壁64之兩側62上之壁64之絕緣體材料40。此等屬性同樣可應用於壁52。例如，當絕緣體材料40之僅一個壁位於絕緣材料43內時，其可如壁52及64之任一者般或依其他方式定位。
導線55在周邊區域13中(即，至少位於第二數位線31上方)位於第二數位線31上方。導線55透過周邊區域13中之一豎向延伸導電通路56來與個別第二數位線31個別直接電耦合。在一實施例中，壁52及/或64直接緊靠豎向延伸導電通路56或線55之至少一者，且在一此實施例中直接緊靠一(即，至少一個)豎向延伸導線55之一側壁57。在一實施例中，壁52及/或64直接緊靠兩個直接橫向相鄰之豎向延伸導線55之對向側壁57。在一實施例中，壁52及/或64不跨周邊區域13中之導電通路56之任何者延伸，或替代地，跨周邊區域13中之導電通路56之任何者延伸(圖中未展示)。記憶體陣列區域10可包括一虛設部分77(例如圖9及圖10，其可不含任何可操作記憶體單元MC)。可使用本文中相對於其他實施例所展示及/或描述之任何其他(若干)屬性或態樣。
本發明之實施例亦包括一積體電路架構(例如8)，其與是否相關聯於記憶體無關。此一架構包括一第一區域(例如10且無論是否為一記憶體陣列區域及無論是否包括記憶體單元)及第一區域旁邊之一第二區域(例如13且無論是否直接橫向相鄰第一區域或與第一區域橫向間隔，且無論是否包括用於控制或依其他方式判定第一區域內之電路之操作態樣之電路)。橫向交替之第一導線及第二導線(例如分別為30及31，且無論此等是否為數位線)自第一區域延伸至第二區域中，且第二導線在第一區域之一(至少一)側上比第一導線更深地橫向延伸至第二區域中。第二導線包括第二導線之直接橫向相鄰對(例如A及B)。絕緣材料(例如43)在第二區域中橫向位於個別對中之直接橫向相鄰之第二導線之間。
絕緣體材料(例如40)之一豎向延伸壁(例如52或64)位於第二區域中之絕緣材料內。壁橫向延伸於各自個別對內之直接橫向相鄰之第 二導線之間且完全橫跨橫向位於各自個別對內之直接橫向相鄰之第二導線之間的第一導線而延伸。絕緣體材料具有不同於絕緣材料之組成的組成。
第二區域中之第三導線(例如55)位於第二導線上方。第三導線透過第二區域中之一豎向延伸導電通路(例如56)來與第二導線之個別者個別直接電耦合。可使用本文中相對於其他實施例所展示及/或描述之任何其他(若干)屬性或態樣。
可使用任何既有及/或未來開發之技術來製造上述實施例之結構。接著將主要參考圖12至圖30來相對於前導基板描述此製造之一實例性方法。上文所描述及/或圖1至圖11中所展示之相同元件符號已用於前導架構及材料。
圖12、圖13及圖14分別展示圖4、圖5及圖6中所展示之基板之前之一處理步驟中之架構8。電晶體25(未標示元件符號)先前已形成為具有通路34及位元線30、31。已對周邊區域13中之周邊電晶體(圖中未展示)進行閘極圖案化，同時遮罩記憶體單元陣列區域10。此等閘極圖案中之空間已填充介電材料41(例如旋塗SiO2)。隨後，在基板上方沈積絕緣體材料59(例如Si3N4)，且其後在記憶體單元陣列區域10中圖案化位元線30及31，同時覆蓋周邊區域13。位元線30、31之間及位元線30、31中之空間已填充介電材料39(例如依一旋塗方式形成之SiO2)。
參考圖15至圖17，一實例性SiO2層61已形成於基板上方以(例如)調整稍後將形成之記憶體單元接觸壁之高度。可在單元陣列區域中形成用於此等單元接觸壁之溝槽。與此同時，在周邊區域13中形成用於壁52及64之溝槽。根據先前技術，將僅在陣列區域中形成用於單元接觸壁之溝槽。其後，將材料40沈積於整個表面上以填充於溝槽上及溝槽內，接 著對此反向平坦化以形成壁52及64。
參考圖18至圖20，使用遮罩材料63(例如光阻劑)來遮罩周邊區域13及記憶體單元陣列區域10之一虛設部分77。使用此遮罩材料作為遮罩，同時濕式或乾式蝕刻以相對於其他暴露材料選擇性移除材料61。
參考圖21至圖23，已移除遮罩材料63(圖中未展示)，接著形成穿過主動面積源極/汲極區24上方之材料之記憶體單元接觸孔。可進行濕式處理(例如，使用稀釋HF)以移除主動區之暴露部分上方之原生氧化物且移除主動區之任何損壞部分。此濕式處理可引起亦至少輕微蝕刻最上SiO2材料。
參考圖24，暴露單元接觸孔已至少部分由用於通路36之導電材料(例如導電摻雜多晶矽)填充，接著對其進行回蝕，如圖中所展示。
參考圖25及圖26，已形成穿過所描繪之材料而至少至位元線31之導電材料42的位元線接觸開口83。此處理可相對於位元線30之位元接觸開口來對應地同時發生於陣列之對置側(圖中未展示)上。
參考圖27及圖28，已填充開口83且拋光開口83以形成通路56。圖29及圖30展示在其上方形成導線55之後續處理。
在本發明中，除非另有指示，否則「豎向」、「較高」、「上」、「下」、「頂部」、「頂上」、「底部」、「上方」、「下方」、「底下」、「下面」、「向上」及「向下」一般參考垂直方向。「水平」係指沿一主基板表面之一大體方向(即，在10°內)且可相對於在製造期間處理之基板，且「垂直」係大體上正交於「水平」之一方向。「完全水平」之指涉義係沿主基板表面之方向(即，與主基板表面成0°)且可相對於在製造期間處理之基板。此外，本文中所使用之「垂直」及「水平」一般為相對於彼此之垂 直方向且與基板在三維空間中之定向無關。另外，「豎向延伸」係指與完全水平成至少45°角之一方向。此外，相對於一場效電晶體之「豎向延伸」及水平延伸係參考電晶體通道長度之定向，電流在操作中沿該定向流動於源極/汲極區之間。對於雙極接面電晶體，「豎向延伸」及水平延伸係參考基極長度之定向，電流在操作中沿該定向流動於射極與集極之間。在一些實施例中，豎向延伸之任何組件、特徵及/或區垂直延伸或在垂直之10°內延伸。
此外，「直接在...上方」及「直接在...下方」要求兩個所述區/材料/組件相對於彼此至少部分橫向重疊(即，水平)。此外，使用前面未加「直接」之「在...上方」僅要求另一區/材料/組件上方之所述區/材料/組件之一些部分位於另一區/材料/組件之豎向外(即，與兩個所述區/材料/組件是否存在任何橫向重疊無關)。類似地，使用前面未加「直接」之「在...下方」僅要求另一區/材料/組件下方之所述區/材料/組件之一些部分位於另一區/材料/組件之豎向內(即，與兩個所述區/材料/組件是否存在任何橫向重疊無關)。
本文中所描述之材料、區及結構之任何者可均質或非均質，且無論如何，可在此上覆之任何材料上方連續或不連續。當提供任何材料之一或多種實例性組成時，該材料可包括此一或多種組成，基本上由此一或多種組成組成，或由此一或多種組成組成。此外，除非另有規定，否則可使用任何適合或尚待開發之技術來形成各材料，例如原子層沈積、化學氣相沈積、物理氣相沈積、磊晶生長、擴散摻雜及離子植入。
另外，「厚度」本身(前面無方向形容詞)被定義為自不同組成之一緊鄰材料或一緊鄰區域之一最靠近表面垂直通過一給定材料或區之 平均直線距離。另外，本文中所描述之各種材料或區可具有實質上恆定厚度或可變厚度。若具有可變厚度，則除非另有指示，否則厚度係指平均厚度，且歸因於厚度可變，此材料或區將具有某一最小厚度及某一最大厚度。如本文中所使用，「不同組成」僅需要可彼此直接緊靠之兩個所述材料或區之部分在化學及/或物理上不同，例如，此等材料或區係非均質的。若兩個所述材料或區彼此不直接緊靠，則「不同組成」僅需要彼此最靠近之兩個所述材料或區之部分在化學及/或物理上不同，如此等材料或區係非均質的。在本發明中，當一材料、區或結構及另一材料、區或結構相對於彼此至少部分實體觸碰接觸時，所述材料、區或結構彼此「直接緊靠」。相比而言，前面未加「直接」之「上方」、「上」、「相鄰」、「沿」及「緊靠」涵蓋「直接緊靠」及其中(若干)介入材料、區或結構導致所述材料、區或結構相對於彼此不實體觸碰接觸的架構。
在本文中，若在正常操作中電流能夠自一區-材料-組件連續流動至另一區-材料-組件且主要藉由在產生足夠亞原子正及/或負電荷時移動此等亞原子正及/或負電荷來完成，則區-材料-組件相對於彼此「電耦合」。另一電子組件可位於區-材料-組件之間且電耦合至區-材料-組件。相比而言，當區-材料-組件被認為「直接電耦合」時，直接電耦合之區-材料-組件之間無介入電子組件(例如無二極體、電晶體、電阻器、傳感器、開關、熔斷器等等)。
另外，「金屬材料」係一元素金屬、兩種或兩種以上元素金屬之一混合物或一合金及任何導電金屬化合物之任一者或組合。
結論
在一些實施例中，一種積體電路架構包括一第一區域及該 第一區域旁邊之一第二區域。橫向交替之第一導線及第二導線自該第一區域延伸至該第二區域中。該等第二導線在該第一區域之一側上比該等第一導線更深地橫向延伸至該第二區域中且包括該等第二導線之直接橫向相鄰對。絕緣材料在該第二區域中橫向位於該等對之個別者中之該等直接橫向相鄰之第二導線之間。絕緣體材料之一豎向延伸壁位於該第二區域中之該絕緣材料內。該壁橫向延伸於該各自個別對內之該等直接橫向相鄰之第二導線之間且完全橫跨橫向位於該各自個別對內之該等直接橫向相鄰之第二導線之間的該第一導線而延伸。該絕緣體材料具有不同於該絕緣材料之組成的組成。第三導線在該第二區域中位於該等第二導線上方。該等第三導線透過該第二區域中之一豎向延伸導電通路來與該等第二導線之個別者個別直接電耦合。
在一些實施例中，一種積體電路架構包括一記憶體陣列區域，其包括數個記憶體單元。一周邊區域包括用於自該記憶體陣列區域中之該等記憶體單元讀取及寫入至該記憶體陣列區域中之該等記憶體單元之周邊電路。該周邊區域位於該記憶體陣列區域旁邊。橫向交替之第一數位線及第二數位線自該記憶體陣列區域延伸至該周邊區域中。該等第二數位線在該記憶體陣列區域之一側上比該等第一數位線更深地橫向延伸至該周邊區域中且包括該等第二數位線之直接橫向相鄰對。絕緣材料在該周邊區域中橫向位於該等對之個別者中之該等直接橫向相鄰之第二數位線之間。絕緣體材料之一豎向延伸壁位於該周邊區域中之該絕緣材料內。該壁橫向延伸於該各自個別對內之該等直接橫向相鄰之第二數位線之間且完全橫跨橫向位於該各自個別對內之該等直接橫向相鄰之第二數位線之間的該第一數位線而延伸。該絕緣體材料具有不同於該絕緣材料之組成的組成。導線 在該周邊區域中位於該等第二數位線上方。該等導線透過該周邊區域中之一豎向延伸導電通路來與該等第二數位線之個別者個別直接電耦合。
在一些實施例中，一種積體電路架構包括一記憶體陣列區域，其包括數個記憶體單元。一周邊區域包括用於自該記憶體陣列區域中之該等記憶體單元讀取及寫入至該記憶體陣列區域中之該等記憶體單元之周邊電路。該周邊區域位於該記憶體陣列區域旁邊。橫向交替之第一數位線及第二數位線自該記憶體陣列區域延伸至該周邊區域中。該等第二數位線在該第一區域之一側上比該等第一數位線更深地橫向延伸至該周邊區域中且包括該等第二數位線之直接橫向相鄰對。絕緣材料在該周邊區域中橫向位於該等對之個別者中之該等直接橫向相鄰之第二數位線之間。該絕緣材料橫向位於(a)與(b)之間，其中(a)係橫向位於該各自個別對內之該等直接橫向相鄰之第二數位線之間的該第一數位線，及(b)係該各自個別對內之該等直接橫向相鄰之第二數位線之各者。絕緣體材料之一豎向延伸壁位於該周邊區域中之該絕緣材料內。該壁橫向延伸於該各自個別對內之該等直接橫向相鄰之第二數位線之間且完全橫跨橫向位於該各自個別對內之該等直接橫向相鄰之第二數位線之間的該第一數位線而延伸。該壁遍及全部與(c)及(d)間隔，其中(c)係橫向位於該各自個別對內之該等直接橫向相鄰之第二數位線之間的該第一數位線之一縱向端，及(d)係該各自個別對內之該等直接橫向相鄰之第二數位線之各者之一縱向端。該絕緣體材料具有不同於該絕緣材料之組成的組成。導線在該周邊區域中位於該等第二數位線上方。該等導線透過該周邊區域中之一豎向延伸導電通路來與該等第二數位線之個別者個別直接電耦合。該壁直接緊靠該等豎向延伸導電通路之兩個直接橫向相鄰者及/或該等導線之兩個直接橫向相鄰者之對向側壁。
在一些實施例中，一種裝置包括一記憶體陣列區域，其包括一數位線、一字線及一記憶體單元。該數位線在一第一方向上延伸且該字線在與該第一方向交叉之一第二方向上延伸。一周邊區域位於該記憶體陣列區域旁邊。該周邊區域包括一第一表面部分及該記憶體陣列區域與該第一表面部分之間的一第二表面部分。絕緣材料位於該周邊區域之該第二表面部分上方。絕緣體材料之至少一壁位於該絕緣材料中。絕緣體材料之該至少一壁在該第二方向上延伸。該數位線經端接以提供一縱向端，使得該絕緣材料之一部分介入於該數位線之該縱向端與絕緣體材料之該至少一壁之間。
按照法規，已用或多或少專用於結構及方法特徵之語言描述本文中所揭示之標的。然而，應瞭解，發明申請專利範圍不受限於所展示及描述之特定特徵，因為本文中所揭示之構件包括實例性實施例。因此，發明申請專利範圍應被給予如字面措詞之全範疇且應根據均等論來適當解譯。
8‧‧‧基板架構/積體電路架構
10‧‧‧記憶體陣列區域
13‧‧‧周邊區域
16‧‧‧主動面積區
30‧‧‧第一數位線
31‧‧‧第二數位線
40‧‧‧絕緣體/絕緣材料
43‧‧‧絕緣體/絕緣材料
51‧‧‧縱向端
52‧‧‧豎向延伸壁
53‧‧‧縱向端
55‧‧‧導線
57‧‧‧側壁
62‧‧‧縱向側
64‧‧‧豎向延伸壁

Claims (27)

  1. 一種積體電路架構，其包括：一第一區域；一第二區域，其位於該第一區域旁邊；橫向交替(laterally-alternating)之第一導線及第二導線，其等自該第一區域延伸至該第二區域中，該等第二導線在該第一區域之一側上比該等第一導線更深地橫向延伸至該第二區域中且包括該等第二導線之直接橫向相鄰(immediately-laterally-adjacent)對；絕緣材料，其在該第二區域中橫向位於該等對之個別者中之該等直接橫向相鄰之第二導線之間；絕緣體材料之一豎向延伸(elevationally-extending)壁，其位於該第二區域中之該絕緣材料內，該壁橫向延伸於該各自個別對內之該等直接橫向相鄰之第二導線之間且完全橫跨橫向位於該各自個別對內之該等直接橫向相鄰之第二導線之間的該第一導線而延伸，該絕緣體材料具有不同於該絕緣材料之組成的組成；及複數個第三導線，其等在該第二區域中位於該等第二導線上方，該等第三導線透過該第二區域中之一豎向延伸導電通路來與該等第二導線之個別者個別直接電耦合。
  2. 如請求項1之架構，其中該壁高於該等第一導線及該等第二導線。
  3. 如請求項1之架構，其中該壁比該等第一導線及該等第二導線更深地 垂直延伸。
  4. 如請求項1之架構，其中該絕緣材料及該絕緣體材料之一者係二氧化矽且另一者係氮化矽。
  5. 如請求項1之架構，其中該絕緣材料係二氧化矽且該絕緣體材料係氮化矽。
  6. 如請求項1之架構，其中該絕緣材料橫向位於(a)與(b)之間，其中(a)係橫向位於該各自個別對內之該等直接橫向相鄰之第二導線之間的該第一導線，及(b)係該各自個別對內之該等直接橫向相鄰之第二導線之各者。
  7. 如請求項1之架構，其中該壁沒有任何部分直接緊靠橫向位於該各自個別對內之該等直接橫向相鄰之第二導線之間的該第一導線。
  8. 如請求項7之架構，其中該壁遍及全部與橫向位於該各自個別對內之該等直接橫向相鄰之第二導線之間的該第一導線之一縱向端間隔。
  9. 如請求項8之架構，其中該絕緣材料位於該壁與該縱向端之間。
  10. 如請求項1之架構，其中該壁遍及全部與該各自個別對內之該等直接橫向相鄰之第二導線之各者之一縱向端間隔。
  11. 如請求項10之架構，其中該絕緣材料位於該壁與該各自個別對內之該等直接橫向相鄰之第二導線之各者之該縱向端之間。
  12. 如請求項1之架構，其中該壁遍及全部與(c)及(d)間隔，其中(c)係橫向位於該各自個別對內之該等直接橫向相鄰之第二導線之間的該第一導線之一縱向端，及(d)係該各自個別對內之該等直接橫向相鄰之第二導線之各者之一縱向端。
  13. 如請求項1之架構，其中該壁直接緊靠該等豎向延伸導電通路之一者及/或該等第三導線之一者。
  14. 如請求項13之架構，其中該壁直接緊靠該等第三導線之一者，該壁直接緊靠該一第三導線之一側壁。
  15. 如請求項1之架構，其中該壁直接緊靠該等第三導線之兩個直接橫向相鄰者之對向側壁。
  16. 如請求項1之架構，其中該壁不跨該第二區域中之該等導電通路之任何者延伸。
  17. 如請求項1之架構，其包括在該第二區域中與該第一所述豎向延伸壁間隔之該絕緣體材料之另一豎向延伸壁，該另一壁橫向延伸於該各自個別對內之該等直接橫向相鄰之第二導線之間且完全橫跨橫向位於該各自個別 對內之該等直接橫向相鄰之第二導線之間的該第一導線而延伸。
  18. 如請求項17之架構，其中該另一壁比該等第一導線及該等第二導線更深地垂直延伸。
  19. 如請求項17之架構，其中該另一豎向延伸壁具有對置側，該絕緣材料沿該另一豎向延伸壁之該兩個對置側縱向延伸。
  20. 如請求項19之架構，其中該絕緣材料直接緊靠該另一豎向延伸壁之該兩個對置側上之該另一豎向延伸壁之該絕緣體材料。
  21. 一種積體電路架構，其包括：一記憶體陣列區域，其包括數個記憶體單元；一周邊區域，其包括用於自該記憶體陣列區域中之該等記憶體單元讀取及寫入至該記憶體陣列區域中之該等記憶體單元之周邊電路，該周邊區域位於該記憶體陣列區域旁邊；橫向交替之第一數位線及第二數位線，其等自該記憶體陣列區域延伸至該周邊區域中，該等第二數位線在該記憶體陣列區域之一側上比該等第一數位線更深地橫向延伸至該周邊區域中且包括該等第二數位線之直接橫向相鄰對；絕緣材料，其在該周邊區域中橫向位於該等對之個別者中之該等直接橫向相鄰之第二數位線之間；絕緣體材料之一豎向延伸壁，其位於該周邊區域中之該絕緣材料 內，該壁橫向延伸於該各自個別對內之該等直接橫向相鄰之第二數位線之間且完全橫跨橫向位於該各自個別對內之該等直接橫向相鄰之第二數位線之間的該第一數位線而延伸，該絕緣體材料具有不同於該絕緣材料之組成的組成；及複數個導線，其等在該周邊區域中位於該等第二數位線上方，該等導線透過該周邊區域中之一豎向延伸導電通路來與該等第二數位線之個別者個別直接電耦合。
  22. 如請求項21之架構，其包括在該周邊區域中與該第一所述豎向延伸壁間隔之該絕緣體材料之另一豎向延伸壁，該另一壁橫向延伸於該各自個別對內之該等直接橫向相鄰之第二數位線之間且完全橫跨橫向位於該各自個別對內之該等直接橫向相鄰之第二數位線之間的該第一數位線而延伸。
  23. 一種積體電路架構，其包括：一記憶體陣列區域，其包括數個記憶體單元；一周邊區域，其包括用於自該記憶體陣列區域中之該等記憶體單元讀取及寫入至該記憶體陣列區域中之該等記憶體單元之周邊電路，該周邊區域位於該記憶體陣列區域旁邊；橫向交替之第一數位線及第二數位線，其等自該記憶體陣列區域延伸至該周邊區域中，該等第二數位線在該第一區域之一側上比該等第一數位線更深地橫向延伸至該周邊區域中且包括該等第二數位線之直接橫向相鄰對；絕緣材料，其在該周邊區域中橫向位於該等對之個別者中之該等直 接橫向相鄰之第二數位線之間，該絕緣材料橫向位於(a)與(b)之間，其中(a)係橫向位於該各自個別對內之該等直接橫向相鄰之第二數位線之間的該第一數位線，及(b)係該各自個別對內之該等直接橫向相鄰之第二數位線之各者；絕緣體材料之一豎向延伸壁，其位於該周邊區域中之該絕緣材料內，該壁橫向延伸於該各自個別對內之該等直接橫向相鄰之第二數位線之間且完全橫跨橫向位於該各自個別對內之該等直接橫向相鄰之第二數位線之間的該第一數位線而延伸，該壁遍及全部與(c)及(d)間隔，其中(c)係橫向位於該各自個別對內之該等直接橫向相鄰之第二數位線之間的該第一數位線之一縱向端，及(d)係該各自個別對內之該等直接橫向相鄰之第二數位線之各者之一縱向端，該絕緣體材料具有不同於該絕緣材料之組成的組成；複數個導線，其等在該周邊區域中位於該等第二數位線上方，該等導線透過該周邊區域中之一豎向延伸導電通路來與該等第二數位線之個別者個別直接電耦合；及該壁直接緊靠該等豎向延伸導電通路之兩個直接橫向相鄰者及/或該等導線之兩個直接橫向相鄰者之對向側壁。
  24. 如請求項23之架構，其中，該等個別記憶體單元僅具有一個電晶體；該等個別記憶體單元僅具有一個電容器；及該等記憶體單元係DRAM。
  25. 一種記憶體裝置，其包括：一記憶體陣列區域，其包括一數位線、一字線及一記憶體單元，該數位線在一第一方向上延伸，該字線在與該第一方向交叉之一第二方向上延伸；一周邊區域，其位於該記憶體陣列區域旁邊，該周邊區域包括一第一表面部分及該記憶體陣列區域與該第一表面部分之間的一第二表面部分；絕緣材料，其位於該周邊區域之該第二表面部分上方；及絕緣體材料之至少一壁，其位於該絕緣材料中，絕緣體材料之該至少一壁在該第二方向上延伸；其中該數位線經端接(terminated)以提供一縱向端，使得該絕緣材料之一部分介入於該數位線之該縱向端與絕緣體材料之該至少一壁之間。
  26. 如請求項25之記憶體裝置，其中，在該第二方向上將絕緣體材料之該至少一壁分成第一部分壁及第二部分壁以在該第一部分壁與該第二部分壁之間提供一間隙；及該記憶體陣列區域進一步包括在該第一方向上延伸以通過該第一部分壁與該第二部分壁之間的該間隙之一額外數位線。
  27. 如請求項26之記憶體裝置，其進一步包括透過一導電插塞來電耦合至該額外數位線之一導線。
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