KR102275540B1 - 가변 저항 메모리 소자 - Google Patents

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Abstract

가변 저항 메모리 소자는, 기판 상의 상부 배선들, 상기 기판과 상기 상부 배선들 사이에 제공되고, 상기 기판의 상면에 수직한 방향으로 서로 이격되어 배치되는 제1 워드 라인 및 제2 워드 라인, 상기 제1 워드 라인 및 상기 제2 워드 라인 사이에 배치되고, 상기 제1 워드 라인 및 상기 제2 워드 라인에 교차하는 제1 비트 라인, 상기 제1 워드 라인 및 상기 제1 비트 라인의 교차점, 및 상기 제2 워드 라인 및 상기 제1 비트 라인의 교차점에 제공되는 메모리 셀들, 상기 제1 워드 라인과 상기 상부 배선들 중 대응하는 상부 배선을 직접 연결하는 제1 워드 라인 콘택; 및 상기 제2 워드 라인과 상기 상부 배선들 중 대응하는 상부 배선을 직접 연결하는 제2 워드 라인 콘택을 포함한다. 상기 제1 워드 라인은 상기 제1 워드 라인 콘택 및 이에 연결된 상부 배선을 통하여 제1 주변회로에 연결되고, 상기 제2 워드 라인은 상기 제2 워드 라인 콘택 및 이에 연결된 상부 배선을 통하여 상기 제1 주변회로에 연결된다.

Description

가변 저항 메모리 소자{Variable Resistance memory device}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 가변저항 메모리 소자에 관한 것이다.
반도체 메모리 소자의 고성능화 및 저전력화 추세에 맞추어, FRAM(Ferroelectric Random Access Memory), MRAM(magnetic Random Access Memory), PRAM(phase-change Random Access Memory), 및 RRAM(Resistive Random Access Memory)과 같은 차세대 반도체 메모리 소자들이 개발되고 있다. 이러한 차세대 반도체 메모리 소자들을 구성하는 물질들은 전류 또는 전압에 따라, 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성을 갖는다. 이러한 차게대 반도체 메모리 소자들의 집적도를 증가시키기 위해, 3차원 구조로 배열된 저항성 메모리 셀들을 갖는 메모리 소자들이 개발되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 제조 비용이 감소된 가변 저항 메모리 소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 제조가 용이한 가변 저항 메모리 소자를 제공하는데 있다.
본 발명에 따른 가변 저항 메모리 소자는, 기판 상에 제공되는 상부 배선들; 상기 기판과 상기 상부 배선들 사이에 제공되고, 상기 기판의 상면에 수직한 방향으로 서로 이격되어 배치되는 제1 워드 라인 및 제2 워드 라인; 상기 제1 워드 라인 및 상기 제2 워드 라인 사이에 배치되고, 상기 제1 워드 라인 및 상기 제2 워드 라인에 교차하는 제1 비트 라인; 상기 제1 워드 라인 및 상기 제1 비트 라인의 교차점, 및 상기 제2 워드 라인 및 상기 제1 비트 라인의 교차점에 제공되는 메모리 셀들; 상기 제1 워드 라인과 상기 상부 배선들 중 대응하는 상부 배선을 직접 연결하는 제1 워드 라인 콘택; 및 상기 제2 워드 라인과 상기 상부 배선들 중 대응하는 상부 배선을 직접 연결하는 제2 워드 라인 콘택을 포함할 수 있다. 상기 제1 워드 라인은 상기 제1 워드 라인 콘택 및 이에 연결된 상기 대응하는 상부 배선을 통하여 제1 주변회로에 연결되고, 상기 제2 워드 라인은 상기 제2 워드 라인 콘택 및 이에 연결된 상기 대응하는 상부 배선을 통하여 상기 제1 주변회로에 연결될 수 있다.
일 실시예에 따르면, 상기 제1 워드 라인 콘택 및 상기 제2 워드 라인 콘택의 하면들은, 상기 제1 워드 라인 및 상기 제2 워드 라인의 하면들보다 상기 기판으로부터 각각 높은 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 제1 워드 라인 콘택 및 상기 제2 워드 라인 콘택의 상면들은 상기 기판으로부터 동일한 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 제1 워드 라인 콘택 및 상기 제2 워드 라인 콘택은 동일한 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 상부 배선들의 하면들은 상기 제1 워드 라인 콘택 및 상기 제2 워드 라인 콘택의 상기 상면들과 상기 기판으로부터 동일한 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 상부 배선들, 상기 제1 워드 라인 콘택, 및 상기 제2 워드 라인 콘택은 동일한 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 워드 라인은 상기 제2 워드 라인보다 상기 기판으로부터 낮은 레벨에 배치될 수 있다. 상기 제1 워드 라인 콘택은 상기 제1 워드 라인의 단부에 접하고, 평면적 관점에서, 상기 제1 워드 라인의 상기 단부는 상기 제2 워드 라인과 중첩하지 않을 수 있다.
일 실시예에 따르면, 상기 제1 워드 라인 및 상기 제2 워드 라인은 상기 기판의 상기 상면에 평행한 제1 방향으로 서로 평행하게 연장되고, 평면적 관점에서 상기 제2 워드 라인은 상기 제1 워드 라인의 일부와 중첩할 수 있다.
일 실시예에 따르면, 상기 제2 워드 라인 콘택은 상기 제2 워드 라인의 단부에 접할 수 있다. 평면적 관점에서, 상기 제1 워드 라인 콘택 및 상기 제2 워드 라인 콘택은 상기 메모리 셀들로 이루어진 메모리 셀 어레이의 일 측에 배치될 수 있다.
일 실시예에 따르면, 상기 제2 워드 라인 콘택은 상기 제2 워드 라인의 단부에 접할 수 있다. 평면적 관점에서, 상기 제1 워드 라인 콘택 및 상기 제2 워드 라인 콘택은 상기 메모리 셀들로 이루어진 메모리 셀 어레이를 사이에 두고 상기 제1 방향으로 서로 이격되어 배치될 수 있다.
본 발명에 따른 가변 저항 메모리 소자는, 상기 기판과 상기 상부 배선들 사이에 제공되고, 상기 제2 워드 라인을 사이에 두고 상기 제1 비트 라인으로부터 상기 기판의 상기 상면에 수직한 상기 방향으로 이격된 제2 비트 라인; 상기 제1 비트 라인과 상기 상부 배선들 중 대응하는 상부 배선을 직접 연결하는 제1 비트 라인 콘택; 및 상기 제2 비트 라인과 상기 상부 배선들 중 대응하는 상부 배선을 직접 연결하는 제2 비트 라인 콘택을 더 포함할 수 있다. 상기 메모리 셀들은 상기 제2 워드 라인과 상기 제2 비트 라인의 교차점에도 제공될 수 있다. 상기 제1 비트 라인은 상기 제1 비트 라인 콘택 및 이에 연결된 상기 대응하는 상부 배선을 통하여 제2 주변회로에 연결되고, 상기 제2 비트 라인은 상기 제2 비트 라인 콘택 및 이에 연결된 상기 대응하는 상부 배선을 통하여 상기 제2 주변회로에 연결될 수 있다.
일 실시예에 따르면, 상기 제1 비트 라인 콘택 및 상기 제2 비트 라인 콘택의 하면들은, 상기 제1 비트 라인 및 상기 제2 비트 라인의 하면들보다 상기 기판으로부터 각각 높은 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 제1 워드 라인 콘택, 상기 제2 워드 라인 콘택, 상기 제1 비트 라인 콘택 및 상기 제2 비트 라인 콘택의 상면들은 상기 기판으로부터 동일한 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 제1 워드 라인 콘택, 상기 제2 워드 라인 콘택, 상기 제1 비트 라인 콘택 및 상기 제2 비트 라인 콘택은 동일한 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 상부 배선들의 하면들은 상기 제1 워드 라인 콘택, 상기 제2 워드 라인 콘택, 상기 제1 비트 라인 콘택 및 상기 제2 비트 라인 콘택의 상기 상면들과 상기 기판으로부터 동일한 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 상부 배선들, 상기 제1 워드 라인 콘택, 상기 제2 워드 라인 콘택, 상기 제1 비트 라인 콘택, 및 상기 제2 비트 라인 콘택은 동일한 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 비트 라인은 상기 제2 비트 라인보다 상기 기판으로부터 낮은 레벨에 배치될 수 있다. 상기 제1 비트 라인 콘택은 상기 제1 비트 라인의 단부에 접할 수 있다. 평면적 관점에서, 상기 제1 비트 라인의 상기 단부는 상기 제2 비트 라인과 중첩하지 않을 수 있다.
일 실시예에 따르면, 상기 제1 워드 라인 및 상기 제2 워드 라인은 상기 기판의 상기 상면에 평행한 제1 방향으로 서로 평행하게 연장되고, 상기 제1 비트 라인 및 상기 제2 비트 라인은 상기 기판의 상기 상면에 평행하고, 상기 제1 방향에 교차하는 제2 방향으로 서로 평행하게 연장될 수 있다. 평면적 관점에서 상기 제2 비트 라인은 상기 제1 비트 라인의 일부와 중첩할 수 있다.
일 실시예에 따르면, 상기 제2 비트 라인 콘택은 상기 제2 비트 라인의 단부에 접할 수 있다. 평면적 관점에서, 상기 제1 비트 라인 콘택 및 상기 제2 비트 라인 콘택은 상기 메모리 셀들로 이루어진 메모리 셀 어레이의 일 측에 배치될 수 있다.
일 실시예에 따르면, 상기 제2 비트 라인 콘택은 상기 제2 비트 라인의 단부에 접할 수 있다. 평면적 관점에서, 상기 제1 비트 라인 콘택 및 상기 제2 비트 라인 콘택은 상기 메모리 셀들로 이루어진 메모리 셀 어레이를 사이에 두고 상기 제2 방향으로 서로 이격되어 배치될 수 있다.
본 발명에 따른 가변 저항 메모리 소자는, 기판 상에 제공되는 상부 배선들; 상기 기판과 상기 상부 배선들 사이에 제공되고, 상기 기판의 상면에 수직한 방향으로 서로 이격되어 배치되는 제1 워드 라인 및 제2 워드 라인; 상기 제1 워드 라인 및 상기 제2 워드 라인 사이에 배치되고, 상기 제1 워드 라인 및 상기 제2 워드 라인에 교차하는 제1 비트 라인; 상기 제1 워드 라인 및 상기 제1 비트 라인의 교차점, 및 상기 제2 워드 라인 및 상기 제1 비트 라인의 교차점에 제공되는 메모리 셀들; 상기 제1 워드 라인과 상기 상부 배선들 중 대응하는 상부 배선을 직접 연결하는 제1 워드 라인 콘택; 상기 제2 워드 라인과 상기 상부 배선들 중 대응하는 상부 배선을 직접 연결하는 제2 워드 라인 콘택; 및 상기 제1 비트 라인과 상기 상부 배선들 중 대응하는 상부 배선을 직접 연결하는 제1 비트 라인 콘택을 포함할 수 있다. 상기 제1 워드 라인 콘택, 상기 제2 워드 라인 콘택, 및 상기 제1 비트 라인 콘택의 상면들은 상기 기판으로부터 동일한 레벨에 위치하고, 상기 제1 워드 라인 콘택, 상기 제2 워드 라인 콘택, 및 상기 제1 비트 라인 콘택의 하면들은 상기 기판으로부터 서로 다른 레벨에 위치할 수 있다.
본 발명에 따른 가변 저항 메모리 소자는, 상기 제1 워드 라인, 상기 제2 워드 라인, 및 상기 제1 비트 라인 각각에 고유한 전압 내지 전류를 인가하는 주변회로를 더 포함할 수 있다. 상기 제1 워드 라인은 상기 제1 워드 라인 콘택 및 이에 연결된 상기 대응하는 상부 배선을 통하여 상기 주변회로에 연결되고, 상기 제2 워드 라인은 상기 제2 워드 라인 콘택 및 이에 연결된 상기 대응하는 상부 배선을 통하여 상기 주변회로에 연결되고, 상기 제1 비트 라인은 상기 제1 비트 라인 콘택 및 이에 연결된 상기 대응하는 상부 배선을 통하여 상기 주변회로에 연결될 수 있다.
일 실시예에 따르면, 상기 주변회로는 상기 기판과 상기 메모리 셀들로 이루어진 메모리 셀 어레이 사이에 제공되고, 상기 주변회로와 상기 메모리 셀 어레이는 상기 기판 상에 수직하게 적층될 수 있다.
일 실시예에 따르면, 상기 제1 워드 라인 콘택, 상기 제2 워드 라인 콘택, 및 상기 제1 비트 라인 콘택은 서로 동일한 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 워드 라인은 상기 제2 워드 라인보다 상기 기판으로부터 낮은 레벨에 배치될 수 있다. 상기 제2 워드 라인은 상기 제1 워드 라인과 평행하게 연장되고, 평면적 관점에서 상기 제1 워드 라인과 중첩하도록 배치될 수 있다. 상기 제1 워드 라인 콘택은 상기 제1 워드 라인의 단부에 접하고, 평면적 관점에서, 상기 제1 워드 라인의 상기 단부는 상기 제2 워드 라인과 중첩하지 않을 수 있다.
일 실시예에 따르면, 상기 제2 워드 라인 콘택은 상기 제2 워드 라인의 단부에 접할 수 있다. 평면적 관점에서, 상기 제1 워드 라인 콘택 및 상기 제2 워드 라인 콘택은 상기 메모리 셀들로 이루어진 메모리 셀 어레이의 일 측에 배치될 수 있다.
일 실시예에 따르면, 상기 제2 워드 라인 콘택은 상기 제2 워드 라인의 단부에 접할 수 있다. 평면적 관점에서, 상기 제1 워드 라인 콘택은 상기 메모리 셀들로 이루어진 메모리 셀 어레이의 일 측에 배치되고, 상기 제2 워드 라인 콘택은 상기 메모리 셀 어레이의 상기 일 측에 대향하는 타 측에 배치될 수 있다.
본 발명의 개념에 따르면, 기판 상에 수직으로 적층된 제1 워드 라인, 제2 워드 라인, 및 제3 워드 라인은 각각 제1 워드 라인 콘택, 제2 워드 라인 콘택, 및 제3 워드 라인 콘택을 통하여 상부 배선들 중 대응하는 상부 배선들에 직접 연결될 수 있다. 상기 제1 내지 제3 워드 라인 콘택들 각각은 상기 기판의 상면에 수직한 방향으로 연장되는 일체일 수 있다. 더하여, 상기 기판 상에 수직으로 적층된 제1 비트 라인 및 제2 비트 라인은 각각 제1 비트 라인 콘택 및 제2 비트 라인 콘택을 통하여 상기 상부 배선들 중 대응하는 상부 배선들에 직접 연결될 수 있다. 상기 제1 및 제2 비트 라인 콘택들 각각은 상기 기판의 상기 상면에 수직한 방향으로 연장되는 일체일 수 있다. 상기 제1 내지 제3 워드 라인 콘택들, 및 상기 제1 및 제2 비트 라인 콘택들이 각각 상기 제1 내지 제3 워드 라인들, 및 상기 제1 및 제2 비트 라인들과 상기 상부 배선들 중 대응하는 상부 배선들을 직접 연결하도록 형성됨에 따라, 상기 제1 내지 제3 워드 라인들, 및 상기 제1 및 제2 비트 라인들 각각이 복수 개의 도전 라인들 및 복수 개의 콘택들을 통하여 대응하는 상부 배선에 연결되는 경우에 비하여, 가변 저항 메모리 소자의 제조 비용이 감소할 수 있다. 더하여, 상기 제1 내지 제3 워드 라인 콘택들, 및 상기 제1 및 제2 비트 라인 콘택들은 동시에 형성될 수 있고, 이에 따라, 가변 저항 메모리 소자의 제조가 용이할 수 있다.
도 1은 본 발명의 일 실시예에 따른 가변 저항 메모리 소자를 나타내는 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 3은 도 1의 Ⅱ-Ⅱ'에 따른 단면도이다.
도 4는 도 1의 제1 및 제2 주변회로들(201, 203)의 배치의 일 예를 설명하기 위한 개략도이다.
도 5는 도 1의 제1 및 제2 주변회로들(201, 203)의 배치의 다른 예를 설명하기 위한 개략도이다.
도 6a 및 도 7a는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 1의 Ⅰ-Ⅰ'에 대응하는 단면도들이다.
도 6b 및 도 7b는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 1의 Ⅱ-Ⅱ'에 대응하는 단면도들이다.
도 8은 본 발명의 일 실시예의 일 변형예에 따른 가변 저항 메모리 소자를 나타내는 평면도이다.
도 9는 도 8의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 10은 도 8의 Ⅱ-Ⅱ'에 따른 단면도이다.
도 11은 본 발명의 일 실시예의 다른 변형예에 따른 가변 저항 메모리 소자를 나타내는 평면도이다.
도 12는 도 11의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 13은 도 11의 Ⅱ-Ⅱ'에 따른 단면도이다.
도 14는 본 발명의 실시예들에 따른 반도체 메모리 소자를 구비한 메모리 카드를 도시한 블록도이다.
도 15는 본 발명의 실시예들에 따른 반도체 메모리 소자를 응용한 정보 처리 시스템을 도시한 블록도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 가변 저항 메모리 소자를 나타내는 평면도이다. 도 2는 도 1의 Ⅰ-Ⅰ'에 따른 단면도이고, 도 3은 도 1의 Ⅱ-Ⅱ'에 따른 단면도이다. 도 4는 도 1의 제1 및 제2 주변회로들(201, 203)의 배치의 일 예를 설명하기 위한 개략도이고, 도 5는 도 1의 제1 및 제2 주변회로들(201, 203)의 배치의 다른 예를 설명하기 위한 개략도이다.
도 1 내지 도 3을 참조하면, 기판(100) 상에 제1 방향(D1)으로 연장되고, 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 서로 이격되는 제1 워드 라인들(110)이 제공될 수 있다. 상기 제1 방향(D1) 및 상기 제2 방향(D2)은 상기 기판(100)의 상면에 평행할 수 있다. 상기 기판(100)과 상기 제1 워드 라인들(110) 사이에 절연층(102)이 제공되어, 상기 제1 워드 라인들(110)을 상기 기판(100)으로부터 절연시킬 수 있다. 상기 기판(100)은 실리콘 웨이퍼와 같은 반도체 기판일 수 있다. 상기 절연층(102)은 산화막, 질화막, 및/또는 산질화막을 포함할 수 있다.
상기 제1 워드 라인들(110) 상에 상기 제1 워드 라인들(110)을 덮는 제1 층간 절연막(130)이 제공될 수 있다. 상기 제1 층간 절연막(130)은 산화막, 질화막, 및/또는 산질화막을 포함할 수 있다.
상기 제1 층간 절연막(130) 상에 상기 제1 워드 라인들(110)에 교차하는 제1 비트 라인들(120)이 제공될 수 있다. 상기 제1 비트 라인들(120)은 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 제1 비트 라인들(120)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)에 모두 수직한 제3 방향(D3)으로 상기 제1 워드 라인들(110)로부터 이격될 수 있다. 상기 제3 방향(D3)은 상기 기판(100)의 상면에 수직할 수 있다.
상기 제1 층간 절연막(130) 내, 상기 제1 워드 라인들(110)과 상기 제1 비트 라인들(120)의 교차점들에 제1 메모리 셀들(MC1)이 각각 제공될 수 있다. 상기 제1 메모리 셀들(MC1) 각각은, 상기 제3 방향(D3)으로 적층된 제1 선택 소자(150a) 및 제1 데이터 저장층(152a)를 포함할 수 있다. 상기 제1 메모리 셀들(MC1) 각각은, 상기 제1 선택 소자(150a)에 연결되는 제1 하부 전극(154a) 및 상기 제1 데이터 저장층(152a)에 연결되는 제1 상부 전극(156a)을 더 포함할 수 있다. 상기 제1 메모리 셀들(MC1) 각각은, 상기 제1 하부 전극(154a), 상기 제1 선택 소자(150a), 상기 제1 데이터 저장층(152a), 및 상기 제1 상부 전극(156a) 순으로 또는 그 역순으로 수직 적층될 수 있다.
일 예로, 도 2 및 도 3에 도시된 바와 같이, 상기 제1 선택 소자(150a)는 상기 제1 데이터 저장층(152a)과 상기 제1 워드 라인들(110) 중 상응하는 제1 워드 라인(110) 사이에 제공될 수 있고, 상기 제1 데이터 저장층(152a)는 상기 제1 선택 소자(150a)와 상기 제1 비트 라인들(120) 중 상응하는 제1 비트 라인(120) 사이에 제공될 수 있다. 상기 제1 하부 전극(154a)은 상기 제1 선택 소자(150a)와 상기 상응하는 제1 워드 라인(110) 사이에 제공될 수 있고, 상기 제1 상부 전극(156a)은 상기 제1 데이터 저장층(152a)과 상기 상응하는 제1 비트 라인(120) 사이에 제공될 수 있다. 다른 예로, 도시된 바와 달리, 상기 제1 선택 소자(150a)는 상기 제1 데이터 저장층(152a)과 상기 상응하는 제1 비트 라인(120) 사이에 제공될 수 있고, 상기 제1 데이터 저장층(152a)은 상기 제1 선택 소자(150a)와 상기 상응하는 제1 워드 라인(110) 사이에 제공될 수 있다. 상기 제1 하부 전극(154a)은 상기 제1 선택 소자(150a)와 상기 상응하는 제1 비트 라인(120) 사이에 제공될 수 있고, 상기 제1 상부 전극(156a)은 상기 제1 데이터 저장층(152a)과 상기 상응하는 제1 워드 라인(110) 사이에 제공될 수 있다.
상기 제1 선택 소자(150a)는 상기 상응하는 제1 워드 라인(110)과 상기 상응하는 제1 비트 라인(120) 사이의 교차점에 한정된 아일랜드 형태를 가질 수 있다. 상기 제1 선택 소자(150a)는 일 예로, 비대칭 전류-전압 특성 내지 정류 특성을 가질 수 있고, 이에 따라, 상기 제1 메모리 셀들(MC1) 각각에 흐르는 전류의 흐름을 어느 한 방향으로 더 수월하게 이끌 수 있다. 즉, 상기 제1 메모리 셀들(MC1) 각각에서, 전류는 상기 제1 선택 소자(150a)에 의해 위쪽 또는 아래쪽으로 우세하게 흐를 수 있다. 상기 제1 선택 소자(150a)는 다른 예로, 인가 전압의 크기에 따라 저항값이 변화되는 비선형 저항체를 포함할 수 있다. 일 예로, 저항체의 저항값이 인가 전압에 반비례하는 경우, 상대적으로 큰 전압이 인가되는 선택 셀에서는 저항값이 상대적으로 작아 전류 흐름이 허용되고, 상대적으로 작은 전압이 인가되는 비선택 셀에서는 저항?戮? 상대적으로 커서 전류 흐름이 허용되지 않을 수 있다.
상기 제1 선택 소자(150a)는 정류 특성을 갖는 실리콘 다이오드 또는 산화물 다이오드를 포함할 수 있다. 일 예로, 상기 제1 선택 소자(150a)는 p-Si과 n-Si이 접합된 실리콘 다이오드로 구성되거나, 또는, p-NiOx와 n-TiOx가 접합되거나 p-CuOx와 n-TiOx가 접합된 산화물 다이오드로 구성될 수 있다. 상기 제1 선택 소자(150a)는 특정 전압 이하에서는 저항이 높아 전류가 거의 흐르지 않거나 그 특정 전압 이상이면 저항이 낮아져 전류를 흐르게 하는 산화물, 일 예로, ZnOx, MgOx, AlOx 등을 포함할 수 있다.
상기 제1 데이터 저장층(152a)은 상기 상응하는 제1 워드 라인(110)과 상기 상응하는 제1 비트 라인(120) 사이의 교차점에 한정된 아일랜드 형태를 가질 수 있다. 그러나, 다른 실시예에 따르면, 도시된 바와 달리, 상기 제1 데이터 저장층(152a)은 상기 기판(100)의 상면에 평행한 방향으로 연장되는 라인 형태일 수 있다. 일 예로, 상기 제1 데이터 저장층(152a)이 상기 제1 선택 소자(150a)와 상기 상응하는 제1 비트 라인(120) 사이에 제공되는 경우, 상기 제1 데이터 저장층(152a)은 상기 상응하는 제1 비트 라인(120)을 따라 상기 제2 방향(D2)으로 연장되어, 상기 제2 방향(D2)으로 배열되는 복수 개의 상기 제1 메모리 셀들(MC1)에 의해 공유될 수 있다. 다른 예로, 상기 제1 데이터 저장층(152a)이 상기 제1 선택 소자(150a)와 상기 상응하는 제1 워드 라인(110) 사이에 제공되는 경우, 상기 제1 데이터 저장층(152a)은 상기 상응하는 제1 워드 라인(110)을 따라 상기 제1 방향(D1)으로 연장되어, 상기 제1 방향(D1)으로 배열되는 복수 개의 상기 제1 메모리 셀들(MC1)에 의해 공유될 수 있다.
상기 제1 데이터 저장층(152a)은 이에 인가되는 전압이나 전류에 의존하여 저항이 가역적으로 변할 수 있는 2가지 이상의 안정한 저항 상태를 가질 수 있고, 외부 전원이 공급되지 않는 한 그 상태가 유지될 수 있다. 이에 따라, 상기 제1 메모리 셀들(MC1) 각각에 상기 저항값이 데이터로서 불휘발성으로 저장될 수 있다.
상기 제1 데이터 저장층(152a)은 일 예로, 고전압이 공급되면 전류가 흐르는 통로가 생성되어 저항이 낮아지는 물질을 포함할 수 있다. 상기 제1 데이터 저장층(152a)은 일 예로, 금속산화물(예: TiOx, HfOx, TaOx, NiOx, ZrOx, WOx), 금속질화물(예: BNx, AlNx), 페로브스카이트(Perovskite) 구조를 갖는 산화물(예: PrCaMnO, doped-SrTiO), 또는 확산이 잘되는 금속이온(예: Cu, Ag)을 포함하는 고체전해질(예: GeTe, GeS)을 포함할 수 있다. 이 경우, 상기 제1 메모리 셀들(MC1)들은 RRAM 셀로 불리울 수 있다.
상기 제1 데이터 저장층(152a)은 다른 예로, 인가되는 전류 또는 전류에 의해 가열되는 온도와 시간에 따라 비저항이 높은 비정질상에서 비저항이 낮은 결정질상으로 혹은 그 역으로 상전이가 가능한 물질을 포함할 수 있다. 이 경우, 상기 제1 메모리 셀들(MC1)들은 PRAM 셀로 불리울 수 있다. 상전이가 가능한 물질은 인가 전류나 전압에 의해 발생하는 주울 열(Joule Heating)에 의해 결정상(저저항) 및 비정질상(고저항) 간의 가역적 상변화가 일어나는 칼코겐 화합물을 포함할 수 있다. 일 예로, 상기 제1 데이터 저장층(152a)에 리셋 전류(Reset current)가 단시간 인가되어 용융점보다 높은 온도로 가열된 후에 급냉되면 상기 제1 데이터 저장층(152a)은 비정질의 고저항 상태(RESET 상태)를 가질 수 있다. 고저항 상태에서 상기 제1 데이터 저장층(152a)에 셋 전류(Set current)가 장시간 인가되어 용융점보다는 낮으나 결정화 온도보다 높은 온도로 유지된 후 냉각되면 상기 제1 데이터 저장층(152a)은 결정질의 저저항 상태(SET 상태)로 스위칭될 수 있다. 상기 제1 데이터 저장층(152a)을 통하여 흐르는 전류를 감지하여 상기 제1 메모리 셀들(MC1)들에 저장된 정보를 읽을 수 있다.
상기 제1 데이터 저장층(152a)은 또 다른 예로, 두 개의 강자성체층들의 자화가 평행(parallel) 또는 반평행(anti-parallel)한지 여부에 따라 전기적 저항이 달라지는 물질을 포함할 수 있다. 상기 제1 데이터 저장층(152a)은 강자성체층들의 자화가 평행하면 저저항 상태를, 반평행하면 고저항 상태를 가질 수 있다. 상기 제1 데이터 저장층(152a)은 일 예로, 강자성체들 사이에 비자성 전도체가 삽입된 구조(GMR), 혹은 강자성체들 사이에 절연성 비자성체가 삽입된 구조(MTJ)를 갖는 자성물질을 포함할 수 있다. 일 예로, 강자성체는 CoFe, NiFe, NiFeCo 등을, 비자성 전도체는 Cr, Cu 등을, 절연성 비자성체는 MgOx, AlOx 등을 포함할 수 있다. 이 경우, 상기 제1 메모리 셀들(MC1)들은 MRAM 셀로 불리울 수 있다.
상기 제1 하부 전극(154a)은 상기 상응하는 제1 워드 라인(110)과 상기 상응하는 제1 비트 라인(120) 사이의 교차점에 한정된 아일랜드 형태를 가질 수 있다. 그러나, 다른 실시예에 따르면, 도시된 바와 달리, 상기 제1 하부 전극(154a)은 상기 기판(100)의 상면에 평행한 방향으로 연장되는 라인 형태일 수 있다. 일 예로, 상기 제1 하부 전극(154a)이 상기 제1 선택 소자(150a)와 상기 상응하는 제1 워드 라인(110) 사이에 제공되는 경우, 상기 제1 하부 전극(154a)은 상기 상응하는 제1 워드 라인(110)을 따라 상기 제1 방향(D1)으로 연장되어, 상기 제1 방향(D1)으로 배열되는 복수 개의 상기 제1 메모리 셀들(MC1)에 의해 공유될 수 있다. 다른 예로, 상기 제1 하부 전극(154a)이 상기 제1 선택 소자(150a)와 상기 상응하는 제1 비트 라인(120) 사이에 제공되는 경우, 상기 제1 하부 전극(154a)은 상기 상응하는 제1 비트 라인(120)을 따라 상기 제2 방향(D2)으로 연장되어, 상기 제2 방향(D2)으로 배열되는 복수 개의 상기 제1 메모리 셀들(MC1)에 의해 공유될 수 있다. 상기 제1 하부 전극(154a)은 도전 물질을 포함할 수 있다. 일 예로, 상기 제1 하부 전극(154a)은 귀금속(예: Pt, Ir, Ru), TiN, TiAlN, TaN, WN, MoN, NbN, TiSiN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TaSiN, TaAlN, TiW, TiAl, TiON, TiAlON, WON, TaON, Al, W 또는 이들의 조합을 포함할 수 있다.
상기 제1 상부 전극(156a)은 상기 상응하는 제1 워드 라인(110)과 상기 상응하는 제1 비트 라인(120) 사이의 교차점에 한정된 아일랜드 형태를 가질 수 있다. 그러나, 다른 실시예에 따르면, 도시된 바와 달리, 상기 제1 상부 전극(156a)은 상기 기판(100)의 상면에 평행한 방향으로 연장되는 라인 형태일 수 있다. 일 예로, 상기 제1 상부 전극(156a)이 상기 제1 데이터 저장층(152a)과 상기 상응하는 제1 비트 라인(120) 사이에 제공되는 경우, 상기 제1 상부 전극(156a)은 상기 상응하는 제1 비트 라인(120)을 따라 상기 제2 방향(D2)으로 연장되어, 상기 제2 방향(D2)으로 배열되는 복수 개의 상기 제1 메모리 셀들(MC1)에 의해 공유될 수 있다. 다른 예로, 상기 제1 상부 전극(156a)이 상기 제1 데이터 저장층(152a)와 상기 상응하는 제1 워드 라인(110) 사이에 제공되는 경우, 상기 제1 상부 전극(156a)은 상기 상응하는 제1 워드 라인(110)을 따라 상기 제1 방향(D1)으로 연장되어, 상기 제1 방향(D1)으로 배열되는 복수 개의 상기 제1 메모리 셀들(MC1)에 의해 공유될 수 있다. 상기 제1 상부 전극(156a)은 도전 물질을 포함할 수 있다. 일 예로, 상기 제1 상부 전극(156a)은 귀금속(예: Pt, Ru, Ir), TiN, TaN, WN, W, Al 등을 포함할 수 있다.
상기 제1 층간 절연막(130) 상에 상기 제1 비트 라인들(120)을 덮는 제2 층간 절연막(132)이 제공될 수 있다. 상기 제2 층간 절연막(132)은 산화막, 질화막, 및/또는 산질화막을 포함할 수 있다.
상기 제2 층간 절연막(132) 상에 상기 제1 워드 라인들(110)과 평행하게 연장되고, 상기 제1 비트 라인들(120)과 교차하는 제2 워드 라인들(112)이 제공될 수 있다. 상기 제2 워드 라인들(112)은 상기 제1 방향(D1)으로 연장되고, 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 제2 워드 라인들(112)은 상기 제3 방향(D3)으로 상기 제1 비트 라인들(120)로부터 이격될 수 있다. 평면적 관점에서, 상기 제2 워드 라인들(112) 각각은 상기 제1 워드 라인들(110) 각각과 중첩할 수 있다.
상기 제2 층간 절연막(132) 내, 상기 제1 비트 라인들(120)과 상기 제2 워드 라인들(112)의 교차점들에 제2 메모리 셀들(MC2)이 각각 제공될 수 있다. 평면적 관점에서, 상기 제2 메모리 셀들(MC2) 각각은 상기 제1 메모리 셀들(MC1) 각각과 중첩할 수 있다. 상기 제2 메모리 셀들(MC2) 각각은, 상기 제3 방향(D3)으로 적층된 제2 선택 소자(150b) 및 제2 데이터 저장층(152b)를 포함할 수 있다. 상기 제2 메모리 셀들(MC2) 각각은, 상기 제2 선택 소자(150b)에 연결되는 제2 하부 전극(154b) 및 상기 제2 데이터 저장층(152b)에 연결되는 제2 상부 전극(156b)을 더 포함할 수 있다. 상기 제2 메모리 셀들(MC2) 각각은, 상기 제2 하부 전극(154b), 상기 제2 선택 소자(150b), 상기 제2 데이터 저장층(152b), 및 상기 제2 상부 전극(156b) 순으로 또는 그 역순으로 수직 적층될 수 있다.
일 예로, 도 2 및 도 3에 도시된 바와 같이, 상기 제2 선택 소자(150b)는 상기 제2 데이터 저장층(152b)과 상기 제1 비트 라인들(120) 중 상응하는 제1 비트 라인(120) 사이에 제공될 수 있고, 상기 제2 데이터 저장층(152b)는 상기 제2 선택 소자(150b)와 상기 제2 워드 라인들(112) 중 상응하는 제2 워드 라인(112) 사이에 제공될 수 있다. 상기 제2 하부 전극(154b)은 상기 제2 선택 소자(150b)와 상기 상응하는 제1 비트 라인(120) 사이에 제공될 수 있고, 상기 제2 상부 전극(156b)은 상기 제2 데이터 저장층(152b)과 상기 상응하는 제2 워드 라인(112) 사이에 제공될 수 있다. 다른 예로, 도시된 바와 달리, 상기 제2 선택 소자(150b)는 상기 제2 데이터 저장층(152b)과 상기 상응하는 제2 워드 라인(112) 사이에 제공될 수 있고, 상기 제2 데이터 저장층(152b)은 상기 제2 선택 소자(150b)와 상기 상응하는 제1 비트 라인(120) 사이에 제공될 수 있다. 상기 제2 하부 전극(154b)은 상기 제2 선택 소자(150b)와 상기 상응하는 제2 워드 라인(112) 사이에 제공될 수 있고, 상기 제2 상부 전극(156b)은 상기 제2 데이터 저장층(152b)과 상기 상응하는 제1 비트 라인(120) 사이에 제공될 수 있다.
상기 제2 선택 소자(150b)는 상기 상응하는 제1 비트 라인(120)과 상기 상응하는 제2 워드 라인(112) 사이의 교차점에 한정된 아일랜드 형태를 가질 수 있다. 상기 제2 선택 소자(150b)는 상기 제1 선택 소자(150a)와 동일한 물질을 포함할 수 있다.
상기 제2 데이터 저장층(152b)은 상기 상응하는 제1 비트 라인(120)과 상기 상응하는 제2 워드 라인(112) 사이의 교차점에 한정된 아일랜드 형태를 가질 수 있다. 그러나, 다른 실시예에 따르면, 도시된 바와 달리, 상기 제2 데이터 저장층(152b)은 상기 기판(100)의 상면에 평행한 방향으로 연장되는 라인 형태일 수 있다. 일 예로, 상기 제2 데이터 저장층(152b)이 상기 제2 선택 소자(150b)와 상기 상응하는 제2 워드 라인(112) 사이에 제공되는 경우, 상기 제2 데이터 저장층(152b)은 상기 상응하는 제2 워드 라인(112)을 따라 상기 제1 방향(D1)으로 연장되어, 상기 제1 방향(D1)으로 배열되는 복수 개의 상기 제2 메모리 셀들(MC2)에 의해 공유될 수 있다. 다른 예로, 상기 제2 데이터 저장층(152b)이 상기 제2 선택 소자(150b)와 상기 상응하는 제1 비트 라인(120) 사이에 제공되는 경우, 상기 제2 데이터 저장층(152b)은 상기 상응하는 제1 비트 라인(120)을 따라 상기 제2 방향(D2)으로 연장되어, 상기 제2 방향(D2)으로 배열되는 복수 개의 상기 제2 메모리 셀들(MC2)에 의해 공유될 수 있다. 상기 제2 데이터 저장층(152b)은 상기 제1 데이터 저장층(152a)과 동일한 물질을 포함할 수 있다.
상기 제2 하부 전극(154b)은 상기 상응하는 제1 비트 라인(120)과 상기 상응하는 제2 워드 라인(112) 사이의 교차점에 한정된 아일랜드 형태를 가질 수 있다. 그러나, 다른 실시예에 따르면, 도시된 바와 달리, 상기 제2 하부 전극(154b)은 상기 기판(100)의 상면에 평행한 방향으로 연장되는 라인 형태일 수 있다. 일 예로, 상기 제2 하부 전극(154b)이 상기 제2 선택 소자(150b)와 상기 상응하는 제1 비트 라인(120) 사이에 제공되는 경우, 상기 제2 하부 전극(154b)은 상기 상응하는 제1 비트 라인(120)을 따라 상기 제2 방향(D2)으로 연장되어, 상기 제2 방향(D2)으로 배열되는 복수 개의 상기 제2 메모리 셀들(MC2)에 의해 공유될 수 있다. 다른 예로, 상기 제2 하부 전극(154b)이 상기 제2 선택 소자(150b)와 상기 상응하는 제2 워드 라인(112) 사이에 제공되는 경우, 상기 제2 하부 전극(154b)은 상기 상응하는 제2 워드 라인(112)을 따라 상기 제1 방향(D1)으로 연장되어, 상기 제1 방향(D1)으로 배열되는 복수 개의 상기 제2 메모리 셀들(MC2)에 의해 공유될 수 있다. 상기 제2 하부 전극(154b)은 상기 제1 하부 전극(154a)과 동일한 물질을 포함할 수 있다.
상기 제2 상부 전극(156b)은 상기 상응하는 제1 비트 라인(120)과 상기 상응하는 제2 워드 라인(112) 사이의 교차점에 한정된 아일랜드 형태를 가질 수 있다. 그러나, 다른 실시예에 따르면, 도시된 바와 달리, 상기 제2 상부 전극(156b)은 상기 기판(100)의 상면에 평행한 방향으로 연장되는 라인 형태일 수 있다. 일 예로, 상기 제2 상부 전극(156b)이 상기 제2 데이터 저장층(152b)과 상기 상응하는 제2 워드 라인(112) 사이에 제공되는 경우, 상기 제2 상부 전극(156b)은 상기 상응하는 제2 워드 라인(112)을 따라 상기 제1 방향(D1)으로 연장되어, 상기 제1 방향(D1)으로 배열되는 복수 개의 상기 제2 메모리 셀들(MC2)에 의해 공유될 수 있다. 다른 예로, 상기 제2 상부 전극(156b)이 상기 제2 데이터 저장층(152b)와 상기 상응하는 제1 비트 라인(120) 사이에 제공되는 경우, 상기 제2 상부 전극(156b)은 상기 상응하는 제1 비트 라인(120)을 따라 상기 제2 방향(D2)으로 연장되어, 상기 제2 방향(D2)으로 배열되는 복수 개의 상기 제2 메모리 셀들(MC2)에 의해 공유될 수 있다. 상기 제2 상부 전극(156b)은 상기 제1 상부 전극(156a)과 동일한 물질을 포함할 수 있다.
상기 제2 층간 절연막(132) 상에 상기 제2 워드 라인들(112)을 덮는 제3 층간 절연막(134)이 제공될 수 있다. 상기 제3 층간 절연막(134)은 산화막, 질화막, 및/또는 산질화막을 포함할 수 있다.
상기 제3 층간 절연막(134) 상에 상기 제1 비트 라인들(120)과 평행하게 연장되고, 상기 제2 워드 라인들(112)과 교차하는 제2 비트 라인들(122)이 제공될 수 있다. 상기 제2 비트 라인들(122)은 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 제2 비트 라인들(122)은 상기 제3 방향(D3)으로 상기 제2 워드 라인들(112)로부터 이격될 수 있다. 평면적 관점에서, 상기 제2 비트 라인들(122) 각각은 상기 제1 비트 라인들(120) 각각과 중첩할 수 있다.
상기 제3 층간 절연막(134) 내, 상기 제2 워드 라인들(112)과 상기 제2 비트 라인들(122)의 교차점들에 제3 메모리 셀들(MC3)이 각각 제공될 수 있다. 평면적 관점에서, 상기 제3 메모리 셀들(MC3) 각각은 상기 제2 메모리 셀들(MC2) 각각과 중첩할 수 있다. 상기 제3 메모리 셀들(MC3) 각각은, 상기 제3 방향(D3)으로 적층된 제3 선택 소자(150c) 및 제3 데이터 저장층(152c)를 포함할 수 있다. 상기 제3 메모리 셀들(MC3) 각각은, 상기 제3 선택 소자(150c)에 연결되는 제3 하부 전극(154c) 및 상기 제3 데이터 저장층(152c)에 연결되는 제3 상부 전극(156c)을 더 포함할 수 있다. 상기 제3 메모리 셀들(MC3) 각각은, 상기 제3 하부 전극(154c), 상기 제3 선택 소자(150c), 상기 제3 데이터 저장층(152c), 및 상기 제3 상부 전극(156c) 순으로 또는 그 역순으로 수직 적층될 수 있다.
일 예로, 도 2 및 도 3에 도시된 바와 같이, 상기 제3 선택 소자(150c)는 상기 제3 데이터 저장층(152c)과 상기 제2 워드 라인들(112) 중 상응하는 제2 워드 라인(112) 사이에 제공될 수 있고, 상기 제3 데이터 저장층(152c)는 상기 제3 선택 소자(150c)와 상기 제2 비트 라인들(122) 중 상응하는 제2 비트 라인(122) 사이에 제공될 수 있다. 상기 제3 하부 전극(154c)은 상기 제3 선택 소자(150c)와 상기 상응하는 제2 워드 라인(112) 사이에 제공될 수 있고, 상기 제3 상부 전극(156c)은 상기 제3 데이터 저장층(152c)과 상기 상응하는 제2 비트 라인(122) 사이에 제공될 수 있다. 다른 예로, 도시된 바와 달리, 상기 제3 선택 소자(150c)는 상기 제3 데이터 저장층(152c)과 상기 상응하는 제2 비트 라인(122) 사이에 제공될 수 있고, 상기 제3 데이터 저장층(152c)은 상기 제3 선택 소자(150c)와 상기 상응하는 제2 워드 라인(112) 사이에 제공될 수 있다. 상기 제3 하부 전극(154c)은 상기 제3 선택 소자(150c)와 상기 상응하는 제2 비트 라인(122) 사이에 제공될 수 있고, 상기 제3 상부 전극(156c)은 상기 제3 데이터 저장층(152c)과 상기 상응하는 제2 워드 라인(112) 사이에 제공될 수 있다.
상기 제3 하부 전극(154c), 상기 제3 선택 소자(150c), 상기 제3 데이터 저장층(152c), 및 상기 제3 상부 전극(156c)의 형태에 관한 설명은, 상기 제1 하부 전극(154a), 상기 제1 선택 소자(150a), 상기 제1 데이터 저장층(152a), 및 상기 제1 상부 전극(156a)의 형태에 관한 설명과 실질적으로 동일하다. 이 경우, 상기 상응하는 제1 워드 라인(110)과 상기 상응하는 제1 비트 라인(120)은, 각각 상기 상응하는 제2 워드 라인(112)과 상기 상응하는 제2 비트 라인(122)에 대응할 수 있고, 상기 제1 메모리 셀들(MC1)은 상기 제3 메모리 셀들(MC3)에 대응할 수 있다. 상기 제3 하부 전극(154c), 상기 제3 선택 소자(150c), 상기 제3 데이터 저장층(152c), 및 상기 제3 상부 전극(156c)은, 각각 상기 제1 하부 전극(154a), 상기 제1 선택 소자(150a), 상기 제1 데이터 저장층(152a), 및 상기 제1 상부 전극(156a)과 동일한 물질을 포함할 수 있다.
상기 제3 층간 절연막(134) 상에 상기 제2 비트 라인들(122)을 덮는 제4 층간 절연막(136)이 제공될 수 있다. 상기 제4 층간 절연막(136)은 산화막, 질화막, 및/또는 산질화막을 포함할 수 있다.
상기 제4 층간 절연막(136) 상에 상기 제2 워드 라인들(112)과 평행하게 연장되고, 상기 제2 비트 라인들(122)과 교차하는 제3 워드 라인들(114)이 제공될 수 있다. 상기 제3 워드 라인들(114)은 상기 제1 방향(D1)으로 연장되고, 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 제3 워드 라인들(114)은 상기 제3 방향(D3)으로 상기 제2 비트 라인들(122)로부터 이격될 수 있다. 평면적 관점에서, 상기 제3 워드 라인들(114) 각각은 상기 제2 워드 라인들(112) 각각과 중첩할 수 있다.
상기 제4 층간 절연막(136) 내, 상기 제2 비트 라인들(122)과 상기 제3 워드 라인들(114)의 교차점들에 제4 메모리 셀들(MC4)이 각각 제공될 수 있다. 평면적 관점에서, 상기 제4 메모리 셀들(MC4) 각각은 상기 제3 메모리 셀들(MC3) 각각과 중첩할 수 있다. 상기 제4 메모리 셀들(MC4) 각각은, 상기 제3 방향(D3)으로 적층된 제4 선택 소자(150d) 및 제4 데이터 저장층(152d)를 포함할 수 있다. 상기 제4 메모리 셀들(MC4) 각각은, 상기 제4 선택 소자(150d)에 연결되는 제4 하부 전극(154d) 및 상기 제4 데이터 저장층(152d)에 연결되는 제4 상부 전극(156d)을 더 포함할 수 있다. 상기 제4 메모리 셀들(MC4) 각각은, 상기 제4 하부 전극(154d), 상기 제4 선택 소자(150d), 상기 제4 데이터 저장층(152d), 및 상기 제4 상부 전극(156d) 순으로 또는 그 역순으로 수직 적층될 수 있다.
일 예로, 도 2 및 도 3에 도시된 바와 같이, 상기 제4 선택 소자(150d)는 상기 제4 데이터 저장층(152d)과 상기 제2 비트 라인들(122) 중 상응하는 제2 비트 라인(122) 사이에 제공될 수 있고, 상기 제4 데이터 저장층(152d)는 상기 제4 선택 소자(150d)와 상기 제3 워드 라인들(114) 중 상응하는 제3 워드 라인(114) 사이에 제공될 수 있다. 상기 제4 하부 전극(154d)은 상기 제4 선택 소자(150d)와 상기 상응하는 제2 비트 라인(122) 사이에 제공될 수 있고, 상기 제4 상부 전극(156d)은 상기 제4 데이터 저장층(152d)과 상기 상응하는 제3 워드 라인(114) 사이에 제공될 수 있다. 다른 예로, 도시된 바와 달리, 상기 제4 선택 소자(150d)는 상기 제4 데이터 저장층(152d)과 상기 상응하는 제3 워드 라인(114) 사이에 제공될 수 있고, 상기 제4 데이터 저장층(152d)은 상기 제4 선택 소자(150d)와 상기 상응하는 제2 비트 라인(122) 사이에 제공될 수 있다. 상기 제4 하부 전극(154d)은 상기 제4 선택 소자(150d)와 상기 상응하는 제3 워드 라인(114) 사이에 제공될 수 있고, 상기 제4 상부 전극(156d)은 상기 제4 데이터 저장층(152d)과 상기 상응하는 제2 비트 라인(122) 사이에 제공될 수 있다.
상기 제4 하부 전극(154d), 상기 제4 선택 소자(150d), 상기 제4 데이터 저장층(152d), 및 상기 제4 상부 전극(156d)의 형태에 관한 설명은, 상기 제2 하부 전극(154b), 상기 제2 선택 소자(150b), 상기 제2 데이터 저장층(152b), 및 상기 제2 상부 전극(156b)의 형태에 관한 설명과 실질적으로 동일하다. 이 경우, 상기 상응하는 제1 비트 라인(120)과 상기 상응하는 제2 워드 라인(112)은, 각각 상기 상응하는 제2 비트 라인(122)과 상기 상응하는 제3 워드 라인(114)에 대응할 수 있고, 상기 제2 메모리 셀들(MC2)은 상기 제4 메모리 셀들(MC4)에 대응할 수 있다. 상기 제4 하부 전극(154d), 상기 제4 선택 소자(150d), 상기 제4 데이터 저장층(152d), 및 상기 제4 상부 전극(156d)은, 각각 상기 제1 하부 전극(154a), 상기 제1 선택 소자(150a), 상기 제1 데이터 저장층(152a), 및 상기 제1 상부 전극(156a)과 동일한 물질을 포함할 수 있다.
본 발명의 실시예들에서, 상기 메모리 셀들(MC1, MC2, MC3, MC4)은 상기 기판(100) 상에 상기 제3 방향(D3)으로 4개의 층으로 적층되는 것으로 도시되었으나, 상기 메모리 셀들(MC1, MC2, MC3, MC4)의 적층 횟수는 이에 제한되지 않는다.
상기 제1 내지 제3 워드 라인들(110, 112, 114)은 도전 물질을 포함할 수 있다. 일 예로, 상기 제1 내지 제3 워드 라인들(110, 112, 114)은 Ti, W, Si, Cu, Ta, Mo, Ru, Al, Au, Pt, 및 Ag 중 적어도 하나를 포함할 수 있다. 상기 제1 및 제2 비트 라인들(120, 122)은 도전 물질을 포함할 수 있다. 일 예로, 상기 제1 및 제2 비트 라인들(120, 122)은 Ti, W, Si, Cu, Ta, Mo, Ru, Al, Au, Pt, 및 Ag 중 적어도 하나를 포함할 수 있다.
상기 제4 층간 절연막(136) 상에 상기 제3 워드 라인들(114)을 덮는 제5 층간 절연막(138)이 제공될 수 있다. 상기 제5 층간 절연막(138)은 산화막, 질화막, 및/또는 산질화막을 포함할 수 있다.
상기 제5 층간 절연막(138) 상에 상부 배선들(140)이 제공될 수 있다. 상기 상부 배선들(140)은 도전 물질을 포함할 수 있다. 상기 상부 배선들(140)은 상기 기판(100)으로부터 실질적으로 동일한 레벨에 배치되는 도전 라인들일 수 있다.
상기 기판(100) 상에 상기 제1 워드 라인들(110) 각각과 상기 상부 배선들(140) 중 대응하는 상부 배선(140)을 연결하는 제1 워드 라인 콘택(160), 상기 제2 워드 라인들(112) 각각과 상기 상부 배선들(140) 중 대응하는 상부 배선(140)을 연결하는 제2 워드 라인 콘택(162), 및 상기 제3 워드 라인들(114) 각각과 상기 상부 배선들(140) 중 대응하는 상부 배선(140)을 연결하는 제3 워드 라인 콘택(164)이 제공될 수 있다.
상기 제1 워드 라인 콘택(160)은 상기 제1 내지 제5 층간 절연막들(130, 132, 134, 136, 138)을 관통하여 상기 제1 워드 라인들(110) 각각과 이에 대응하는 상부 배선(140)을 직접 연결할 수 있다. 상기 제1 워드 라인 콘택(160)의 하면의 높이는 상기 제1 워드 라인들(110) 각각의 하면의 높이보다 높을 수 있다. 일 실시예에 따르면, 상기 제1 워드 라인 콘택(160)의 상기 하면은 상기 제1 워드 라인들(110) 각각의 상면과 접할 수 있다. 상기 제1 워드 라인 콘택(160)의 상면은 이에 연결된 상부 배선(140)의 하면과 접할 수 있다. 상기 제2 워드 라인 콘택(162)은 상기 제3 내지 제5 층간 절연막들(134, 136, 138)을 관통하여 상기 제2 워드 라인들(112) 각각과 이에 대응하는 상부 배선(140)을 직접 연결할 수 있다. 상기 제2 워드 라인 콘택(162)의 하면의 높이는 상기 제2 워드 라인들(112) 각각의 하면의 높이보다 높을 수 있다. 일 실시예에 따르면, 상기 제2 워드 라인 콘택(162)의 상기 하면은 상기 제2 워드 라인들(112) 각각의 상면과 접할 수 있다. 상기 제2 워드 라인 콘택(162)의 상면은 이에 연결된 상부 배선(140)의 하면과 접할 수 있다. 상기 제3 워드 라인 콘택(164)은 상기 제5 층간 절연막(138)을 관통하여 상기 제3 워드 라인들(114) 각각과 이에 대응하는 상부 배선(140)을 직접 연결할 수 있다. 상기 제3 워드 라인 콘택(164)의 하면의 높이는 상기 제3 워드 라인들(114) 각각의 하면의 높이보다 높을 수 있다. 일 실시예에 따르면, 상기 제3 워드 라인 콘택(164)의 상기 하면은, 상기 제3 워드 라인들 (114) 각각의 상면과 접할 수 있다. 상기 제3 워드 라인 콘택(164)의 상면은 이에 연결된 상부 배선(140)의 하면과 접할 수 있다. 상기 제1 내지 제3 워드 라인들 콘택들(160, 162, 164) 각각은 상기 제3 방향(D3)으로 연장되는 일체일 수 있다.
상기 제1 내지 제3 워드 라인 콘택들(160, 162, 164)의 상기 상면들은 상기 기판(100)으로부터 실질적으로 동일한 레벨에 위치할 수 있다. 상기 제1 내지 제3 워드 라인 콘택들(160, 162, 164)의 상기 하면들은 상기 기판(100)으로부터 서로 다른 레벨에 위치할 수 있다. 즉, 상기 제1 워드 라인콘택(160)의 상기 하면의 높이는 상기 제2 워드 라인 콘택(162)의 상기 하면의 높이보다 낮을 수 있고, 상기 제2 워드 라인 콘택(162)의 상기 하면의 높이는 상기 제3 워드 라인 콘택(164)의 상기 하면의 높이보다 낮을 수 있다.
상기 제1 워드 라인들(110) 각각은 상기 제1 방향(D1)으로 서로 대향하는 제1 측벽(110i) 및 제2 측벽(110j)을 가질 수 있다. 상기 제2 워드 라인들(112) 각각은 상기 제1 방향(D1)으로 서로 대향하는 제3 측벽(112i) 및 제4 측벽(112j)을 가질 수 있다. 상기 제3 워드 라인들(114) 각각은 상기 제1 방향(D1)으로 서로 대향하는 제5 측벽(114i) 및 제6 측벽(114j)을 가질 수 있다. 상기 제1 측벽(110i), 상기 제3 측벽(112i), 및 상기 제5 측벽(114i)은 상기 메모리 셀들(MC1, MC2, MC3, MC4)로 이루어진 메모리 셀 어레이(200)의 제1 측에 제공될 수 있고, 상기 제2 측벽(110j), 상기 제4 측벽(112j), 및 상기 제6 측벽(114j)은 상기 메모리 셀 어레이(200)의 제2 측에 제공될 수 있다. 상기 메모리 셀 어레이(200)의 상기 제1 측 및 상기 제2 측은 상기 제1 방향(D1)으로 서로 대향할 수 있다.
평면적 관점에서, 상기 제1 워드 라인들(110) 각각의 상기 제1 측벽(110i)은 상기 제2 워드 라인들(112) 각각의 상기 제3 측벽(112i)으로부터 상기 제1 방향(D1)으로 이격될 수 있다. 이에 따라, 상기 제1 워드 라인들(110) 각각은 상기 제2 워드 라인들(112) 각각과 중첩하지 않는 단부를 가질 수 있다. 상기 제1 워드 라인들(110) 각각의 상기 단부 상에 상기 제1 워드 라인 콘택(160)이 제공될 수 있다. 일 단면의 관점에서, 상기 제1 워드 라인 콘택(160)은 상기 제1 워드 라인들(110) 각각의 상기 단부의 상면과 접하되, 상기 제1 측벽(110i)과는 접하지 않을 수 있다. 마찬가지로, 평면적 관점에서, 상기 제2 워드 라인들(112) 각각의 상기 제3 측벽(112i)은 상기 제3 워드 라인들(114) 각각의 상기 제5 측벽(114i)으로부터 상기 제1 방향(D1)으로 이격될 수 있다. 이에 따라, 상기 제2 워드 라인들(112) 각각은 상기 제3 워드 라인들(114) 각각과 중첩하지 않는 단부를 가질 수 있다. 상기 제2 워드 라인들(112) 각각의 상기 단부 상에 상기 제2 워드 라인 콘택(162)이 제공될 수 있다. 일 단면의 관점에서, 상기 제2 워드 라인 콘택(162)은 상기 제2 워드 라인들(112) 각각의 상기 단부의 상면과 접하되, 상기 제3 측벽(112i)과는 접하지 않을 수 있다. 더하여, 상기 제3 워드 라인들(114) 각각의 단부 상에 상기 제3 워드 라인 콘택(164)이 제공될 수 있다. 상기 제3 워드 라인 콘택(164)은 상기 제3 워드 라인들(114) 각각의 상기 제5 측벽(114i)에 인접할 수 있다. 일 단면의 관점에서, 상기 제3 워드 라인 콘택(164)은 상기 제3 워드 라인들(114) 각각의 상기 단부의 상면과 접하되, 상기 제5 측벽(114i)과는 접하지 않을 수 있다.
일 실시예에 따르면, 도 1에 도시된 바와 같이, 상기 제1 내지 제3 워드 라인 콘택들(160, 162, 164)은 상기 메모리 셀 어레이(200)의 상기 제1 측에 제공될 수 있다.
상기 제1 내지 제3 워드 라인들 콘택들(160, 162, 164)은 도전 물질을 포함할 수 있다. 상기 제1 내지 제3 워드 라인들 콘택들(160, 162, 164)은 서로 동일한 물질을 포함할 수 있다. 일 실시예에 따르면, 상기 제1 내지 제3 워드 라인들 콘택들(160, 162, 164)은 상기 상부 배선들(140)과 동일한 물질을 포함할 수 있다.
상기 제1 워드 라인들(110) 각각은 상기 제1 워드 라인 콘택(160) 및 이에 연결된 상부 배선(140)을 통하여 제1 주변회로(201)에 연결될 수 있고, 상기 제2 워드 라인들(112) 각각은 상기 제2 워드 라인 콘택(162) 및 이에 연결된 상부 배선(140)을 통하여 상기 제1 주변회로(201)에 연결될 수 있다. 상기 제3 워드 라인들(114) 각각은 상기 제3 워드 라인 콘택(164) 및 이에 연결된 상부 배선(140)을 통하여 상기 제1 주변회로(201)에 연결될 수 있다. 상기 제1 주변회로(201)는 상기 제1 내지 제3 워드 라인들(110, 112, 114) 각각에 고유한 전압 내지 전류를 인가할 수 있다.
상기 기판(100) 상에 상기 제1 비트 라인들(120) 각각과 상기 상부 배선들(140) 중 대응하는 상부 배선(140)을 연결하는 제1 비트 라인 콘택(170), 및 상기 제2 비트 라인들(122) 각각과 상기 상부 배선들(140) 중 대응하는 상부 배선(140)을 연결하는 제2 비트 라인 콘택(172)이 제공될 수 있다.
상기 제1 비트 라인 콘택(170)은 상기 제2 내지 제5 층간 절연막들(132, 134, 136, 138)을 관통하여 상기 제1 비트 라인들(120) 각각과 이에 대응하는 상부 배선(140)을 직접 연결할 수 있다. 상기 제1 비트 라인 콘택(170)의 하면의 높이는 상기 제1 비트 라인들(120) 각각의 하면의 높이보다 높을 수 있다. 일 실시예에 따르면, 상기 제1 비트 라인 콘택(170)의 상기 하면은 상기 제1 비트 라인들(120) 각각의 상면과 접할 수 있다. 상기 제1 비트 라인 콘택(170)의 상면은 이에 연결된 상부 배선(140)의 하면과 접할 수 있다. 상기 제2 비트 라인 콘택(172)은 상기 제4 및 제5 층간 절연막들(136, 138)을 관통하여 상기 제2 비트 라인들(122) 각각과 이에 대응하는 상부 배선(140)을 직접 연결할 수 있다. 상기 제2 비트 라인 콘택(172)의 하면의 높이는 상기 제2 비트 라인들(122) 각각의 하면의 높이보다 높을 수 있다. 일 실시예에 따르면, 상기 제2 비트 라인 콘택(172)의 상기 하면은 상기 제2 비트 라인들(122) 각각의 상면과 접할 수 있다. 상기 제2 비트 라인 콘택(172)의 상면은 이에 연결된 상부 배선(140)의 하면과 접할 수 있다. 상기 제1 및 제2 비트 라인 콘택들(170, 172) 각각은 상기 제3 방향(D3)으로 연장되는 일체일 수 있다.
상기 제1 및 제2 비트 라인 콘택들(170, 172)의 상기 상면들은 상기 기판(100)으로부터 실질적으로 동일한 레벨에 위치할 수 있다. 상기 제1 및 제2 비트 라인 콘택들(170, 172)의 상기 하면들은 상기 기판(100)으로부터 서로 다른 레벨에 위치할 수 있다. 즉, 상기 제1 비트 라인콘택(170)의 상기 하면의 높이는 상기 제2 비트 라인 콘택(172)의 상기 하면의 높이보다 낮을 수 있다.
상기 제1 비트 라인들(120) 각각은 상기 제2 방향(D2)으로 서로 대향하는 제7 측벽(120i) 및 제8 측벽(120j)을 가질 수 있다. 상기 제2 비트 라인들(122) 각각은 상기 제2 방향(D2)으로 서로 대향하는 제9 측벽(122i) 및 제10 측벽(122j)을 가질 수 있다. 상기 제7 측벽(120i) 및 상기 제9 측벽(122i)은 상기 메모리 셀 어레이(200)의 제3 측에 제공될 수 있고, 상기 제8 측벽(120j) 및 상기 제10 측벽(122j)은 상기 메모리 셀 어레이(200)의 제4 측에 제공될 수 있다. 상기 메모리 셀 어레이(200)의 상기 제3 측 및 상기 제4 측은 상기 제2 방향(D2)으로 서로 대향할 수 있다.
평면적 관점에서, 상기 제1 비트 라인들(120) 각각의 상기 제7 측벽(120i)은 상기 제2 비트 라인들(122) 각각의 상기 제9 측벽(122i)으로부터 상기 제2 방향(D2)으로 이격될 수 있다. 이에 따라, 상기 제1 비트 라인들(120) 각각은 상기 제2 비트 라인들(122) 각각과 중첩하지 않는 단부를 가질 수 있다. 상기 제1 비트 라인들(120) 각각의 상기 단부 상에 상기 제1 비트 라인 콘택(170)이 제공될 수 있다. 일 단면의 관점에서, 상기 제1 비트 라인 콘택(170)은 상기 제1 비트 라인들(120) 각각의 상기 단부의 상면과 접하되, 상기 제7 측벽(120i)과는 접하지 않을 수 있다. 더하여, 상기 제2 비트 라인들(122) 각각의 단부 상에 상기 제2 비트 라인 콘택(172)이 제공될 수 있다. 상기 제2 비트 라인 콘택(172)은 상기 제2 비트 라인들(122) 각각의 상기 제9 측벽(122i)에 인접할 수 있다. 일 단면의 관점에서, 상기 제2 비트 라인 콘택(172)은 상기 제2 비트 라인들(122) 각각의 상기 단부의 상면과 접하되, 상기 제9 측벽(122i)과는 접하지 않을 수 있다.
일 실시예에 따르면, 도 1에 도시된 바와 같이, 상기 제1 및 제2 비트 라인 콘택들(170, 172)은 상기 메모리 셀 어레이(200)의 상기 제3 측에 제공될 수 있다.
상기 제1 및 제2 비트 라인 콘택들(170, 172)은 도전 물질을 포함할 수 있다. 상기 제1 및 제2 비트 라인 콘택들(170, 172)은 서로 동일한 물질을 포함할 수 있다. 일 실시예에 따르면, 상기 제1 및 제2 비트 라인 콘택들(170, 172)은 상기 상부 배선들(140)과 동일한 물질을 포함할 수 있다.
상기 제1 및 제2 비트 라인 콘택들(170, 172)은 상기 제1 내지 제3 워드 라인들 콘택들(160, 162, 164)과 동일한 물질을 포함할 수 있다. 일 실시예에 따르면, 상기 제1 내지 제3 워드 라인들 콘택들(160, 162, 164), 상기 제1 및 제2 비트 라인 콘택들(170, 172), 및 상기 상부 배선들(140)은 서로 동일한 물질을 포함할 수 있다.
상기 제1 비트 라인들(120) 각각은 상기 제1 비트 라인 콘택(170) 및 이에 연결된 상부 배선(140)을 통하여 제2 주변회로(203)에 연결될 수 있고, 상기 제2 비트 라인들(122) 각각은 상기 제2 비트 라인 콘택(172) 및 이에 연결된 상부 배선(140)을 통하여 상기 제2 주변회로(203)에 연결될 수 있다. 상기 제2 주변회로(203)는 상기 제1 및 제2 비트 라인들(120, 122) 각각에 고유한 전압 내지 전류를 인가할 수 있다.
이하에서, 도 4 및 도 5를 참조하여, 상기 제1 및 제2 주변회로들(201, 203)의 배치를 설명한다. 설명의 간소화를 위해, 상기 제1 워드 라인들(110)을 기준으로 설명하나, 상기 제2 및 제3 워드 라인들(112, 114), 및 상기 제1 및 제2 비트 라인들(120, 122)도 이에 상응하는 구조를 가질 수 있다.
도 1 내지 도 5를 참조하면, 상기 제1 및 제2 주변회로들(201, 203) 각각은 적어도 하나의 주변 트랜지스터(PTR)를 포함할 수 있다. 상기 주변 트랜지스터(PTR)는 상기 기판(100) 상에 차례로 적층된 주변 게이트 절연 패턴(PGI) 및 주변 게이트 전극(PG), 및 상기 주변 게이트 전극(PG) 양 측의 상기 기판(100) 내에 제공되는 소스/드레인 영역들(SD)을 포함할 수 있다. 상기 주변 게이트 절연 패턴(PGI)은 일 예로, 실리콘 산화물을 포함할 수 있고, 상기 주변 게이트 전극(PG)은 일 예로, 도핑된 반도체 물질 및/또는 금속 물질을 포함할 수 있다.
일 실시예에 따르면, 도 4에 도시된 바와 같이, 상기 주변 트랜지스터(PTR)는 상기 기판(100)과 상기 절연막(102) 사이에 제공되는 하부 절연막(104) 내에 제공될 수 있다. 상기 하부 절연막(104)은 일 예로, 실리콘 산화막 및/또는 실리콘 질화막을 포함할 수 있다. 일 단면의 관점에서, 상기 주변 트랜지스터(PTR)는 상기 메모리 셀 어레이(200)의 아래에 배치될 수 있다. 즉, 본 발명에 따른 가변 저항 메모리 소자는 상기 기판(100) 상에 상기 주변 트랜지스터(PTR)와 상기 메모리 셀 어레이(200)가 수직으로 적층된 구조일 수 있다. 상기 하부 절연막(104) 내에 상기 주변 트랜지스터(PTR)와 상기 상부 배선들(140) 중 대응하는 상부 배선(140)을 연결하기 위한 도전 라인들(CL) 및 콘택들(CT)이 제공될 수 있다. 상기 제1 워드 라인들(110) 각각은 상기 제1 워드 라인 콘택(160) 및 이에 연결된 상부 배선(140)을 통하여 상기 제1 주변회로(201)의 상기 주변 트랜지스터(PTR)에 전기적으로 연결될 수 있다. 상기 제1 워드 라인 콘택(160)에 연결된 상기 상부 배선(140)은 상기 도전 라인들(CL) 및 상기 콘택들(CT)을 통해 상기 상기 제1 주변회로(201)의 상기 주변 트랜지스터(PTR)에 연결될 수 있다. 이 경우, 상기 콘택들(CT) 중, 상기 제1 워드 라인 콘택(160)에 연결된 상기 상부 배선(140)에 직접 접하는 콘택(CT)은 상기 제1 워드 라인 콘택(160)과 동일한 물질을 포함할 수 있다.
다른 실시예에 따르면, 도 5에 도시된 바와 같이, 상기 주변 트랜지스터(PTR)는 상기 메모리 셀 어레이(200)의 주변의 상기 기판(100) 상에 제공될 수 있다. 상기 주변 트랜지스터(PTR)는 상기 메모리 셀 어레이(200)의 일 측에 배치될 수 있다. 즉, 본 발명에 따른 가변 저항 메모리 소자는 상기 기판(100) 상에 상기 주변 트랜지스터(PTR)와 상기 메모리 셀 어레이(200)가 수평적으로 이격되어 제공되는 구조일 수 있다. 상기 기판(100) 상에 상기 주변 트랜지스터(PTR)와 상기 상부 배선들(140) 중 대응하는 상부 배선(140)을 연결하기 위한 도전 라인들(CL) 및 콘택들(CT)이 제공될 수 있다. 상기 제1 워드 라인들(110) 각각은 상기 제1 워드 라인 콘택(160) 및 이에 연결된 상부 배선(140)을 통하여 상기 제1 주변회로(201)의 상기 주변 트랜지스터(PTR)에 전기적으로 연결될 수 있다. 상기 제1 워드 라인 콘택(160)에 연결된 상기 상부 배선(140)은 상기 도전 라인들(CL) 및 상기 콘택들(CT)을 통해 상기 상기 제1 주변회로(201)의 상기 주변 트랜지스터(PTR)에 연결될 수 있다. 이 경우, 상기 콘택들(CT) 중, 상기 제1 워드 라인 콘택(160)에 연결된 상기 상부 배선(140)에 직접 접하는 콘택(CT)은 상기 제1 워드 라인 콘택(160)과 동일한 물질을 포함할 수 있다.
도 6a 및 도 7a는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 1의 Ⅰ-Ⅰ'에 대응하는 단면도들이다. 도 6b 및 도 7b는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 1의 Ⅱ-Ⅱ'에 대응하는 단면도들이다.
도 6a 및 도 6b를 참조하면, 기판(100) 상에 절연층(102)이 제공될 수 있다. 상기 기판(100)은 실리콘 웨이퍼와 같은 반도체 기판일 수 있다. 상기 절연층(102)은 산화막, 질화막, 및/또는 산질화막을 증착하여 형성될 수 있다. 상기 절연층(102) 상에 상기 제1 방향(D1)으로 연장되고 상기 제2 방향(D2)으로 서로 이격되는 제1 워드 라인들(110)이 형성될 수 있다. 상기 제1 워드 라인들(110)은 상기 절연층(102) 상에 도전막을 증착한 후, 상기 도전막을 패터닝하여 형성될 수 있다. 상기 제1 워드 라인들(110) 상에 상기 제1 워드 라인들(110)을 덮는 제1 층간 절연막(130)이 형성될 수 있다. 상기 제1 층간 절연막(130)은 산화막, 질화막, 및/또는 산질화막을 증착하여 형성될 수 있다.
상기 제1 층간 절연막(130) 내에 상기 제1 워드 라인들(110)과 연결되는 제1 메모리 셀들(MC1)이 형성될 수 있다. 상기 제1 메모리 셀들(MC1) 각각은 상기 기판(100) 상에 차례로 적층된 제1 하부 전극(154a), 제1 선택 소자(150a), 제1 데이터 저장층(152a), 및 제1 상부 전극(156a)을 포함할 수 있다.
상기 제1 메모리 셀들(MC1)을 형성하는 것은, 일 예로, 상기 제1 워드 라인들(110)이 형성된 상기 기판(100) 상에 제1 하부 전극막(미도시), 제1 전도성 물질막(미도시), 제1 정보 저장막(미도시), 및 제1 상부 전극막(미도시)을 차례로 증착하는 것, 및 상기 제1 상부 전극막, 상기 제1 정보 저장막, 상기 제1 전도성 물질막, 및 상기 상기 제1 하부 전극막을 순차로 패터닝하여 상기 제1 상부 전극(156a), 상기 제1 데이터 저장층(152a), 상기 제1 선택 소자(150a), 및 상기 제1 하부 전극(154a)을 형성하는 것을 포함할 수 있다. 이 경우, 상기 제1 메모리 셀들(MC1)이 형성된 상기 기판(100) 상에, 상기 제1 메모리 셀들(MC1)을 덮는 상기 제1 층간 절연막(130)이 형성될 수 있고, 상기 제1 메모리 셀들(MC1)의 상면들이 노출될 때까지 상기 제1 층간 절연막(130)이 평탄화될 수 있다.
상기 제1 층간 절연막(130) 상에 상기 제1 워드 라인들(110)에 교차하는 제1 비트 라인들(120)이 형성될 수 있다. 상기 제1 비트 라인들(120)은 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 제1 비트 라인들(120)은 상기 제1 메모리 셀들(MC1)이 형성된 상기 제1 층간 절연막(130) 상에 도전막을 증착한 후, 상기 도전막을 패터닝하여 형성될 수 있다. 상기 제1 메모리 셀들(MC1)은 상기 제1 워드 라인들(110)과 상기 제1 비트 라인들(120)의 교차점들에 각각 배치될 수 있다. 상기 제1 비트 라인들(120) 상에 상기 제1 비트 라인들(120)을 덮는 제2 층간 절연막(132)이 형성될 수 있다. 상기 제2 층간 절연막(132)은 산화막, 질화막, 및/또는 산질화막을 증착하여 형성될 수 있다.
상기 제2 층간 절연막(132) 내에 상기 제1 비트 라인들(120)과 연결되는 제2 메모리 셀들(MC2)이 형성될 수 있다. 상기 제2 메모리 셀들(MC2) 각각은 상기 기판(100) 상에 차례로 적층된 제2 하부 전극(154b), 제2 선택 소자(150b), 제2 데이터 저장층(152b), 및 제2 상부 전극(156b)을 포함할 수 있다. 상기 제2 메모리 셀들(MC2)을 형성하는 것은, 상기 제1 메모리 셀들(MC1)을 형성하는 방법과 실질적으로 동일할 수 있다.
도 7a 및 도 7b를 참조하면, 상기 제2 층간 절연막(132) 상에 상기 제1 워드 라인들(110)과 평행하게 연장되고, 상기 제1 비트 라인들(120)과 교차하는 제2 워드 라인들(112)이 형성될 수 있다. 상기 제2 워드 라인들(112)은 상기 제1 방향(D1)으로 연장되고, 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 제2 워드 라인들(112)은 상기 제1 워드 라인들(110)과 실질적으로 동일한 방법을 이용하여 형성될 수 있다. 상기 제2 메모리 셀들(MC2)은 상기 제1 비트 라인들(120)과 상기 제2 워드 라인들(112)의 교차점들에 각각 배치될 수 있다. 상기 제2 워드 라인들(112) 상에 상기 제2 워드 라인들(112)을 덮는 제3 층간 절연막(134)이 형성될 수 있다. 상기 제3 층간 절연막(134)은 산화막, 질화막, 및/또는 산질화막을 증착하여 형성될 수 있다.
상기 제3 층간 절연막(134) 내에 상기 제2 워드 라인들(112)과 연결되는 제3 메모리 셀들(MC3)이 형성될 수 있다. 상기 제3 메모리 셀들(MC3) 각각은 상기 기판(100) 상에 차례로 적층된 제3 하부 전극(154c), 제3 선택 소자(150c), 제3 데이터 저장층(152c), 및 제3 상부 전극(156c)을 포함할 수 있다. 상기 제3 메모리 셀들(MC3)을 형성하는 것은, 상기 제1 메모리 셀들(MC1)을 형성하는 방법과 실질적으로 동일할 수 있다.
상기 제3 층간 절연막(134) 상에 상기 제1 비트 라인들(120)과 평행하게 연장되고, 상기 제2 워드 라인들(112)과 교차하는 제2 비트 라인들(122)이 형성될 수 있다. 상기 제2 비트 라인들(122)은 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 제2 비트 라인들(122)은 상기 제1 비트 라인들(120)과 실질적으로 동일한 방법을 이용하여 형성될 수 있다. 상기 제3 메모리 셀들(MC3)은 상기 제2 워드 라인들(112)과 상기 제2 비트 라인들(122)의 교차점들에 각각 배치될 수 있다. 상기 제2 비트 라인들(122) 상에 상기 제2 비트 라인들(122)을 덮는 제4 층간 절연막(136)이 형성될 수 있다. 상기 제4 층간 절연막(136)은 산화막, 질화막, 및/또는 산질화막을 증착하여 형성될 수 있다.
상기 제4 층간 절연막(136) 내에 상기 제2 비트 라인들(122)과 연결되는 제4 메모리 셀들(MC4)이 형성될 수 있다. 상기 제4 메모리 셀들(MC4) 각각은 상기 기판(100) 상에 차례로 적층된 제4 하부 전극(154d), 제4 선택 소자(150d), 제4 데이터 저장층(152d), 및 제4 상부 전극(156d)을 포함할 수 있다. 상기 제4 메모리 셀들(MC4)을 형성하는 것은, 상기 제1 메모리 셀들(MC1)을 형성하는 방법과 실질적으로 동일할 수 있다.
상기 제4 층간 절연막(136) 상에 상기 제2 워드 라인들(112)과 평행하게 연장되고, 상기 제2 비트 라인들(122)과 교차하는 제3 워드 라인들(114)이 제공될 수 있다. 상기 제3 워드 라인들(114)은 상기 제1 방향(D1)으로 연장되고, 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 제3 워드 라인들(114)은 상기 제1 워드 라인들(110)과 실질적으로 동일한 방법을 이용하여 형성될 수 있다. 상기 제4 메모리 셀들(MC4)은 상기 제2 비트 라인들(122)과 상기 제3 워드 라인들(114)의 교차점들에 각각 배치될 수 있다. 상기 제3 워드 라인들(114) 상에 상기 제3 워드 라인들(114)을 덮는 제5 층간 절연막(138)이 형성될 수 있다. 상기 제5 층간 절연막(138)은 산화막, 질화막, 및/또는 산질화막을 증착하여 형성될 수 있다.
상기 제1 내지 제5 층간 절연막들(130, 132, 134, 136, 138)을 관통하여 상기 제1 워드 라인들(110) 각각의 상면을 노출하는 제1 워드 라인 콘택홀(160h), 상기 제3 내지 제5 층간 절연막들(134, 136, 138)을 관통하여 상기 제2 워드 라인들(112) 각각의 상면을 노출하는 제2 워드 라인 콘택홀(162h), 및 상기 제5 층간 절연막(138)을 관통하여 상기 제3 워드 라인들(114) 각각의 상면을 노출하는 제3 워드 라인 콘택홀(164h)이 형성될 수 있다. 더하여, 상기 제2 내지 제5 층간 절연막들(132, 134, 136, 138)을 관통하여 상기 제1 비트 라인들(120) 각각의 상면을 노출하는 제1 비트 라인 콘택홀(170h), 및 상기 제4 및 제5 층간 절연막들(136, 138)을 관통하여 상기 제2 비트 라인들(122) 각각의 상면을 노출하는 제2 비트 라인 콘택홀(172h)이 형성될 수 있다.
상기 제1 내지 제3 워드 라인 콘택홀들(160h, 162h, 164h), 및 상기 제1 및 제2 비트 라인 콘택홀들(170h, 172h)은 상기 제5 층간 절연막(138) 상에 패터닝 공정을 수행하여 동시에 형성될 수 있다. 상기 제1 내지 제3 워드 라인 콘택홀들(160h, 162h, 164h), 및 상기 제1 및 제2 비트 라인 콘택홀들(170h, 172h)을 형성하는 것은, 상기 제1 내지 제3 워드 라인들(110, 112, 114), 및 상기 제1 및 제2 비트 라인들(120, 122)을 구성하는 물질에 대하여 식각 선택성을 갖는 식각 공정을 수행하는 것을 포함할 수 있다. 일 실시예에 따르면, 상기 제1 내지 제3 워드 라인들(110, 112, 114), 및 상기 제1 및 제2 비트 라인들(120, 122) 각각은, 그 상부에 상기 식각 공정 동안 식각 정지막으로 기능하는 식각 정지 물질을 더 포함할 수 있다. 다른 실시예에 따르면, 상기 제3 방향(D3)에 따라 서로 다른 깊이를 갖는 상기 콘택 홀들(160h, 162h, 164h, 170h, 172h)이 동시에 형성됨에 따라, 상기 콘택 홀들(160h, 162h, 164h, 170h, 172h)을 형성하는 식각 공정의 공정 마진을 증가시키기 위해, 상기 제1 내지 제3 워드 라인들(110, 112, 114), 및 상기 제1 및 제2 비트 라인들(120, 122) 각각의 상기 제3 방향(D3)으로의 두께가 서로 다르게 형성될 수 있다.
도 1 내지 도 3을 다시 참조하면, 상기 제1 내지 제3 워드 라인 콘택홀들(160h, 162h, 164h), 및 상기 제1 및 제2 비트 라인 콘택홀들(170h, 172h) 내에, 제1 내지 제3 워드 라인 콘택들(160, 162, 164), 및 제1 및 제2 비트 라인 콘택들(170, 172)이 각각 형성될 수 있다. 상기 제5 층간 절연막(138) 상에 상부 배선들(140)이 형성될 수 있고, 상기 콘택들(160, 162, 164, 170, 172)은 상기 상부 배선들(140) 중 대응하는 상부 배선들(140)에 각각 연결될 수 있다.
일 실시예에 따르면, 상기 콘택들(160, 162, 164, 170, 172)을 형성하는 것은, 상기 제5 층간 절연막(138) 상에 상기 콘택 홀들(160h, 162h, 164h, 170h, 172h)을 채우는 도전막을 형성하는 것, 및 상기 제5 층간 절연막(138)의 상면이 노출될 때까지 상기 도전막을 평탄화하는 것을 포함할 수 있다. 이 후, 상기 제5 층간 절연막(138) 상에 상기 상부 배선들(140)이 형성될 수 있다. 상기 상부 배선들(140)을 형성하는 것은, 일 예로, 상기 콘택들(160, 162, 164, 170, 172)이 형성된 상기 제5 층간 절연막(138) 상에 상부 배선층을 형성한 후, 상기 상부 배선층을 패터닝하는 것을 포함할 수 있다.
다른 실시예에 따르면, 상기 콘택들(160, 162, 164, 170, 172) 및 상기 상부 배선들(140)은 다마신 공정을 이용하여 동시에 형성될 수 있다. 일 예로, 먼저, 상기 콘택 홀들(160h, 162h, 164h, 170h, 172h)을 채우는 희생막(미도시)이 형성될 수 있다. 이 후, 상기 제5 층간 절연막(138) 상에 상부 절연막(미도시)이 형성될 수 있고, 상기 상부 절연막을 패터닝하여 상기 상부 배선들(140)이 형성될 영역을 정의하는 개구부들(미도시)이 형성될 수 있다. 상기 콘택 홀들(160h, 162h, 164h, 170h, 172h)은 상기 개구부들 중 대응하는 개구부들과 각각 연결될 수 있다. 상기 콘택 홀들(160h, 162h, 164h, 170h, 172h) 내의 상기 희생막은 상기 대응하는 개구부들에 의해 노출될 수 있다. 상기 노출된 희생막이 제거됨에 따라, 상기 콘택 홀들(160h, 162h, 164h, 170h, 172h)은 상기 개구부들 중 대응하는 개구부들과 각각 연통될 수 있다. 이 후, 상기 상부 절연막 상에 상기 콘택 홀들(160h, 162h, 164h, 170h, 172h) 및 상기 개구부들을 채우는 도전막을 증착하고, 상기 상부 절연막의 상면이 노출될 때까지 상기 도전막을 평탄화함으로써, 상기 콘택들(160, 162, 164, 170, 172) 및 상기 상부 배선들(140)이 동시에 형성될 수 있다.
도 8은 본 발명의 일 실시예의 일 변형예에 따른 가변 저항 메모리 소자를 나타내는 평면도이다. 도 9는 도 8의 Ⅰ-Ⅰ'에 따른 단면도이고, 도 10은 도 8의 Ⅱ-Ⅱ'에 따른 단면도이다. 도 1 내지 도 3을 참조하여 설명한, 본 발명의 일 실시예와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 도 1 내지 도 3과 상이한 점에 대해 설명하고, 동일한 점에 대해서는 개설하거나 생략한다.
도 8 내지 도 10을 참조하면, 기판(100) 상에 제1 워드 라인들(110) 각각과 상부 배선들(140) 중 대응하는 상부 배선(140)을 연결하는 제1 워드 라인 콘택(160), 제2 워드 라인들(112) 각각과 상기 상부 배선들(140) 중 대응하는 상부 배선(140)을 연결하는 제2 워드 라인 콘택(162), 및 제3 워드 라인들(114) 각각과 상기 상부 배선들(140) 중 대응하는 상부 배선(140)을 연결하는 제3 워드 라인 콘택(164)이 제공될 수 있다.
상기 제1 워드 라인 콘택(160)은 제1, 제2, 제3, 제4, 및 제5 층간 절연막들(130, 132, 134, 136, 138)을 관통하여 상기 제1 워드 라인들(110) 각각과 이에 대응하는 상부 배선(140)을 직접 연결할 수 있다. 상기 제2 워드 라인 콘택(162)은 상기 제3 내지 제5 층간 절연막들(134, 136, 138)을 관통하여 상기 제2 워드 라인들(112) 각각과 이에 대응하는 상부 배선(140)을 직접 연결할 수 있다. 상기 제3 워드 라인 콘택(164)은 상기 제5 층간 절연막(138)을 관통하여 상기 제3 워드 라인들(114) 각각과 이에 대응하는 상부 배선(140)을 직접 연결할 수 있다. 상기 제1 내지 제3 워드 라인들 콘택들(160, 162, 164) 각각은 상기 제3 방향(D3)으로 연장되는 일체일 수 있다.
상기 제1 내지 제3 워드 라인 콘택들(160, 162, 164)의 상면들은 상기 기판(100)으로부터 실질적으로 동일한 레벨에 위치할 수 있다. 상기 제1 내지 제3 워드 라인 콘택들(160, 162, 164)의 하면들은 상기 기판(100)으로부터 서로 다른 레벨에 위치할 수 있다. 즉, 상기 제1 워드 라인 콘택(160)의 상기 하면의 높이는 상기 제2 워드 라인 콘택(162)의 상기 하면의 높이보다 낮을 수 있고, 상기 제2 워드 라인 콘택(162)의 상기 하면의 높이는 상기 제3 워드 라인 콘택(164)의 상기 하면의 높이보다 낮을 수 있다.
상기 제1 워드 라인들(110) 각각은 상기 제1 방향(D1)으로 서로 대향하는 제1 측벽(110i) 및 제2 측벽(110j)을 가질 수 있다. 상기 제2 워드 라인들(112) 각각은 상기 제1 방향(D1)으로 서로 대향하는 제3 측벽(112i) 및 제4 측벽(112j)을 가질 수 있다. 상기 제3 워드 라인들(114) 각각은 상기 제1 방향(D1)으로 서로 대향하는 제5 측벽(114i) 및 제6 측벽(114j)을 가질 수 있다. 상기 제1 측벽(110i), 상기 제3 측벽(112i), 및 상기 제5 측벽(114i)은 상기 메모리 셀들(MC1, MC2, MC3, MC4)로 이루어진 메모리 셀 어레이(200)의 제1 측에 제공될 수 있고, 상기 제2 측벽(110j), 상기 제4 측벽(112j), 및 상기 제6 측벽(114j)은 상기 메모리 셀 어레이(200)의 제2 측에 제공될 수 있다. 상기 메모리 셀 어레이(200)의 상기 제1 측 및 상기 제2 측은 상기 제1 방향(D1)으로 서로 대향할 수 있다.
본 변형예에 따르면, 평면적 관점에서, 상기 제1 워드 라인들(110) 중 홀수 번째 제1 워드 라인들(110) 각각의 상기 제1 측벽(110i)은, 상기 제2 워드 라인들(112) 중 홀수 번째 제1 워드 라인들(110) 각각의 상기 제3 측벽(112i)으로부터 상기 제1 방향(D1)으로 이격될 수 있다. 이에 따라, 상기 홀수 번째 제1 워드 라인들(110) 각각은 상기 홀수 번째 제2 워드 라인들(112) 각각과 중첩하지 않는 단부를 가질 수 있다. 상기 홀수 번째 제1 워드 라인들(110) 각각의 상기 단부 상에 상기 제1 워드 라인 콘택(160)이 제공될 수 있다. 일 단면의 관점에서, 상기 제1 워드 라인 콘택(160)은 상기 홀수 번째 제1 워드 라인들(110) 각각의 상기 단부의 상면과 접하되, 상기 제1 측벽(110i)과는 접하지 않을 수 있다. 마찬가지로, 평면적 관점에서, 상기 홀수 번째 제2 워드 라인들(112) 각각의 상기 제3 측벽(112i)은, 상기 제3 워드 라인들(114) 중 홀수 번째 제3 워드 라인들(114) 각각의 상기 제5 측벽(114i)으로부터 상기 제1 방향(D1)으로 이격될 수 있다. 이에 따라, 상기 홀수 번째 제2 워드 라인들(112) 각각은 상기 홀수 번째 제3 워드 라인들(114) 각각과 중첩하지 않는 단부를 가질 수 있다. 상기 홀수 번째 제2 워드 라인들(112) 각각의 상기 단부 상에 상기 제2 워드 라인 콘택(162)이 제공될 수 있다. 일 단면의 관점에서, 상기 제2 워드 라인 콘택(162)은 상기 홀수 번째 제2 워드 라인들(112) 각각의 상기 단부의 상면과 접하되, 상기 제3 측벽(112i)과는 접하지 않을 수 있다. 더하여, 상기 홀수 번째 제3 워드 라인들(114) 각각의 단부 상에 상기 제3 워드 라인 콘택(164)이 제공될 수 있다. 상기 제3 워드 라인 콘택(164)은 상기 홀수 번째 제3 워드 라인들(114) 각각의 상기 제5 측벽(114i)에 인접할 수 있다. 일 단면의 관점에서, 상기 제3 워드 라인 콘택(164)은 상기 홀수 번째 제3 워드 라인들(114) 각각의 상기 단부의 상면과 접하되, 상기 제5 측벽(114i)과는 접하지 않을 수 있다.
본 변형예에 따르면, 평면적 관점에서, 상기 제1 워드 라인들(110) 중 짝수 번째 제1 워드 라인들(110) 각각의 상기 제2 측벽(110j)은, 상기 제2 워드 라인들(112) 중 짝수 번째 제2 워드 라인들(112) 각각의 상기 제4 측벽(112j)으로부터 상기 제1 방향(D1)으로 이격될 수 있다. 이에 따라, 상기 짝수 번째 제1 워드 라인들(110) 각각은 상기 짝수 번째 제2 워드 라인들(112) 각각과 중첩하지 않는 단부를 가질 수 있다. 상기 짝수 번째 제1 워드 라인들(110) 각각의 상기 단부 상에 상기 제1 워드 라인 콘택(160)이 제공될 수 있다. 일 단면의 관점에서, 상기 제1 워드 라인 콘택(160)은 상기 짝수 번째 제1 워드 라인들(110) 각각의 상기 단부의 상면과 접하되, 상기 제2 측벽(110j)과는 접하지 않을 수 있다. 마찬가지로, 평면적 관점에서, 상기 짝수 번째 제2 워드 라인들(112) 각각의 상기 제4 측벽(112j)은, 상기 제3 워드 라인들(114) 중 짝수 번째 제3 워드 라인들(114) 각각의 상기 제6 측벽(114j)으로부터 상기 제1 방향(D1)으로 이격될 수 있다. 이에 따라, 상기 짝수 번째 제2 워드 라인들(112) 각각은 상기 짝수 번째 제3 워드 라인들(114) 각각과 중첩하지 않는 단부를 가질 수 있다. 상기 짝수 번째 제2 워드 라인들(112) 각각의 상기 단부 상에 상기 제2 워드 라인 콘택(162)이 제공될 수 있다. 일 단면의 관점에서, 상기 제2 워드 라인 콘택(162)은 상기 짝수 번째 제2 워드 라인들(112) 각각의 상기 단부의 상면과 접하되, 상기 제4 측벽(112j)과는 접하지 않을 수 있다. 더하여, 상기 짝수 번째 제3 워드 라인들(114) 각각의 단부 상에 상기 제3 워드 라인 콘택(164)이 제공될 수 있다. 상기 제3 워드 라인 콘택(164)은 상기 짝수 번째 제3 워드 라인들(114) 각각의 상기 제6 측벽(114j)에 인접할 수 있다. 일 단면의 관점에서, 상기 제3 워드 라인 콘택(164)은 상기 짝수 번째 제3 워드 라인들(114) 각각의 상기 단부의 상면과 접하되, 상기 제6 측벽(114j)과는 접하지 않을 수 있다.
본 변형예에 따르면, 도 8에 도시된 바와 같이, 평면적 관점에서, 상기 홀수 번째 제1 워드 라인들(110) 각각에 연결되는 상기 제1 워드 라인 콘택(160)은 상기 메모리 셀 어레이(200)의 상기 제1 측에 제공될 수 있고, 상기 짝수 번째 제1 워드 라인들(110) 각각에 연결되는 상기 제1 워드 라인 콘택(160)은 상기 메모리 셀 어레이(200)의 상기 제2 측에 제공될 수 있다. 즉, 복수 개의 상기 제1 워드 라인 콘택들(160)은 상기 메모리 셀 어레이(200)를 사이에 두고 상기 제2 방향(D2)을 따라 지그재그 형태로 배치될 수 있다. 마찬가지로, 평면적 관점에서, 상기 홀수 번째 제2 워드 라인들(112) 각각에 연결되는 상기 제2 워드 라인 콘택(162)은 상기 메모리 셀 어레이(200)의 상기 제1 측에 제공될 수 있고, 상기 짝수 번째 제2 워드 라인들(112) 각각에 연결되는 상기 제2 워드 라인 콘택(162)은 상기 메모리 셀 어레이(200)의 상기 제2 측에 제공될 수 있다. 즉, 복수 개의 상기 제2 워드 라인 콘택들(162)은 상기 메모리 셀 어레이(200)를 사이에 두고 상기 제2 방향(D2)을 따라 지그재그 형태로 배치될 수 있다. 더하여, 평면적 관점에서, 상기 홀수 번째 제3 워드 라인들(114) 각각에 연결되는 상기 제3 워드 라인 콘택(164)은 상기 메모리 셀 어레이(200)의 상기 제1 측에 제공될 수 있고, 상기 짝수 번째 제3 워드 라인들(114) 각각에 연결되는 상기 제3 워드 라인 콘택(164)은 상기 메모리 셀 어레이(200)의 상기 제2 측에 제공될 수 있다. 즉, 복수 개의 상기 제3 워드 라인 콘택들(164)은 상기 메모리 셀 어레이(200)를 사이에 두고 상기 제2 방향(D2)을 따라 지그재그 형태로 배치될 수 있다.
본 변형예에 따르면, 상기 제1 워드 라인들(110) 각각은 상기 제1 워드 라인 콘택(160) 및 이에 연결된 상부 배선(140)을 통하여 제1 주변회로들(201a, 201b)에 연결될 수 있다. 상기 제1 주변회로들(201a, 201b)은 일 예로, 도 4를 참조하여 설명한 바와 같이, 상기 메모리 셀 어레이(200)의 아래에 제공되어 상기 기판(100) 상에서 상기 메모리 셀 어레이(200)와 수직으로 적층될 수 있다. 다른 예로, 상기 제1 주변회로들(201a, 201b)은, 도 5를 참조하여 설명한 바와 같이, 상기 기판(100) 상에서 상기 메모리 셀 어레이(200)와 수평적으로 이격되어 제공될 수 있다. 이 경우, 상기 제1 주변회로들(201a, 201b)은, 평면적 관점에서, 상기 메모리 셀 어레이(200)를 사이에 두고 상기 제1 방향(D1)으로 서로 이격되어 제공될 수 있다. 이 경우, 상기 홀수 번째 제1 워드 라인들(110) 각각은 상기 제1 워드 라인 콘택(160) 및 이에 연결된 상부 배선(140)을 통하여, 상기 제1 주변회로들(201a, 201b) 중 상기 메모리 셀 어레이(200)의 상기 제1 측에 인접하는 제1 주변회로(201a)에 연결될 수 있고, 상기 짝수 번째 제1 워드 라인들(110) 각각은 상기 제1 워드 라인 콘택(160) 및 이에 연결된 상부 배선(140)을 통하여, 상기 제1 주변회로들(201a, 201b) 중 상기 메모리 셀 어레이(200)의 상기 제2 측에 인접하는 제1 주변회로(201b)에 연결될 수 있다.
마찬가지로, 상기 제2 워드 라인들(112) 각각은 상기 제2 워드 라인 콘택(162) 및 이에 연결된 상부 배선(140)을 통하여 제1 주변회로들(201a, 201b)에 연결될 수 있다. 상기 제1 주변회로들(201a, 201b)이, 도 5를 참조하여 설명한 바와 같이, 상기 기판(100) 상에서 상기 메모리 셀 어레이(200)와 수평적으로 이격되어 제공되는 경우, 상기 홀수 번째 제2 워드 라인들(112) 각각은 상기 제2 워드 라인 콘택(162) 및 이에 연결된 상부 배선(140)을 통하여, 상기 제1 주변회로들(201a, 201b) 중 상기 메모리 셀 어레이(200)의 상기 제1 측에 인접하는 제1 주변회로(201a)에 연결될 수 있고, 상기 짝수 번째 제2 워드 라인들(112) 각각은 상기 제2 워드 라인 콘택(162) 및 이에 연결된 상부 배선(140)을 통하여, 상기 제1 주변회로들(201a, 201b) 중 상기 메모리 셀 어레이(200)의 상기 제2 측에 인접하는 제1 주변회로(201b)에 연결될 수 있다.
더하여, 상기 제3 워드 라인들(114) 각각은 상기 제3 워드 라인 콘택(164) 및 이에 연결된 상부 배선(140)을 통하여 제1 주변회로들(201a, 201b)에 연결될 수 있다. 상기 제1 주변회로들(201a, 201b)이, 도 5를 참조하여 설명한 바와 같이, 상기 기판(100) 상에서 상기 메모리 셀 어레이(200)와 수평적으로 이격되어 제공되는 경우, 상기 홀수 번째 제3 워드 라인들(114) 각각은 상기 제3 워드 라인 콘택(164) 및 이에 연결된 상부 배선(140)을 통하여, 상기 제1 주변회로들(201a, 201b) 중 상기 메모리 셀 어레이(200)의 상기 제1 측에 인접하는 제1 주변회로(201a)에 연결될 수 있고, 상기 짝수 번째 제3 워드 라인들(114) 각각은 상기 제3 워드 라인 콘택(164) 및 이에 연결된 상부 배선(140)을 통하여, 상기 제1 주변회로들(201a, 201b) 중 상기 메모리 셀 어레이(200)의 상기 제2 측에 인접하는 제1 주변회로(201b)에 연결될 수 있다.
상기 기판(100) 상에 제1 비트 라인들(120) 각각과 상기 상부 배선들(140) 중 대응하는 상부 배선(140)을 연결하는 제1 비트 라인 콘택(170), 및 제2 비트 라인들(122) 각각과 상기 상부 배선들(140) 중 대응하는 상부 배선(140)을 연결하는 제2 비트 라인 콘택(172)이 제공될 수 있다.
상기 제1 비트 라인 콘택(170)은 상기 제2 내지 제5 층간 절연막들(132, 134, 136, 138)을 관통하여 상기 제1 비트 라인들(120) 각각과 이에 대응하는 상부 배선(140)을 직접 연결할 수 있다. 상기 제2 비트 라인 콘택(172)은 상기 제4 및 제5 층간 절연막들(136, 138)을 관통하여 상기 제2 비트 라인들(122) 각각과 이에 대응하는 상부 배선(140)을 직접 연결할 수 있다. 상기 제1 및 제2 비트 라인 콘택들(170, 172) 각각은 상기 제3 방향(D3)으로 연장되는 일체일 수 있다.
상기 제1 및 제2 비트 라인 콘택들(170, 172)의 상면들은 상기 기판(100)으로부터 실질적으로 동일한 레벨에 위치할 수 있다. 상기 제1 및 제2 비트 라인 콘택들(170, 172)의 하면들은 상기 기판(100)으로부터 서로 다른 레벨에 위치할 수 있다. 즉, 상기 제1 비트 라인콘택(170)의 상기 하면의 높이는 상기 제2 비트 라인 콘택(172)의 상기 하면의 높이보다 낮을 수 있다.
상기 제1 비트 라인들(120) 각각은 상기 제2 방향(D2)으로 서로 대향하는 제7 측벽(120i) 및 제8 측벽(120j)을 가질 수 있다. 상기 제2 비트 라인들(122) 각각은 상기 제2 방향(D2)으로 서로 대향하는 제9 측벽(122i) 및 제10 측벽(122j)을 가질 수 있다. 상기 제7 측벽(120i) 및 상기 제9 측벽(122i)은 상기 메모리 셀 어레이(200)의 제3 측에 제공될 수 있고, 상기 제8 측벽(120j) 및 상기 제10 측벽(122j)은 상기 메모리 셀 어레이(200)의 제4 측에 제공될 수 있다. 상기 메모리 셀 어레이(200)의 상기 제3 측 및 상기 제4 측은 상기 제2 방향(D2)으로 서로 대향할 수 있다.
본 변형예에 따르면, 평면적 관점에서, 상기 제1 비트 라인들(120) 중 홀수 번째 제1 비트 라인들(120) 각각의 상기 제7 측벽(120i)은, 상기 제2 비트 라인들(122) 중 홀수 번째 제2 비트 라인들(122) 각각의 상기 제9 측벽(122i)으로부터 상기 제2 방향(D2)으로 이격될 수 있다. 이에 따라, 상기 홀수 번째 제1 비트 라인들(120) 각각은 상기 홀수 번째 제2 비트 라인들(122) 각각과 중첩하지 않는 단부를 가질 수 있다. 상기 홀수 번째 제1 비트 라인들(120) 각각의 상기 단부 상에 상기 제1 비트 라인 콘택(170)이 제공될 수 있다. 일 단면의 관점에서, 상기 제1 비트 라인 콘택(170)은 상기 홀수 번째 제1 비트 라인들(120) 각각의 상기 단부의 상면과 접하되, 상기 제7 측벽(120i)과는 접하지 않을 수 있다. 더하여, 상기 홀수 번째 제2 비트 라인들(122) 각각의 단부 상에 상기 제2 비트 라인 콘택(172)이 제공될 수 있다. 상기 제2 비트 라인 콘택(172)은 상기 홀수 번째 제2 비트 라인들(122) 각각의 상기 제9 측벽(122i)에 인접할 수 있다. 일 단면의 관점에서, 상기 제2 비트 라인 콘택(172)은 상기 홀수 번째 제2 비트 라인들(122) 각각의 상기 단부의 상면과 접하되, 상기 제9 측벽(122i)과는 접하지 않을 수 있다.
본 변형예에 따르면, 평면적 관점에서, 상기 제1 비트 라인들(120) 중 짝수 번째 제1 비트 라인들(120) 각각의 상기 제8 측벽(120j)은, 상기 제2 비트 라인들(122) 중 짝수 번째 제2 비트 라인들(122) 각각의 상기 제10 측벽(122j)으로부터 상기 제2 방향(D2)으로 이격될 수 있다. 이에 따라, 상기 짝수 번째 제1 비트 라인들(120) 각각은 상기 짝수 번째 제2 비트 라인들(122) 각각과 중첩하지 않는 단부를 가질 수 있다. 상기 짝수 번째 제1 비트 라인들(120) 각각의 상기 단부 상에 상기 제1 비트 라인 콘택(170)이 제공될 수 있다. 일 단면의 관점에서, 상기 제1 비트 라인 콘택(170)은 상기 짝수 번째 제1 비트 라인들(120) 각각의 상기 단부의 상면과 접하되, 상기 제8 측벽(120j)과는 접하지 않을 수 있다. 더하여, 상기 짝수 번째 제2 비트 라인들(122) 각각의 단부 상에 상기 제2 비트 라인 콘택(172)이 제공될 수 있다. 상기 제2 비트 라인 콘택(172)은 상기 짝수 번째 제2 비트 라인들(122) 각각의 상기 제10 측벽(122j)에 인접할 수 있다. 일 단면의 관점에서, 상기 제2 비트 라인 콘택(172)은 상기 짝수 번째 제2 비트 라인들(122) 각각의 상기 단부의 상면과 접하되, 상기 제10 측벽(122j)과는 접하지 않을 수 있다.
본 변형예에 따르면, 도 8에 도시된 바와 같이, 평면적 관점에서, 상기 홀수 번째 제1 비트 라인들(120) 각각에 연결되는 상기 제1 비트 라인 콘택(170)은 상기 메모리 셀 어레이(200)의 상기 제3 측에 제공될 수 있고, 상기 짝수 번째 제1 비트 라인들(120) 각각에 연결되는 상기 제1 비트 라인 콘택(170)은 상기 메모리 셀 어레이(200)의 상기 제4 측에 제공될 수 있다. 즉, 복수 개의 상기 제1 비트 라인 콘택들(170)은 상기 메모리 셀 어레이(200)를 사이에 두고 상기 제1 방향(D1)을 따라 지그재그 형태로 배치될 수 있다. 마찬가지로, 평면적 관점에서, 상기 홀수 번째 제2 비트 라인들(122) 각각에 연결되는 상기 제2 비트 라인 콘택(172)은 상기 메모리 셀 어레이(200)의 상기 제3 측에 제공될 수 있고, 상기 짝수 번째 제2 비트 라인들(122) 각각에 연결되는 상기 제2 비트 라인 콘택(172)은 상기 메모리 셀 어레이(200)의 상기 제4 측에 제공될 수 있다. 즉, 복수 개의 상기 제2 비트 라인 콘택들(172)은 상기 메모리 셀 어레이(200)를 사이에 두고 상기 제1 방향(D1)을 따라 지그재그 형태로 배치될 수 있다.
본 변형예에 따르면, 상기 제1 비트 라인들(120) 각각은 상기 제1 비트 라인 콘택(170) 및 이에 연결된 상부 배선(140)을 통하여 제2 주변회로들(203a, 203b)에 연결될 수 있다. 상기 제2 주변회로들(203a, 203b)은 일 예로, 도 4를 참조하여 설명한 바와 같이, 상기 메모리 셀 어레이(200)의 아래에 제공되어 상기 기판(100) 상에서 상기 메모리 셀 어레이(200)와 수직으로 적층될 수 있다. 다른 예로, 상기 제2 주변회로들(203a, 203b)은, 도 5를 참조하여 설명한 바와 같이, 상기 기판(100) 상에서 상기 메모리 셀 어레이(200)와 수평적으로 이격되어 제공될 수 있다. 이 경우, 상기 제2 주변회로들(203a, 203b)은, 평면적 관점에서, 상기 메모리 셀 어레이(200)를 사이에 두고 상기 제2 방향(D2)으로 서로 이격되어 제공될 수 있다. 이 경우, 상기 홀수 번째 제1 비트 라인들(120) 각각은 상기 제1 비트 라인 콘택(170) 및 이에 연결된 상부 배선(140)을 통하여, 상기 제2 주변회로들(203a, 203b) 중 상기 메모리 셀 어레이(200)의 상기 제3 측에 인접하는 제2 주변회로(203a)에 연결될 수 있고, 상기 짝수 번째 제1 비트 라인들(120) 각각은 상기 제1 워드 라인 콘택(160) 및 이에 연결된 상부 배선(140)을 통하여, 상기 제1 주변회로들(201a, 201b) 중 상기 메모리 셀 어레이(200)의 상기 제4 측에 인접하는 제1 주변회로(201b)에 연결될 수 있다.
마찬가지로, 상기 제2 비트 라인들(122) 각각은 상기 제2 비트 라인 콘택(172) 및 이에 연결된 상부 배선(140)을 통하여 제2 주변회로들(203a, 203b)에 연결될 수 있다. 상기 제2 주변회로들(203a, 203b)이, 도 5를 참조하여 설명한 바와 같이, 상기 기판(100) 상에서 상기 메모리 셀 어레이(200)와 수평적으로 이격되어 제공되는 경우, 상기 홀수 번째 제2 비트 라인들(122) 각각은 상기 제2 비트 라인 콘택(172) 및 이에 연결된 상부 배선(140)을 통하여, 상기 제2 주변회로들(203a, 203b) 중 상기 메모리 셀 어레이(200)의 상기 제3 측에 인접하는 제2 주변회로(203a)에 연결될 수 있고, 상기 짝수 번째 제2 비트 라인들(122) 각각은 상기 제2 비트 라인 콘택(172) 및 이에 연결된 상부 배선(140)을 통하여, 상기 제2 주변회로들(203a, 203b) 중 상기 메모리 셀 어레이(200)의 상기 제4 측에 인접하는 제2 주변회로(203b)에 연결될 수 있다.
도 11은 본 발명의 일 실시예의 다른 변형예에 따른 가변 저항 메모리 소자를 나타내는 평면도이다. 도 12는 도 11의 Ⅰ-Ⅰ'에 따른 단면도이고, 도 13은 도 11의 Ⅱ-Ⅱ'에 따른 단면도이다. 도 1 내지 도 3을 참조하여 설면한, 본 발명의 일 실시예와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 도 1 내지 도 3과 상이한 점에 대해 설명하고, 동일한 점에 대해서는 개설하거나 생략한다.
도 11 내지 도 13을 참조하면, 기판(100) 상에 제1 워드 라인들(110) 각각과 상부 배선들(140) 중 대응하는 상부 배선(140)을 연결하는 제1 워드 라인 콘택(160), 제2 워드 라인들(112) 각각과 상기 상부 배선들(140) 중 대응하는 상부 배선(140)을 연결하는 제2 워드 라인 콘택(162), 및 제3 워드 라인들(114) 각각과 상기 상부 배선들(140) 중 대응하는 상부 배선(140)을 연결하는 제3 워드 라인 콘택(164)이 제공될 수 있다.
상기 제1 워드 라인 콘택(160)은 제1, 제2, 제3, 제4, 및 제5 층간 절연막들(130, 132, 134, 136, 138)을 관통하여 상기 제1 워드 라인들(110) 각각과 이에 대응하는 상부 배선(140)을 직접 연결할 수 있다. 상기 제2 워드 라인 콘택(162)은 상기 제3 내지 제5 층간 절연막들(134, 136, 138)을 관통하여 상기 제2 워드 라인들(112) 각각과 이에 대응하는 상부 배선(140)을 직접 연결할 수 있다. 상기 제3 워드 라인 콘택(164)은 상기 제5 층간 절연막(138)을 관통하여 상기 제3 워드 라인들(114) 각각과 이에 대응하는 상부 배선(140)을 직접 연결할 수 있다. 상기 제1 내지 제3 워드 라인들 콘택들(160, 162, 164) 각각은 상기 제3 방향(D3)으로 연장되는 일체일 수 있다.
상기 제1 내지 제3 워드 라인 콘택들(160, 162, 164)의 상면들은 상기 기판(100)으로부터 실질적으로 동일한 레벨에 위치할 수 있다. 상기 제1 내지 제3 워드 라인 콘택들(160, 162, 164)의 하면들은 상기 기판(100)으로부터 서로 다른 레벨에 위치할 수 있다. 즉, 상기 제1 워드 라인콘택(160)의 상기 하면의 높이는 상기 제2 워드 라인 콘택(162)의 상기 하면의 높이보다 낮을 수 있고, 상기 제2 워드 라인 콘택(162)의 상기 하면의 높이는 상기 제3 워드 라인 콘택(164)의 상기 하면의 높이보다 낮을 수 있다.
상기 제1 워드 라인들(110) 각각은 상기 제1 방향(D1)으로 서로 대향하는 제1 측벽(110i) 및 제2 측벽(110j)을 가질 수 있다. 상기 제2 워드 라인들(112) 각각은 상기 제1 방향(D1)으로 서로 대향하는 제3 측벽(112i) 및 제4 측벽(112j)을 가질 수 있다. 상기 제3 워드 라인들(114) 각각은 상기 제1 방향(D1)으로 서로 대향하는 제5 측벽(114i) 및 제6 측벽(114j)을 가질 수 있다. 상기 제1 측벽(110i), 상기 제3 측벽(112i), 및 상기 제5 측벽(114i)은 상기 메모리 셀들(MC1, MC2, MC3, MC4)로 이루어진 메모리 셀 어레이(200)의 제1 측에 제공될 수 있고, 상기 제2 측벽(110j), 상기 제4 측벽(112j), 및 상기 제6 측벽(114j)은 상기 메모리 셀 어레이(200)의 제2 측에 제공될 수 있다. 상기 메모리 셀 어레이(200)의 상기 제1 측 및 상기 제2 측은 상기 제1 방향(D1)으로 서로 대향할 수 있다.
본 변형예에 따르면, 평면적 관점에서, 상기 제1 워드 라인들(110) 각각의 상기 제1 측벽(110i)은 상기 제2 워드 라인들(112) 각각의 상기 제3 측벽(112i)으로부터 상기 제1 방향(D1)으로 이격될 수 있다. 이에 따라, 상기 제1 워드 라인들(110) 각각은 상기 제2 워드 라인들(112) 각각과 중첩하지 않는 단부를 가질 수 있다. 상기 제1 워드 라인들(110) 각각의 상기 단부 상에 상기 제1 워드 라인 콘택(160)이 제공될 수 있다. 일 단면의 관점에서, 상기 제1 워드 라인 콘택(160)은 상기 제1 워드 라인들(110) 각각의 상기 단부의 상면과 접하되, 상기 제1 측벽(110i)과는 접하지 않을 수 있다. 평면적 관점에서, 상기 제2 워드 라인들(112) 각각의 상기 제4 측벽(112j)은 상기 제3 워드 라인들(114) 각각의 상기 제6 측벽(114j)으로부터 상기 제1 방향(D1)으로 이격될 수 있다. 이에 따라, 상기 제2 워드 라인들(112) 각각은 상기 제3 워드 라인들(114) 각각과 중첩하지 않는 단부를 가질 수 있다. 상기 제2 워드 라인들(112) 각각의 상기 단부 상에 상기 제2 워드 라인 콘택(162)이 제공될 수 있다. 일 단면의 관점에서, 상기 제2 워드 라인 콘택(162)은 상기 제2 워드 라인들(112) 각각의 상기 단부의 상면과 접하되, 상기 제4 측벽(112j)과는 접하지 않을 수 있다. 더하여, 상기 제3 워드 라인들(114) 각각의 단부 상에 상기 제3 워드 라인 콘택(164)이 제공될 수 있다. 상기 제3 워드 라인 콘택(164)은 상기 제3 워드 라인들(114) 각각의 상기 제5 측벽(114i)에 인접할 수 있다. 일 단면의 관점에서, 상기 제3 워드 라인 콘택(164)은 상기 제3 워드 라인들(114) 각각의 상기 단부의 상면과 접하되, 상기 제5 측벽(114i)과는 접하지 않을 수 있다.
본 변형예에 따르면, 도 11에 도시된 바와 같이, 상기 제1 및 제3 워드 라인 콘택들(160, 164)은 상기 메모리 셀 어레이(200)의 상기 제1 측에 제공될 수 있고, 상기 제2 워드 라인 콘택(162)은 상기 메모리 셀 어레이(200)의 상기 제2 측에 제공될 수 있다.
본 변형예에 따르면, 상기 제1 내지 제3 워드 라인들(110, 112, 114)에 연결되는 제1 주변회들(201a, 201b)이 제공될 수 있다. 상기 제1 워드 라인들(110) 각각은 상기 제1 워드 라인 콘택(160) 및 이에 연결된 상부 배선(140)을 통하여 제1 주변회로들(201a, 201b)에 연결될 수 있고, 상기 제2 워드 라인들(112) 각각은 상기 제2 워드 라인 콘택(162) 및 이에 연결된 상부 배선(140)을 통하여 제1 주변회로들(201a, 201b)에 연결될 수 있다. 상기 제3 워드 라인들(114) 각각은 상기 제3 워드 라인 콘택(164) 및 이에 연결된 상부 배선(140)을 통하여 제1 주변회로들(201a, 201b)에 연결될 수 있다.
상기 제1 주변회로들(201a, 201b)은 일 예로, 도 4를 참조하여 설명한 바와 같이, 상기 메모리 셀 어레이(200)의 아래에 제공되어 상기 기판(100) 상에서 상기 메모리 셀 어레이(200)와 수직으로 적층될 수 있다. 다른 예로, 상기 제1 주변회로들(201a, 201b)은, 도 5를 참조하여 설명한 바와 같이, 상기 기판(100) 상에서 상기 메모리 셀 어레이(200)와 수평적으로 이격되어 제공될 수 있다. 이 경우, 상기 제1 주변회로들(201a, 201b)은, 평면적 관점에서, 상기 메모리 셀 어레이(200)를 사이에 두고 상기 제1 방향(D1)으로 서로 이격되어 제공될 수 있다. 이 경우, 상기 제1 워드 라인들(110) 각각은 상기 제1 워드 라인 콘택(160) 및 이에 연결된 상부 배선(140)을 통하여, 상기 제1 주변회로들(201a, 201b) 중 상기 메모리 셀 어레이(200)의 상기 제1 측에 인접하는 제1 주변회로(201a)에 연결될 수 있고, 상기 제2 워드 라인들(112) 각각은 상기 제2 워드 라인 콘택(162) 및 이에 연결된 상부 배선(140)을 통하여, 상기 제1 주변회로들(201a, 201b) 중 상기 메모리 셀 어레이(200)의 상기 제2 측에 인접하는 제1 주변회로(201b)에 연결될 수 있다. 상기 제3 워드 라인들(114) 각각은 상기 제3 워드 라인 콘택(164) 및 이에 연결된 상부 배선(140)을 통하여, 상기 제1 주변회로들(201a, 201b) 중 상기 메모리 셀 어레이(200)의 상기 제1 측에 인접하는 제1 주변회로(201a)에 연결될 수 있다.
상기 기판(100) 상에 상기 제1 비트 라인들(120) 각각과 상기 상부 배선들(140) 중 대응하는 상부 배선(140)을 연결하는 제1 비트 라인 콘택(170), 및 상기 제2 비트 라인들(122) 각각과 상기 상부 배선들(140) 중 대응하는 상부 배선(140)을 연결하는 제2 비트 라인 콘택(172)이 제공될 수 있다.
상기 제1 비트 라인 콘택(170)은 상기 제2 내지 제5 층간 절연막들(132, 134, 136, 138)을 관통하여 상기 제1 비트 라인들(120) 각각과 이에 대응하는 상부 배선(140)을 직접 연결할 수 있다. 상기 제2 비트 라인 콘택(172)은 상기 제4 및 제5 층간 절연막들(136, 138)을 관통하여 상기 제2 비트 라인들(122) 각각과 이에 대응하는 상부 배선(140)을 직접 연결할 수 있다. 상기 제1 및 제2 비트 라인 콘택들(170, 172) 각각은 상기 제3 방향(D3)으로 연장되는 일체일 수 있다.
상기 제1 및 제2 비트 라인 콘택들(170, 172)의 상기 상면들은 상기 기판(100)으로부터 실질적으로 동일한 레벨에 위치할 수 있다. 상기 제1 및 제2 비트 라인 콘택들(170, 172)의 상기 하면들은 상기 기판(100)으로부터 서로 다른 레벨에 위치할 수 있다. 즉, 상기 제1 비트 라인콘택(170)의 상기 하면의 높이는 상기 제2 비트 라인 콘택(172)의 상기 하면의 높이보다 낮을 수 있다.
상기 제1 비트 라인들(120) 각각은 상기 제2 방향(D2)으로 서로 대향하는 제7 측벽(120i) 및 제8 측벽(120j)을 가질 수 있다. 상기 제2 비트 라인들(122) 각각은 상기 제2 방향(D2)으로 서로 대향하는 제9 측벽(122i) 및 제10 측벽(122j)을 가질 수 있다. 상기 제7 측벽(120i) 및 상기 제9 측벽(122i)은 상기 메모리 셀 어레이(200)의 제3 측에 제공될 수 있고, 상기 제8 측벽(120j) 및 상기 제10 측벽(122j)은 상기 메모리 셀 어레이(200)의 제4 측에 제공될 수 있다. 상기 메모리 셀 어레이(200)의 상기 제3 측 및 상기 제4 측은 상기 제2 방향(D2)으로 서로 대향할 수 있다.
본 변형예에 따르면, 평면적 관점에서, 상기 제1 비트 라인들(120) 각각의 상기 제7 측벽(120i)은 상기 제2 비트 라인들(122) 각각의 상기 제9 측벽(122i)으로부터 상기 제2 방향(D2)으로 이격될 수 있다. 이에 따라, 상기 제1 비트 라인들(120) 각각은 상기 제2 비트 라인들(122) 각각과 중첩하지 않는 단부를 가질 수 있다. 상기 제1 비트 라인들(120) 각각의 상기 단부 상에 상기 제1 비트 라인 콘택(170)이 제공될 수 있다. 일 단면의 관점에서, 상기 제1 비트 라인 콘택(170)은 상기 제1 비트 라인들(120) 각각의 상기 단부의 상면과 접하되, 상기 제7 측벽(120i)과는 접하지 않을 수 있다. 더하여, 상기 제2 비트 라인들(122) 각각의 단부 상에 상기 제2 비트 라인 콘택(172)이 제공될 수 있다. 상기 제2 비트 라인 콘택(172)은 상기 제2 비트 라인들(122) 각각의 상기 제10 측벽(122j)에 인접할 수 있다. 일 단면의 관점에서, 상기 제2 비트 라인 콘택(172)은 상기 제2 비트 라인들(122) 각각의 상기 단부의 상면과 접하되, 상기 제10 측벽(122j)과는 접하지 않을 수 있다.
본 변형예에 따르면, 도 11에 도시된 바와 같이, 상기 제1 비트 라인 콘택들(170)은 상기 메모리 셀 어레이(200)의 상기 제3 측에 제공될 수 있고, 상기 제2 비트 라인 콘택들(172)은 상기 메모리 셀 어레이(200)의 상기 제4 측에 제공될 수 있다.
본 변형예에 따르면, 상기 제1 및 제2 비트 라인들(120, 122)에 연결되는 제2 주변회들(203a, 203b)이 제공될 수 있다. 상기 제1 비트 라인들(120) 각각은 상기 제1 비트 라인 콘택(170) 및 이에 연결된 상부 배선(140)을 통하여 상기 제2 주변회로들(203a, 203b)에 연결될 수 있고, 상기 제2 비트 라인들(122) 각각은 상기 제2 비트 라인 콘택(172) 및 이에 연결된 상부 배선(140)을 통하여 상기 제2 주변회로들(203a, 203b)에 연결될 수 있다.
상기 제2 주변회로들(203a, 203b)은 일 예로, 도 4를 참조하여 설명한 바와 같이, 상기 메모리 셀 어레이(200)의 아래에 제공되어 상기 기판(100) 상에서 상기 메모리 셀 어레이(200)와 수직으로 적층될 수 있다. 다른 예로, 상기 제2 주변회로들(203a, 203b)은, 도 5를 참조하여 설명한 바와 같이, 상기 기판(100) 상에서 상기 메모리 셀 어레이(200)와 수평적으로 이격되어 제공될 수 있다. 이 경우, 상기 제2 주변회로들(203a, 203b)은, 평면적 관점에서, 상기 메모리 셀 어레이(200)를 사이에 두고 상기 제2 방향(D2)으로 서로 이격되어 제공될 수 있다. 이 경우, 상기 제1 비트 라인들(120) 각각은 상기 제1 비트 라인 콘택(170) 및 이에 연결된 상부 배선(140)을 통하여, 상기 제2 주변회로들(203a, 203b) 중 상기 메모리 셀 어레이(200)의 상기 제3 측에 인접하는 제2 주변회로(203a)에 연결될 수 있고, 상기 제2 비트 라인들(122) 각각은 상기 제2 비트 라인 콘택(172) 및 이에 연결된 상부 배선(140)을 통하여, 상기 제2 주변회로들(203a, 203b) 중 상기 메모리 셀 어레이(200)의 상기 제4 측에 인접하는 제2 주변회로(203b)에 연결될 수 있다.
본 발명의 개념에 따르면, 기판 상에 수직으로 적층된 제1 워드 라인, 제2 워드 라인, 및 제3 워드 라인은 각각 제1 워드 라인 콘택, 제2 워드 라인 콘택, 및 제3 워드 라인 콘택을 통하여 상부 배선들 중 대응하는 상부 배선들에 직접 연결될 수 있다. 상기 제1 내지 제3 워드 라인 콘택들 각각은 상기 기판의 상면에 수직한 방향으로 연장되는 일체일 수 있다. 더하여, 상기 기판 상에 수직으로 적층된 제1 비트 라인 및 제2 비트 라인은 각각 제1 비트 라인 콘택 및 제2 비트 라인 콘택을 통하여 상기 상부 배선들 중 대응하는 상부 배선들에 직접 연결될 수 있다. 상기 제1 및 제2 비트 라인 콘택들 각각은 상기 기판의 상기 상면에 수직한 방향으로 연장되는 일체일 수 있다. 상기 제1 내지 제3 워드 라인 콘택들, 및 상기 제1 및 제2 비트 라인 콘택들이 각각 상기 제1 내지 제3 워드 라인들, 및 상기 제1 및 제2 비트 라인들과 상기 상부 배선들 중 대응하는 상부 배선들을 직접 연결하도록 형성됨에 따라, 상기 제1 내지 제3 워드 라인들, 및 상기 제1 및 제2 비트 라인들 각각이 복수 개의 도전 라인들 및 복수 개의 콘택들을 통하여 대응하는 상부 배선에 연결되는 경우에 비하여, 가변 저항 메모리 소자의 제조 비용이 감소할 수 있다. 더하여, 상기 제1 내지 제3 워드 라인 콘택들, 및 상기 제1 및 제2 비트 라인 콘택들은 동시에 형성될 수 있고, 이에 따라, 가변 저항 메모리 소자의 제조가 용이할 수 있다.
도 14는 본 발명의 실시예들에 따른 반도체 메모리 소자를 구비한 메모리 카드를 도시한 블록도이다. 도 15는 본 발명의 실시예들에 따른 반도체 메모리 소자를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 14를 참조하면, 메모리 카드(1200)는 호스트(1230)와 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트(1230)의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱한다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 메모리(1210)는 본 발명의 실시예들에 따른 반도체 메모리 소자들 중 적어도 어느 하나를 포함할 수 있다.
도 15를 참조하면, 정보 처리 시스템(1300)은 본 발명의 실시예들에 따른 반도체 메모리 소자들 중 적어도 어느 하나를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(1300)은 시스템 버스(1360)에 전기적으로 연결된 메모리 시스템(1310), 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함할 수 있고, 도 14의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다. 이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 102: 절연층
110, 112, 114: 워드 라인들 120, 122: 비트 라인들
MC1, MC2, MC3. MC4: 메모리 셀들 200: 메모리 셀 어레이
150a, 150b, 150c, 150d: 선택소자들
152a, 152b, 152c, 152d: 데이터 저장층들
154a, 154b, 154c, 154d: 하부 전극들
156a, 156b, 156c, 156d: 상부 전극들
160, 162, 164: 워드 라인 콘택들
170, 172: 비트 라인 콘택들
140: 상부 배선들 201, 203: 주변회로들

Claims (20)

  1. 기판 상에 제공되는 상부 배선들;
    상기 기판과 상기 상부 배선들 사이에 제공되고, 상기 기판의 상면에 수직한 방향으로 서로 이격되어 배치되는 제1 워드 라인 및 제2 워드 라인;
    상기 제1 워드 라인 및 상기 제2 워드 라인 사이에 배치되고, 상기 제1 워드 라인 및 상기 제2 워드 라인에 교차하는 제1 비트 라인;
    상기 제1 워드 라인 및 상기 제1 비트 라인의 교차점, 및 상기 제2 워드 라인 및 상기 제1 비트 라인의 교차점에 제공되는 메모리 셀들;
    상기 제1 워드 라인과 상기 상부 배선들 중 제1 상부 배선을 직접 연결하는 제1 단일체인 제1 워드 라인 콘택, 상기 제1 단일체는 상기 제1 워드 라인 및 상기 제1 상부 배선에 직접 접하고, 상기 제1 단일체의 최하부면은 상기 제1 워드 라인의 바닥면보다 상기 기판으로부터 높은 높이에 위치하는 것; 및
    상기 제2 워드 라인과 상기 상부 배선들 중 제2 상부 배선을 직접 연결하는 제2 단일체인 제2 워드 라인 콘택, 상기 제2 단일체는 상기 제2 워드 라인 및 상기 제2 상부 배선에 직접 접하고, 상기 제2 단일체의 최하부면은 상기 제2 워드 라인의 바닥면보다 상기 기판으로부터 높은 높이에 위치하는 것을 포함하되,
    상기 제1 워드 라인은 상기 제1 워드 라인 콘택 및 이에 연결된 상기 제1 상부 배선을 통하여 제1 주변회로에 연결되고,
    상기 제2 워드 라인은 상기 제2 워드 라인 콘택 및 이에 연결된 상기 제2 상부 배선을 통하여 상기 제1 주변회로에 연결되는 가변 저항 메모리 소자.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 제1 단일체 및 상기 제2 단일체의 최상부면들은 상기 기판으로부터 동일한 레벨에 위치하는 가변 저항 메모리 소자.
  4. 청구항 3에 있어서,
    상기 제1 워드 라인 콘택 및 상기 제2 워드 라인 콘택은 동일한 물질을 포함하는 가변 저항 메모리 소자.
  5. 청구항 3에 있어서,
    상기 상부 배선들의 하면들은 상기 제1 단일체 및 상기 제2 단일체의 상기 최상부면들과 상기 기판으로부터 동일한 레벨에 위치하는 가변 저항 메모리 소자.
  6. 청구항 5에 있어서,
    상기 상부 배선들, 상기 제1 워드 라인 콘택, 및 상기 제2 워드 라인 콘택은 동일한 물질을 포함하는 가변 저항 메모리 소자.
  7. 청구항 1에 있어서,
    상기 제1 워드 라인은 상기 제2 워드 라인보다 상기 기판으로부터 낮은 레벨에 배치되고,
    상기 제1 워드 라인 콘택은 상기 제1 워드 라인의 단부에 접하고,
    평면적 관점에서, 상기 제1 워드 라인의 상기 단부는 상기 제2 워드 라인과 중첩하지 않는 가변 저항 메모리 소자.
  8. 청구항 7에 있어서,
    상기 제1 워드 라인 및 상기 제2 워드 라인은 상기 기판의 상기 상면에 평행한 제1 방향으로 서로 평행하게 연장되고,
    평면적 관점에서 상기 제2 워드 라인은 상기 제1 워드 라인의 일부와 중첩하는 가변 저항 메모리 소자.
  9. 청구항 8에 있어서,
    상기 제2 워드 라인 콘택은 상기 제2 워드 라인의 단부에 접하고,
    평면적 관점에서, 상기 제1 워드 라인 콘택 및 상기 제2 워드 라인 콘택은 상기 메모리 셀들로 이루어진 메모리 셀 어레이의 일 측에 배치되는 가변 저항 메모리 소자.
  10. 청구항 8에 있어서,
    상기 제2 워드 라인 콘택은 상기 제2 워드 라인의 단부에 접하고,
    평면적 관점에서, 상기 제1 워드 라인 콘택 및 상기 제2 워드 라인 콘택은 상기 메모리 셀들로 이루어진 메모리 셀 어레이를 사이에 두고 상기 제1 방향으로 서로 이격되어 배치되는 가변 저항 메모리 소자.
  11. 청구항 1에 있어서,
    상기 기판과 상기 상부 배선들 사이에 제공되고, 상기 제2 워드 라인을 사이에 두고 상기 제1 비트 라인으로부터 상기 기판의 상기 상면에 수직한 상기 방향으로 이격된 제2 비트 라인;
    상기 제1 비트 라인과 상기 상부 배선들 중 제3 상부 배선을 직접 연결하는 제3 단일체인 제1 비트 라인 콘택, 상기 제3 단일체는 상기 제1 비트 라인 및 상기 제3 상부 배선과 직접 접하고, 상기 제3 단일체의 최하부면은 상기 제1 비트 라인의 바닥면보다 상기 기판으로부터 높은 높이에 위치하는 것; 및
    상기 제2 비트 라인과 상기 상부 배선들 중 제4 상부 배선을 직접 연결하는 제4 단일체인 제2 비트 라인 콘택, 상기 제4 단일체는 상기 제2 비트 라인 및 상기 제4 상부 배선과 직접 접하고, 상기 제2 단일체의 최하부면은 상기 제2 비트 라인의 바닥면보다 상기 기판으로부터 높은 높이에 위치하는 것을 더 포함하되,
    상기 메모리 셀들은 상기 제2 워드 라인과 상기 제2 비트 라인의 교차점에도 제공되고,
    상기 제1 비트 라인은 상기 제1 비트 라인 콘택 및 이에 연결된 상기 제3 상부 배선을 통하여 제2 주변회로에 연결되고,
    상기 제2 비트 라인은 상기 제2 비트 라인 콘택 및 이에 연결된 상기 제4 상부 배선을 통하여 상기 제2 주변회로에 연결되고,
    상기 제1 및 제2 워드 라인들 또는 상기 제1 및 제2 비트 라인들은 서로 다른 길이를 가지되, 상기 기판의 상기 상면에 수직한 방향을 따라 상기 기판의 상기 상면으로부터 멀어질수록 감소하는 길이를 가지도록 적층되는 가변 저항 메모리 소자.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3523825A4 (en) * 2016-10-10 2020-09-09 Monolithic 3D Inc. THREE-DIMENSIONAL SEMICONDUCTOR DEVICE AND STRUCTURE
JP2018200967A (ja) * 2017-05-29 2018-12-20 ソニーセミコンダクタソリューションズ株式会社 半導体装置
KR102471157B1 (ko) * 2017-11-09 2022-11-25 삼성전자주식회사 메모리 소자
US10840436B2 (en) * 2017-12-29 2020-11-17 Spin Memory, Inc. Perpendicular magnetic anisotropy interface tunnel junction devices and methods of manufacture
US10354956B1 (en) * 2018-01-05 2019-07-16 Sandisk Technologies Llc Three-dimensional memory device containing hydrogen diffusion barrier structures for CMOS under array architecture and method of making the same
EP3738149A1 (en) * 2018-01-12 2020-11-18 Everspin Technologies, Inc. Magnetoresistive stacks and methods therefor
CN111247636B (zh) * 2018-03-22 2024-04-19 闪迪技术有限公司 包含具有贯穿衬底通孔结构的键合芯片组件的三维存储器件及其制造方法
US10840249B2 (en) * 2018-08-23 2020-11-17 Micron Technology, Inc. Integrated circuitry constructions
CN109166859B (zh) * 2018-09-04 2024-05-28 长江存储科技有限责任公司 三维存储器中的互连结构
KR102649489B1 (ko) * 2019-01-11 2024-03-21 삼성전자주식회사 가변 저항 메모리 소자
JP6829733B2 (ja) * 2019-01-16 2021-02-10 ウィンボンド エレクトロニクス コーポレーション 抵抗変化型ランダムアクセスメモリ
KR20200091737A (ko) 2019-01-23 2020-07-31 삼성전자주식회사 가변 저항 메모리 소자
US11211429B2 (en) * 2019-02-26 2021-12-28 International Business Machines Corporation Vertical intercalation device for neuromorphic computing
KR20210039522A (ko) 2019-10-01 2021-04-12 삼성전자주식회사 메모리 장치
US12016186B2 (en) 2020-06-15 2024-06-18 Samsung Electronics Co., Ltd. Semiconductor memory device
US11444125B2 (en) * 2020-06-17 2022-09-13 Globalfoundries Singapore Pte. Ltd. Memory devices and methods of forming memory devices
US11805636B2 (en) 2020-06-18 2023-10-31 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device
US11404113B2 (en) * 2020-06-18 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device including a word line with portions with different sizes in different metal layers

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090141532A1 (en) * 2007-11-28 2009-06-04 Kabushiki Kaisha Toshiba Semiconductor memory device
US20110198554A1 (en) * 2010-02-16 2011-08-18 Kabushiki Kaisha Toshiba Non-volatile memory device
US20130069029A1 (en) * 2011-09-16 2013-03-21 Kabushiki Kaisha Toshiba Non-volatile memory device and manufacturing method of the same
US20130285255A1 (en) * 2010-03-23 2013-10-31 Kabushiki Kaisha Toshiba Nonvolatile memory device and manufacturing method thereof

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7042035B2 (en) 2002-08-02 2006-05-09 Unity Semiconductor Corporation Memory array with high temperature wiring
KR100730254B1 (ko) * 2005-09-16 2007-06-20 가부시끼가이샤 도시바 프로그램가능 저항 메모리 장치
JP5175526B2 (ja) 2007-11-22 2013-04-03 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2009283514A (ja) 2008-05-19 2009-12-03 Toshiba Corp 不揮発性記憶装置及びその製造方法
JP4945609B2 (ja) 2009-09-02 2012-06-06 株式会社東芝 半導体集積回路装置
KR20110128047A (ko) * 2010-05-20 2011-11-28 삼성전자주식회사 3차원 적층 구조를 갖는 반도체 장치 및 데이터 디스큐잉 방법
US8890233B2 (en) 2010-07-06 2014-11-18 Macronix International Co., Ltd. 3D memory array with improved SSL and BL contact layout
JP2012195478A (ja) 2011-03-17 2012-10-11 Toshiba Corp 半導体記憶装置
JP2012248620A (ja) 2011-05-26 2012-12-13 Toshiba Corp 半導体記憶装置の製造方法
JP2013062380A (ja) 2011-09-13 2013-04-04 Toshiba Corp 半導体記憶装置の製造方法
JP5606479B2 (ja) 2012-03-22 2014-10-15 株式会社東芝 半導体記憶装置
KR101965614B1 (ko) 2012-09-26 2019-04-04 삼성전자주식회사 반도체 메모리 장치
US20140355326A1 (en) * 2013-05-31 2014-12-04 Kabushiki Kaisha Toshiba Non-volatile memory device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090141532A1 (en) * 2007-11-28 2009-06-04 Kabushiki Kaisha Toshiba Semiconductor memory device
US20110198554A1 (en) * 2010-02-16 2011-08-18 Kabushiki Kaisha Toshiba Non-volatile memory device
US20130285255A1 (en) * 2010-03-23 2013-10-31 Kabushiki Kaisha Toshiba Nonvolatile memory device and manufacturing method thereof
US20130069029A1 (en) * 2011-09-16 2013-03-21 Kabushiki Kaisha Toshiba Non-volatile memory device and manufacturing method of the same

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