TWI584507B - 三維可變電阻記憶裝置及其製造方法 - Google Patents

三維可變電阻記憶裝置及其製造方法 Download PDF

Info

Publication number
TWI584507B
TWI584507B TW102141009A TW102141009A TWI584507B TW I584507 B TWI584507 B TW I584507B TW 102141009 A TW102141009 A TW 102141009A TW 102141009 A TW102141009 A TW 102141009A TW I584507 B TWI584507 B TW I584507B
Authority
TW
Taiwan
Prior art keywords
layer
variable resistance
cell
gate electrodes
memory device
Prior art date
Application number
TW102141009A
Other languages
English (en)
Other versions
TW201442311A (zh
Inventor
朴南均
Original Assignee
愛思開海力士有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 愛思開海力士有限公司 filed Critical 愛思開海力士有限公司
Publication of TW201442311A publication Critical patent/TW201442311A/zh
Application granted granted Critical
Publication of TWI584507B publication Critical patent/TWI584507B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0014—RRAM elements whose operation depends upon chemical change comprising cells based on organic memory material
    • G11C13/0016—RRAM elements whose operation depends upon chemical change comprising cells based on organic memory material comprising polymers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/74—Array wherein each memory cell has more than one access device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/75—Array having a NAND structure comprising, for example, memory cells in series or memory elements in series, a memory element being a memory cell in parallel with an access transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H10N70/8265—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices on sidewalls of dielectric structures, e.g. mesa-shaped or cup-shaped devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Description

三維可變電阻記憶裝置及其製造方法
本發明係關於一種可變電阻記憶裝置、一種製造可變電阻記憶裝置的方法，以及一種操作可變電阻記憶裝置的方法。
近來，使用一電阻材料的電阻性記憶裝置已被提議，且該電阻記憶裝置已被提議可包含相位變化隨機存取記憶體(phase-change random access memories,PCRAMs)、電阻隨機存取記憶體(resistance random access memories,ReRAMs)或磁阻性隨機存取記憶體(magentoresistive random access memories,MRAMs)。
該電阻性記憶裝置可包括一開關裝置及一電阻裝置，且可根據該電阻裝置的一狀態來儲存資料「0」或資料「1」。
即使在該電阻性記憶裝置中，該第一優先係為改善整合密度，並且盡可能地將記憶胞整合在一狹窄的區域中。
近來，該可變電阻記憶裝置亦可配置為一三維結構，但是急需以更小臨界尺寸(critical dimension,CD)來穩定堆疊複數記憶胞的方法。
一示例性可變電阻記憶裝置。該可變電阻記憶裝置可包含：一半導體基材；一共源極區域，形成於該半導體層上；一通道層，實質垂直於該 半導體基材之一表面而形成，該通道層被選擇性地連接至該共源極區域；複數胞閘極電極，沿著該通道層之一側而形成；一閘極絕緣層，圍繞該等胞閘極電極的各該胞閘極電極而形成；一胞汲極區域，位於該等胞閘極電極的各該胞閘極電極間；一可變電阻層，沿著該通道層之另一側而形成；以及一位元線，電連接至該通道層與該可變電阻層。
製造一可變電阻記憶裝置的一示例性方法。該方法步驟可包 含：形成一共源極線於一半導體基材上；形成選擇開關於該共源極區域上；越過該等選擇開關，藉由間隔地堆疊複數具有一第一蝕刻選擇性之第一夾層絕緣層以及複數具有與該第一蝕刻選擇性不同的一第二蝕刻選擇性之一第二夾層絕緣層，來形成一絕緣結構於該半導體基材上；形成貫穿孔洞於該絕緣結構以露出該等串選擇開關；藉由移除透過該等貫穿孔洞而露出的複數第一夾層絕緣層的部分來形成空間部分；形成一胞汲極區域於各該空間部分中；在各該貫穿孔洞中，形成沿著定義各該貫穿孔洞之表面一通道層；選擇性地移除該等第二絕緣層來形成複數開口；形成一閘極絕緣層於該等開口的各該開口中；形成一胞閘極電極於該等開口中的各該開口，使得各該胞閘極電極係藉由一閘極絕緣層而被圍繞；形成一可變電阻層於該通道層的一表面；形成一絕緣層於貫穿孔洞；以及形成一位元線，以電連接至該通道層與該可變電阻層。
一示例性可變電阻記憶裝置可包含：複數胞閘極電極，以一第 一方向延伸，其中該等胞閘極電極係以一第二方向堆疊，該第二方向實質垂直於該第一方向；一閘極絕緣層，圍繞該等胞閘極電極的各該胞閘極電極，以及一胞汲極區域，形成於該等胞閘極電極之各該胞閘極電極的兩側；一通道區域，以沿著該等胞閘極電極之堆疊的第二方向延伸；以及一可變電阻層，接觸該通 道層。
操作一示例性可變電阻記憶裝置的一方法，該可變電阻記憶裝 置可包含：具有延伸於一第一方向之複數胞閘極電極的複數胞，其中該等胞閘極電極係堆疊於實質垂直於該第一方向的一第二方向；一閘極絕緣層係圍繞該等胞閘極電極的各該胞電極；一胞汲極區域形成於等胞閘極電極的各該胞電極的兩側上；一通道層沿著該等胞電極之堆疊的第二方向延伸；以及一可變電阻層接觸該通道層，其中該可變電阻記憶裝置係與一選擇開關接觸，該方法步驟包含：經由該選擇開關來選擇該等記憶胞之一記憶胞；透過該選擇記憶胞之一可變電阻，自一位元線傳送一電流來在該選擇記憶胞上執行一操作；以及透過與未選擇的一記憶胞相關之通道層的一部分來傳送一電流。
上述與其他特徵、態樣及示例性實施將說明於以下的「實施方式」中。
10‧‧‧電阻記憶裝置
15‧‧‧列開關陣列
15a‧‧‧列開關陣列
100‧‧‧半導體基材
105‧‧‧共源極區域
110‧‧‧支柱
115‧‧‧第一汲極區域
120‧‧‧第一閘極絕緣層
125‧‧‧閘極
130‧‧‧絕緣層
135‧‧‧歐姆層
140a~140e‧‧‧第一夾層絕緣層
145a~145d‧‧‧第二夾層絕緣層
150‧‧‧貫穿孔洞
155‧‧‧第二汲極區域
160‧‧‧通道層
160a‧‧‧通道層
165‧‧‧第一埋入絕緣層
170‧‧‧第二閘極絕緣層
175‧‧‧閘極電極
178‧‧‧第二埋入絕緣層
180‧‧‧可變電阻層
185‧‧‧第三埋入絕緣層
190‧‧‧位元線
a1‧‧‧選擇訊號
a2‧‧‧選擇訊號
BL‧‧‧位元線
CS‧‧‧共源極線
EC1‧‧‧有效通道長度
EC2‧‧‧有效通道長度
H1‧‧‧第一分離孔洞
H2‧‧‧第二分離孔洞
Ir‧‧‧讀取電流
Iw‧‧‧寫入電流
mc1~mc4‧‧‧記憶胞
SS1‧‧‧列串
SS2‧‧‧列串
SSW1‧‧‧第一串選擇開關
SSW2‧‧‧第二串選擇開關
SW1~SW4‧‧‧開關裝置
R1~R4‧‧‧可變電阻
X‧‧‧區域
Y‧‧‧區域
本說明書之標的之上述及其他態樣、特徵及其他優點，將配合所附圖式而詳細說明如下，進而更清楚地被瞭解，其中：第1圖係為示出一示例性可變電阻記憶裝置的電路圖。
第2圖係為示出一示例性可變電阻記憶裝置的電路圖。
第3圖係為示出一可變電阻記憶裝置之一驅動操作方法的示意圖。
第4圖至第10圖為依序地示出製造一可變電阻記憶裝置之一示例性方法的剖視圖。
第11圖係為示出一可變電阻記憶裝置一示例性開關裝置的放大圖。
第12圖及第13圖係為示出示例性可變電阻記憶裝置的剖視圖。
在下文中，示例性實施將參考所附圖式而被更詳細說明。
此處所述之示例性實施參照示例性實施之示意圖(以及中間結構)的剖面圖。因此，顯示該形狀變化之例如製造技術及/或公差的一結果是可預期的。因此，示例性的實施不應被限制為此處所示之區域的特定形狀，而可以是例如因製造而包含偏差的形狀。在圖式中，為求清楚，長度和尺寸可被誇大。在說明書中，元件符號直接對應於本發明之各種圖式與各種實施中相同符號的部分。應輕易了解的是，本發明之「在...之上」及「越過...」的意義應以最廣義的方式解釋。例如「在...之上」不僅是「直接在...之上」，也是在其間具有一(或複數)中間特徵或一(或複數)層的某種東西之上。而「越過...」不僅是「直接在...之頂部」，也是在其間具有一(或複數)中間特徵或一(或複數)層的某種東西之頂部。
參見第1圖，一示例性可變電阻記憶裝置10包含複數記憶胞(mc1,mc2,mc3,mc4)，該等記憶胞(mc1,mc2,mc3,mc4)係被連接成串。
被連接成串之該等記憶胞(mc1,mc2,mc3,mc4)可被連接在一位元線BL與一共源極線CS之間。也就是說，該等記憶胞(mc1,mc2,mc3,mc4)可藉由依序地堆疊該等記憶胞(mc1,mc2,mc3,mc4)在一半導體基材上而被實施(圖未示)。在示例性的實施中，被連接成串之一組堆疊的記憶胞(mc1,mc2,mc3,mc4)可被稱為一列串(SS1及SS2)。複數列串可被連接至一位元線BL。
各該記憶胞(mc1,mc2,mc3,mc4)可包含一開關裝置(SW1,SW2,SW3,SW4)及一可變電阻(R1,R2,R3,R4)。該開關裝置(SW1,SW2,SW3,SW4)及 該可變電阻(R1,R2,R3,R4)可彼此並聯。
一MOS電晶體、一二極體、一雙極性電晶體或一碰撞游離MOS (impact ionization MOS,IMOS)電晶體可被使用當成該等開關裝置(SW1,SW2,SW3,SW4)。該等可變電阻(R1,R2,R3,R4)可包含各種材料，例如若該可變電阻為一電阻隨機存取記憶體則為一Pr1-xCaxMnO3(PCMO)層；若該可變電阻為一相位變化隨機存取記憶體則為一硫族化合物層；若該可變電組阻為一磁阻性隨機存取記憶體則為一磁性層；若該可變電組阻為一自旋轉移力矩磁阻性隨機存取記憶體(spin-transfer torque magnetoresistive RAM,STTMRAM)則為一磁化反轉裝置層；或若該可變電阻為一聚合物隨機存取記憶體(polymer RAM,PoRAM)則為一聚合物層。
一列開關陣列15可被連接在該等列串(SS1及SS2)與該共源極線 CS之間。該列開關陣列15可包含複數串選擇開關(SSW1及SSW2)。各該串選擇開關(SSW1及SSW2)可被連接至一相對應之列串(SS1或SS2)。各該串選擇開關(SSW1或SSW2)選擇性地連接一相對應之列串(SS1或SS2)至該共源極線CS，以響應一相對應之選擇訊號(a1或a2)。
第2圖示出該列開關陣列15、該等列串(SS1及SS2)及該位元線 BL之一替代佈局。
在下文中，驅動該示例性可變電阻記憶裝置將被說明。舉例來 說，自一第一列串SS1之一第三記憶胞mc3讀取資料及將資料寫入至該第一列串SS1之第三記憶胞mc3的一過程將被說明。
參見第3圖，一高電壓係施加至一第一串選擇開關SSW1的一 閘極來選擇該第一列串SS1。
為了將資料寫入至該第三記憶胞mc3，該第三記憶胞mc3之開 關裝置SW3係被關閉，且該第一記憶胞mc1之第一開關裝置SW1、該第二記憶胞mc2之第二開關裝置SW2及該第四記憶胞mc4之第四開關裝置SW4係被開啟。
因此，在第四記憶胞mc4中的第四開關裝置SW4、在第二記憶 胞mc2中的第二開關裝置SW2及在第一記憶胞mc1中的第一開關裝置SW1係被開啟來形成一電流路徑，該電流路徑係形成於該第四開關裝置SW4、該第二開關裝置SW2及該第一開關裝置SW1中。在該第三記憶胞mc3之第三開關裝置SW3係被關閉，且一電流路徑係形成於一第三可變電阻R3。
因此，自該位元線BL提供之一寫入電流Iw，透過該第四開關 裝置SW4、第三可變電阻R3、該第二開關裝置SW2及該第一開關裝置SW1，而流動至該共源極線CS。因此，資料可寫入至該第三記憶胞mc3。
該第三記憶胞mc3的一讀取操作，除了一讀取電流Ir(不是一寫 入電流Iw)係自該位元線BL提供外，可實質地以與上述之寫入操作相同的方式來進行。該讀取電流Ir透過一相對應的電流路徑，而遞到連接至一接地點的一共源極線CS。寫入於該可變電阻R3的資料可藉由量測使用讀取電路(圖未示)而遞到該共源極線CS之一電流值而被感測。同時，該讀取電流Ir具有不會影響該可變電阻R3之一結晶狀態的一位準，並可具有比起該寫入電流Iw之一較低的值。
在下文中，製造一示例性可變電阻記憶裝置的一示例性方法將 參照第4圖至第10圖而被說明。
參見第4圖，一共源極區域105係形成於一半導體基材100上。 在第4圖中，一X區域指出該可變電阻記憶裝置平行於稍後形成一位元線之方向的一區域，且一Y區域指出該可變電阻記憶裝垂直於稍後形成該位元線之方向的一區域。例如，該共源極區域105可由一雜質層或一導電層所配置而成。 該共源極區域105的一導電性類型可根據該等串選擇開關(SSW1及SSW2)的一導電性類型而被定義。例如，若該等串選擇開關(SSW1及SSW2)為一MOS電晶體，則該共源極區域105可為一N型雜質區域或摻雜有一N型雜質的多晶矽層。
具有一確定厚度的一導電層可被形成於該共源極區域105，然後 圖形化以形成將會形成該等串選擇開關(SSW1及SSW2)之通道的複數支柱110。該等支柱110可包含半導體層，例如多晶矽層。一第一汲極區域115可使用具有與共源極區域105之雜質相同導電性類型的一雜質，而形成於各該支柱110的一上部分。
一第一閘極絕緣層120可被形成在該半導體基材100上形成的支柱110之上。一閘極125可被形成以圍繞各該支柱110。該第一閘極絕緣層120可藉由氧化包含該等支柱110之半導體基材100，或者藉由堆疊一氧化層在包含該等支柱110之半導體基材100上而被形成。該閘極125可形成對應於該通道構成區域(介於該汲極區域與該共源極區域的一區域)的一高度(或一厚度)。因此，具有垂直結構的串選擇開關(SSW1及SSW2)係被完成。
一絕緣層130可被形成來覆蓋在該半導體基材100上形成的串選擇開關(SSW1及SSW2)上。該絕緣層130可具有足以埋入該等串選擇開關(SSW1及SSW2)的一厚度。該絕緣層130可被平坦化以露出該第一汲極區域115。一歐姆層135可經由一傳統製程被形成於該露出的第一汲極區域115。例 如，該歐姆層135可為一矽化物。
參見第5圖，第一夾層絕緣層(140a,140b,140c,140d,140e)及第 二夾層絕緣層(145a,145b,145c,145d)係間隔地形成於該絕緣層130以形成一絕緣結構。舉例來說，第一夾層絕緣層140e可位於該絕緣結構的最上層。該等第一夾層絕緣層(140a,140b,140c,140d,140e)可具有一蝕刻選擇性，該等第一夾層絕緣層(140a,140b,140c,140d,140e)之蝕刻選擇性不同於該等第二夾層絕緣層(145a,145b,145c,145d)之一蝕刻選擇性。
如第6圖所示，該絕緣結構的一確定部分(certain portion)係被蝕 刻來形成露出該歐姆層135的一貫穿孔洞150。例如，透過該貫穿孔洞150露出之第一夾層絕緣層(140a,140b,140c,140d,140e)之確定部份可藉由一濕蝕刻方法而被移除。因此，已蝕刻之第一夾層絕緣層(140a,140b,140c,140d,140e)係比該第二夾層絕緣層(145a,145b,145c,145d)更狹窄。
該等開關裝置(SW1,SW2,SW3,SW4)之第二汲極區域155係形成 於自該等第一夾層絕緣層(140a,140b,140c,140d,140e)移除的一空間中。因此，該等切換裝置的汲極區域係透過該貫穿孔洞150的一側壁而露出。
例如，該第二汲極區域155可包含一半導體層，例如一矽(Si)層、 一砷化鎵(GaAs)層、一雜質多晶矽層，或者一金屬層，例如鎢(W)、銅(Cu)、氮化鈦(TiN)、氮化鉭(TAN)、氮化鎢(WN)、氮化鉬(MoN)、氮化鈮(NBN)、鈦矽氮化物(TiSiN)、鋁鈦氮化物(TiAlN)、鈦硼氮化物(TiBN)、鋯矽氮化物(ZrSiN)、鎢矽氮化物(WSiN)、鎢硼氮化物(WBN)、鋯鋁氮化物(ZrAlN)、鉬矽氮化物(MoSiN)、鉬鋁氮化物(MoAlN)、鉭氮化矽(TaSiN)、鉭氮化鋁(TaAlN)、鈦(Ti)、鉬(Mo)、鉭(Ta)、矽化鈦(TiSi)、矽化鉭(TaSi)、鎢鈦(TiW)、鈦氮氧化物(TiON)、 鈦氮氧化鋁(TiAlON)、氮氧化鎢(WON)、或氮氧化鉭(TaON)。
參見第7圖，一通道層160係沿著定義該貫穿孔洞150的一表面而形成。該通道層160可包含一導電的半導體層，例如一雜質摻雜的半導體層。該通道層160可具有與該第二汲極區域155之導電性類型相反的一導電性類型。一第一埋入絕緣層165係越過該通道層160而形成於該貫穿孔洞150中。同時，當該第一分離孔洞及該第二分離孔洞形成時，該第一埋入絕緣層165可提供以防止失去該通道層160。
參見第8圖，用於節點分離之一第一分離孔洞H1係形成於貫穿孔洞150之間的空間，以分離相鄰之節點。該第一分離孔洞H1可被形成介於該第一串選擇開關SSW1及該第二串選擇開關SSW2間的絕緣結構中。透過該第一分離孔洞H1而露出的第二夾層絕緣層(145a,145b,145c,145d)係被移除以形成第二分離孔洞H2。由於該等第一夾層絕緣層(140a,140b,140c,140d,140e)具有與該等第二夾層絕緣層(145a,145b,145c,145d)之蝕刻選擇性不同的蝕刻選擇性，所以只有該等第二夾層絕緣層(145a,145b,145c,145d)可被選擇性地移除。因此，該等第一分離孔洞H1係實質地垂直於該半導體基材100的一表面，且該等第二分離孔洞H2係實質地平行於該半導體基材100的表面。
參見第9圖，一第二閘極絕緣層170係形成於定義各該第二分離孔洞H2的一表面上。一閘極電極175係形成於各該第二分離孔洞H2中。例如，該第二閘極絕緣層170可包含氧化矽或氮化矽，或是一金屬氧化物或一金屬氮化物，該金屬氧化物或該金屬氮化物的金屬可為例如鉭(Ta)、鈦(Ti)、鈦酸鋇(BaTi)、鋯化鋇(BaZr)、鋯(Zr)、鉿(Hf)、鑭(La)、鋁(Al)或矽化鋯(ZrSi)的。該閘極電極175可包含一半導體層，例如一矽層、一鍺化矽層、一雜質摻雜的 砷化鎵層，或一金屬包含層，該金屬包含層的金屬可為例如鎢(W)、銅(Cu)、氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、氮化鉬(MoN)、氮化鈮(NbN)、鈦矽氮化物(TiSiN)、鋁鈦氮化物(TiAlN)、鈦硼氮化物(TiBN)、鋯矽氮化物(ZrSiN)、鎢矽氮化物(WSiN)、鎢硼氮化物(WBN)、鋯鋁氮化物(ZrAlN)、鉬矽氮化物(MoSiN)、鉬鋁氮化物(MoAlN)、鉭氮化矽(TaSiN)、鉭氮化鋁(TaAlN)、鈦(Ti)、鉬(Mo)、鉭(Ta)、矽化鈦(TiSi)、矽化鉭(TaSi)、鎢鈦(TiW)、鈦氮氧化物(TiON)、鈦氮氧化鋁(TiAlON)、氮氧化鎢(WON)、或氮氧化鉭(TaON)。接著，一第二埋入絕緣層178可被形成於該第一分離孔洞H1。該第二埋入絕緣層178可包含具有與該第一埋入絕緣層165不同的蝕刻選擇性之一蝕刻選擇性的一層。
參見第10圖，在該貫穿孔洞150中之第一埋入絕緣層165可選 擇性地移除來露出該通道層160。一可變電阻層180係堆疊於該通道層160的一露出的表面。該可變電阻層180可包含各種材料，例如若該可變電阻為一電阻隨機存取記憶體則為一Pr1-xCaxMnO3(PCMO)層；若該可變電阻為一相位變化隨機存取記憶體則為一硫族化合物層；若該可變電組阻為一磁阻性隨機存取記憶體則為一磁性層；若該可變電組阻為一自旋轉移力矩磁阻性隨機存取記憶體(spin-transfer torque magnetoresistive RAM,STTMRAM)則為一磁化反轉裝置層；或若該可變電阻為一聚合物隨機存取記憶體(polymer RAM,PoRAM)則為一聚合物層。同時，該裝置之電流特性可根據該可變電阻層180的一厚度之控制而被控制。
一第三埋入絕緣層185可越過該可變電阻層180而形成於該貫 穿通孔150中。接著，一位元線190係形成來連接於該通道層160及該可變電阻層180，因此，具有一堆疊結構之可變電阻記憶裝置係被完成。
如第11圖所示，在該電阻記憶胞中，該第二汲極區域155係位 於鄰近該閘極電極175，且該通道層160及該可變電阻層180係位於鄰近該汲極區域。因此，當電流係自該位元線190提供時，電流根據該等開關裝置(SW1,SW2,SW3,SW4)的一開啟/關閉狀態而選擇性地沿著該通道層160或該可變電阻層180流動。
因此，比起一傳統三維開關裝置的一有效通道長度(參見第11 圖的EC2)，在示例性實施之開關裝置(SW1,SW2,SW3,SW4)的有效通道長度(參見第11圖的EC1)可被實質地增加。因此，可改善該等開關裝置(SW1,SW2,SW3,SW4)的開關特性而不增加該等開關裝置(SW1,SW2,SW3,SW4)之一尺寸。
第12圖顯示缺少該等第一分離孔洞H1(如第8圖所示)之替代的 一示例性實施。在此示例性實施中，相同的電壓可被提供至位於相同層的閘極電極175。此結構可藉由選擇性地移除第二夾層絕緣層(145a,145b,145c,145d)而無需形成該第一分離孔洞H1地被形成。
如第13圖所示，一通道層160a可僅被形成於定義面對各該閘 極電極175的一貫穿孔洞(參見第6圖的150)之一側壁的一部分。也就是說，由於該第二汲極區域155係位於該閘極電極175的下方與該閘極電極175的上方，即使當該通道層160a係位於該閘極電極175與該貫穿孔洞之一重疊區域時，該通道層160a可不影響該裝置的操作。
上述之示例性實施係說明性的而不是限制性的。各種的替代品 及均等物是可能的。本發明不被此處所述之示例性的實施所限制。本發明不被半導體裝置之任何特定類型所限制。此外，基於本發明之顯而易見之增加、縮 減或修改係落入所附之申請專利範圍的範疇中。
100‧‧‧半導體基材
105‧‧‧共源極區域
110‧‧‧支柱
115‧‧‧第一汲極區域
120‧‧‧第一閘極絕緣層
125‧‧‧閘極
130‧‧‧絕緣層
135‧‧‧歐姆層
160‧‧‧通道層
170‧‧‧第二閘極絕緣層
175‧‧‧閘極電極
178‧‧‧第二埋入絕緣層
180‧‧‧可變電阻層
185‧‧‧第三埋入絕緣層
190‧‧‧位元線
SSW1‧‧‧第一串選擇開關
X‧‧‧區域
Y‧‧‧區域

Claims (19)

  1. 一種可變電阻記憶裝置，包括：一半導體基材；一共源極區域，形成於該半導體基材上；一通道層，實質垂直於該半導體基材之一表面而形成，該通道層被選擇性地連接至該共源極區域；複數胞閘極電極，沿著該通道層之一側而形成；一閘極絕緣層，圍繞該等胞閘極電極的各該胞閘極電極而形成；一胞汲極區域，位於該等胞閘極電極的各該胞閘極電極間；一可變電阻層，沿著該通道層之另一側而形成；以及一位元線，電連接至該通道層與該可變電阻層。
  2. 如申請專利範圍第1項所述之可變電阻記憶裝置，更包括：一串選擇開關，位於該半導體基材與該通道層之間，該串選擇開關被配置以選擇性地連接該共源極區域與該通道層。
  3. 如申請專利範圍第2項所述之可變電阻記憶裝置，其中該串選擇開關包含：一通道支柱，形成於該共源極區域上；一汲極區域，形成於該通道支柱的一上部分中；一閘極電極，圍繞該通道支柱；以及一閘極絕緣層，介於該通道支柱與該閘極電極之間。
  4. 如申請專利範圍第3項所述之可變電阻記憶裝置，更包括一歐姆層，形成於該汲極區域上。
  5. 如申請專利範圍第1項所述之可變電阻記憶裝置，其中該通道層具有一導電性類型，相反於該胞汲極區域的一導電性類型。
  6. 如申請專利範圍第1項所述之可變電阻記憶裝置，其中該通道層實質上為一圓柱形狀，且該可變電阻記憶裝置係形成於該通道層的一表面上。
  7. 如申請專利範圍第1項所述之可變電阻記憶裝置，其中該等胞閘極電極與該胞汲極區域以平行該半導體基材之表面的一方向延伸，且該胞汲極區域重疊於該等胞閘極電極。
  8. 如申請專利範圍第1項所述之可變電阻記憶裝置，其中該可變電阻層包含一Pr1-xCaxMnO3(PCMO)層、一硫族化合物層、一磁性層、一磁化反轉裝置層或一聚合物層。
  9. 如申請專利範圍第1項所述之可變電阻記憶裝置，其中該通道層僅位在面對該等胞閘極電極的各該胞閘極電極的區域。
  10. 一種製造一可變電阻記憶裝置的方法，該方法步驟包括：形成一共源極線於一半導體基材上；形成選擇開關於該共源極區域上；越過該等選擇開關，藉由間隔地堆疊複數具有一第一蝕刻選擇性之第一夾層絕緣層以及複數具有與該第一蝕刻選擇性不同的一第二蝕刻選擇性之第二夾層絕緣層，來形成一絕緣結構於該半導體基材上；形成貫穿孔洞於該絕緣結構以露出該等選擇開關；藉由移除透過該等貫穿孔洞而露出的複數第一夾層絕緣層的部分來形成空間部分；形成一胞汲極區域於各該空間部分中； 在各該貫穿孔洞中，形成沿著定義各該貫穿孔洞之表面一通道層；選擇性地移除該等第二夾層絕緣層來形成複數開口；形成一閘極絕緣層於該等開口的各該開口中；形成一胞閘極電極於該等開口的各該開口中，使得各該胞閘極電極係藉由一閘極絕緣層而被圍繞；形成一可變電阻層於該通道層的一表面上；形成一絕緣層於該等貫穿孔洞中；以及形成一位元線，以電連接至該通道層與該可變電阻層。
  11. 如申請專利範圍第10項所述之方法，其中該選擇性地移除該等第二夾層絕緣層來形成複數開口的步驟更包括：在該通道層形成之後，在選擇性地移除該等第二夾層絕緣層之前，在貫穿孔洞間，透過該等第二夾層絕緣層來形成一分離孔洞；經由該分離孔洞，選擇性地移除該等第二夾層絕緣層來形成該等開口；以及在形成該閘極絕緣層與胞閘極電極於各該開口之後，形成一絕緣層於該分離孔洞中。
  12. 一種可變電阻記憶裝置，包括：複數胞閘極電極，以一第一方向延伸，其中該等胞閘極電極係以一第二方向堆疊，該第二方向實質垂直於該第一方向；一閘極絕緣層，圍繞該等胞閘極電極的各該胞閘極電極；一胞汲極區域，形成於該等胞閘極電極之各該胞閘極電極的兩側；一通道層，以沿著該等胞閘極電極之堆疊的第二方向延伸；以及 一可變電阻層，接觸該通道層。
  13. 如申請專利範圍第12項所述之可變電阻記憶裝置，其中，當該胞閘極電極中的任何一個被選擇時，電流流經面對一選擇胞閘極電極之通道層的一部分，且當該胞閘極電極中的任何一個沒被選擇時，電流流經面對該選擇胞閘極電極之可變電阻的一部分。
  14. 一種操作一可變電阻記憶裝置的方法，該可變電阻記憶裝置包含具有延伸於一第一方向之複數胞閘極電極的複數記憶胞，其中該等胞閘極電極係堆疊於實質垂直於該第一方向的一第二方向；一閘極絕緣層係圍繞該等胞閘極電極的各該胞閘極電極；一胞汲極區域形成於該等胞閘極電極的各該胞閘極電極的兩側上；一通道層沿著該等胞閘極電極之堆疊的第二方向延伸；以及一可變電阻層接觸該通道層，其中該可變電阻記憶裝置係與一選擇開關接觸，該方法步驟包含：經由該選擇開關來選擇該等記憶胞之一記憶胞；透過一選擇記憶胞之一可變電阻，自一位元線傳送一電流來在該選擇記憶胞上執行一操作；以及透過與未選擇的一記憶胞相關之通道層的一部分來傳送一電流。
  15. 如申請專利範圍第14項所述之方法，其中當一胞開關電晶體之一有效通道包含：介於各該胞閘極電極與一相對應之通道層間的一第一重疊部分，以及介於各該胞閘極電極與該胞汲極區域間的一第二重疊部分。
  16. 如申請專利範圍第14項所述之方法，其中該通道層延伸於實質垂直於第一方向的第二方向。
  17. 如申請專利範圍第14項所述之方法，其中該操作係為一讀取操作或一寫入操作。
  18. 如申請專利範圍第17項所述之方法，更包括：於一寫入操作期間藉由量測相關該位元線之一共源極遞來的一電流值來感測寫入的資料。
  19. 如申請專利範圍第14項所述之方法，其中一電流係執行具有不會影響該可變電阻的一結晶狀態之一位準的一讀取操作。
TW102141009A 2013-04-25 2013-11-12 三維可變電阻記憶裝置及其製造方法 TWI584507B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130046090A KR20140127577A (ko) 2013-04-25 2013-04-25 3차원 저항 가변 메모리 장치 및 그 제조방법

Publications (2)

Publication Number Publication Date
TW201442311A TW201442311A (zh) 2014-11-01
TWI584507B true TWI584507B (zh) 2017-05-21

Family

ID=51769613

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102141009A TWI584507B (zh) 2013-04-25 2013-11-12 三維可變電阻記憶裝置及其製造方法

Country Status (4)

Country Link
US (4) US9184216B2 (zh)
KR (1) KR20140127577A (zh)
CN (1) CN104124257B (zh)
TW (1) TWI584507B (zh)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140113024A (ko) * 2013-03-15 2014-09-24 에스케이하이닉스 주식회사 저항 변화 메모리 장치 및 그 구동방법
US9368555B2 (en) * 2013-10-15 2016-06-14 Kabushiki Kaisha Toshiba Semiconductor memory device
TWI555246B (zh) * 2014-11-25 2016-10-21 力晶科技股份有限公司 電阻式隨機存取記憶體結構及電阻式隨機存取記憶體的操作方法
JP2016225614A (ja) 2015-05-26 2016-12-28 株式会社半導体エネルギー研究所 半導体装置
KR102461150B1 (ko) 2015-09-18 2022-11-01 삼성전자주식회사 3차원 반도체 메모리 장치
CN105304638A (zh) * 2015-11-16 2016-02-03 上海新储集成电路有限公司 一种三维相变存储器结构及制造方法
US9741764B1 (en) * 2016-02-22 2017-08-22 Samsung Electronics Co., Ltd. Memory device including ovonic threshold switch adjusting threshold voltage thereof
KR102507303B1 (ko) * 2016-02-22 2023-03-08 삼성전자주식회사 메모리 소자
CN108133939B (zh) * 2016-12-01 2020-04-07 旺宏电子股份有限公司 三维半导体元件及其制造方法
KR102551799B1 (ko) 2016-12-06 2023-07-05 삼성전자주식회사 반도체 소자
TWI713242B (zh) * 2017-01-23 2020-12-11 聯華電子股份有限公司 電阻式記憶體及其製作方法
DE112018002779T5 (de) 2017-06-02 2020-04-02 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung, elektronische Komponente und elektronisches Gerät
JP7195068B2 (ja) 2017-06-26 2022-12-23 株式会社半導体エネルギー研究所 半導体装置、電子機器
JP7265475B2 (ja) 2017-06-27 2023-04-26 株式会社半導体エネルギー研究所 半導体装置
WO2019008483A1 (ja) 2017-07-06 2019-01-10 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法
US10665604B2 (en) 2017-07-21 2020-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, memory device, and electronic device
FR3079656B1 (fr) * 2018-03-27 2020-11-27 Commissariat Energie Atomique Memoire resistive 3d
JP2020155610A (ja) * 2019-03-20 2020-09-24 キオクシア株式会社 半導体記憶装置
KR20210039522A (ko) 2019-10-01 2021-04-12 삼성전자주식회사 메모리 장치
US11744087B2 (en) 2020-01-03 2023-08-29 SK Hynix Inc. Three-dimensional resistive memory device
KR20210103306A (ko) 2020-02-13 2021-08-23 에스케이하이닉스 주식회사 저항 변화층을 구비하는 비휘발성 메모리 장치 및 이의 구동 방법
KR20210107304A (ko) 2020-02-24 2021-09-01 삼성전자주식회사 수직형 가변 저항 메모리 장치 및 수직형 가변 저항 메모리 장치의 동작 방법
CN115516654A (zh) 2020-03-18 2022-12-23 美光科技公司 用于制造存储器装置的方法及经由所述方法所制造的存储器装置
US11374057B2 (en) * 2020-06-23 2022-06-28 Taiwan Semiconductor Manufacturing Company Limited Vertical metal oxide semiconductor channel selector transistor and methods of forming the same
KR20220031835A (ko) 2020-09-04 2022-03-14 삼성전자주식회사 메모리 소자 및 그 제조방법
KR20220059294A (ko) 2020-11-02 2022-05-10 에스케이하이닉스 주식회사 가변 저항층을 포함하는 반도체 장치
KR20220100278A (ko) 2021-01-08 2022-07-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 반도체 메모리 장치 제조방법
KR20220113199A (ko) 2021-02-05 2022-08-12 에스케이하이닉스 주식회사 가변 저항 소자를 포함하는 비휘발성 메모리 장치의 프로그램 방법
JP2024506896A (ja) * 2021-02-08 2024-02-15 マクダーミッド エンソン インコーポレイテッド 拡散バリア形成のための方法及び湿式化学組成物
TWI782575B (zh) * 2021-06-11 2022-11-01 華邦電子股份有限公司 記憶元件及其製造方法
US11785869B2 (en) 2021-06-11 2023-10-10 Winbond Electronics Corp. Memory device and method of manufacturing the same
US12080347B1 (en) 2022-03-31 2024-09-03 Crossbar, Inc. Differential programming of two-terminal resistive switching memory with program soaking and adjacent path disablement
US12100449B1 (en) 2022-03-31 2024-09-24 Crossbar, Inc. Differential programming of two-terminal resistive switching memory with intrinsic error suppression
US20240071490A1 (en) * 2022-08-25 2024-02-29 Crossbar, Inc. Differential programming of two-terminal memory with intrinsic error suppression and wordline coupling

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090161408A1 (en) * 2006-12-08 2009-06-25 Sharp Kabushiki Kaisha Semiconductor memory device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4460552B2 (ja) * 2006-07-04 2010-05-12 シャープ株式会社 半導体記憶装置
KR101094902B1 (ko) 2008-06-05 2011-12-15 주식회사 하이닉스반도체 멀티 비트 상변화 메모리 장치
CN102544049B (zh) * 2010-12-22 2014-04-16 中国科学院微电子研究所 三维半导体存储器件及其制备方法
KR101835114B1 (ko) * 2011-09-07 2018-03-06 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR20130112219A (ko) 2012-04-03 2013-10-14 에스케이하이닉스 주식회사 적층형 메모리 장치
KR20140026894A (ko) * 2012-08-23 2014-03-06 에스케이하이닉스 주식회사 3차원 적층형 메모리 장치
US9076879B2 (en) * 2012-09-11 2015-07-07 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device and method for fabricating the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090161408A1 (en) * 2006-12-08 2009-06-25 Sharp Kabushiki Kaisha Semiconductor memory device

Also Published As

Publication number Publication date
US9263671B1 (en) 2016-02-16
US9257644B1 (en) 2016-02-09
CN104124257B (zh) 2018-07-13
US9184216B2 (en) 2015-11-10
KR20140127577A (ko) 2014-11-04
US9257176B1 (en) 2016-02-09
US20160027505A1 (en) 2016-01-28
US20160028010A1 (en) 2016-01-28
US20140321193A1 (en) 2014-10-30
CN104124257A (zh) 2014-10-29
US20160028006A1 (en) 2016-01-28
TW201442311A (zh) 2014-11-01

Similar Documents

Publication Publication Date Title
TWI584507B (zh) 三維可變電阻記憶裝置及其製造方法
USRE47506E1 (en) Variable resistance memory device
US9293510B1 (en) 3D variable resistance memory device having junction FET and driving method thereof
US10062841B2 (en) Memory device and method of manufacturing the same
TWI735482B (zh) 可變電阻記憶體裝置及其製造方法
JP5996324B2 (ja) 不揮発性半導体記憶装置とその製造方法
US8426967B2 (en) Scaled-down phase change memory cell in recessed heater
US9123889B2 (en) Resistance change nonvolatile memory device, semiconductor device, and method of manufacturing resistance change nonvolatile memory device
KR20160076078A (ko) 가변 저항 메모리 소자 및 이의 제조 방법
TWI806071B (zh) 記憶體結構及形成記憶體結構的方法
US12069868B2 (en) Gated ferroelectric memory cells for memory cell array and methods of forming the same
KR20130068484A (ko) 저항성 메모리 장치 및 그 제조방법
KR101088487B1 (ko) 선택소자 및 3차원 구조 저항 변화 메모리 소자를 갖는 저항 변화 메모리 소자 어레이, 전자제품 및 소자 어레이 제조방법
US20230133638A1 (en) Semiconductor device and method for fabricating the same
US10714686B2 (en) Variable resistance memory devices and methods of forming the same
KR100722769B1 (ko) 상변화 메모리 장치 및 이의 형성 방법
US10886333B2 (en) Memory structure including gate controlled three-terminal metal oxide components
US20230134429A1 (en) Semiconductor device and method for fabricating the same