KR20220113199A - 가변 저항 소자를 포함하는 비휘발성 메모리 장치의 프로그램 방법 - Google Patents

가변 저항 소자를 포함하는 비휘발성 메모리 장치의 프로그램 방법 Download PDF

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Abstract

일 실시 예에 따르는 비휘발성 메모리 장치의 프로그램 방법에 있어서, 복수의 메모리 셀을 포함하는 메모리 요소를 제공한다. 상기 복수의 메모리 셀 각각은 가변 저항 소자를 포함한다. 복수의 메모리 셀 중 대상 메모리 셀을 선정한다. 상기 대상 메모리 셀의 상기 가변 저항 소자에 기록할 목표 저항 상태를 결정한다. 상기 대상 메모리 셀의 상기 가변 저항 소자의 현재 저항 상태를 판독한다. 상기 현재 저항 상태와 상기 목표 저항 상태를 비교한다. 상기 현재 저항 상태와 상기 목표 저항 상태가 서로 다른 경우, 상기 대상 메모리 셀의 상기 가변 저항 소자에 대해 양의 프로그램 동작(positive program) 및 음의 프로그램 동작(negative program) 중 어느 하나를 수행한다. 상기 양의 프로그램 동작은 양의 극성을 가지는 프로그램 전압을 상기 대상 메모리 셀의 상기 가변 저항 소자에 인가하는 과정을 포함하고, 상기 음의 프로그램 동작은 음의 극성을 가지는 프로그램 전압을 상기 대상 메모리 셀의 상기 가변 저항 소자에 인가하는 과정을 포함한다.

Description

가변 저항 소자를 포함하는 비휘발성 메모리 장치의 프로그램 방법{programming method of nonvolatile memory device including reversible resistance device}
본 개시(disclosure)는 대체로(generally) 비휘발성 메모리 장치의 프로그램 방법에 관한 것이다.
비휘발성 메모리 장치에 신호 정보를 기록하는 방법은 상기 비휘발성 메모리 장치의 구성에 따라 다양한 방식이 적용될 수 있다. 상기 비휘발성 메모리 장치의 일 예인 플래시 메모리 장치의 경우, 상기 신호 정보의 기록 방법은, 메모리 셀의 전하 저장층 내에 전자를 저장하는 프로그램 동작과 상기 전하 저장층으로부터 전자를 비우는 소거 동작을 포함할 수 있다. 상기 프로그램 동작과 상기 소거 동작은 상기 메모리 셀의 게이트 전극에 프로그램 전압 및 소거 전압을 각각 인가하여 상기 전하 저장층 내부의 전자 밀도를 변화시키는 과정으로, 진행될 수 있다.
한편, 상기 비휘발성 메모리 장치 중 가변 저항 소자를 구비하는 저항 변화 메모리 장치가 있다. 상기 저항 변화 메모리 장치의 경우, 메모리 셀 내부의 상기 가변 저항 소자의 전기적 저항을 변화시키는 방식으로 신호 정보의 기록 동작이 진행될 수 있다. 이와 같이, 상기 저항 변화 메모리 장치의 상기 신호 정보 기록 동작은, 전하 저장층에 전자를 채우거나 비우는 상기 플래시 메모리 장치의 프로그램 동작 및 소거 동작과 서로 차별될 수 있다. 최근에, 상기 저항 변화 메모리 장치의 활용에 대한 업계의 관심이 증가하면서, 상기 저항 변화 메모리 장치의 복수의 메모리 셀에 신호 정보를 효과적으로 기록할 수 있는 다양한 방법들이 연구되고 있다.
본 개시의 실시 예는, 가변 저항 소자를 포함하는 비휘발성 메모리 장치의 신뢰성 있는 프로그램 방법을 제공한다.
본 개시의 일 측면에 따르는 비휘발성 메모리 장치의 프로그램 방법이 제공된다. 상기 프로그램 방법에 있어서, 복수의 메모리 셀을 포함하는 메모리 요소를 제공한다. 상기 복수의 메모리 셀 각각은 가변 저항 소자를 포함한다. 복수의 메모리 셀 중 대상 메모리 셀을 선정한다. 상기 대상 메모리 셀의 상기 가변 저항 소자에 기록할 목표 저항 상태를 결정한다. 상기 대상 메모리 셀의 상기 가변 저항 소자의 현재 저항 상태를 판독한다. 상기 현재 저항 상태와 상기 목표 저항 상태를 비교한다. 상기 현재 저항 상태와 상기 목표 저항 상태가 서로 다른 경우, 상기 대상 메모리 셀의 상기 가변 저항 소자에 대해 양의 프로그램 동작(positive program) 및 음의 프로그램 동작(negative program) 중 어느 하나를 수행한다. 상기 양의 프로그램 동작은 양의 극성을 가지는 프로그램 전압을 상기 대상 메모리 셀의 상기 가변 저항 소자에 인가하는 과정을 포함하고, 상기 음의 프로그램 동작은 음의 극성을 가지는 프로그램 전압을 상기 대상 메모리 셀의 상기 가변 저항 소자에 인가하는 과정을 포함한다.
본 개시의 또다른 측면에 따르는 비휘발성 메모리 장치의 프로그램 방법이 제공된다. 상기 프로그램 방법에 있어서, 기판에 수직인 방향으로 연장되는 채널층을 따라 서로 직렬 연결되는 복수의 메모리 셀을 포함하는 메모리 요소를 제공한다. 상기 복수의 메모리 셀 각각은 상기 채널층의 측면에 배치되는 가변 저항 메모리층 및 게이트 전극층을 포함한다. 상기 복수의 메모리 셀 중에서 대상 메모리 셀을 선정하고, 상기 대상 메모리 셀의 상기 가변 저항 메모리층에 기록할 목표 저항 상태를 결정한다. 상기 대상 메모리 셀의 상기 가변 저항 메모리층을 통과하여 흐르는 동작 전류를 측정하여 현재 저항 상태를 판독한다. 상기 현재 저항 상태와 상기 목표 저항 상태를 비교한다. 상기 현재 저항 상태와 상기 목표 저항 상태가 서로 다른 경우, 상기 대상 메모리 셀의 상기 가변 저항 메모리층에 대해 양의 프로그램 동작 및 음의 프로그램 동작 중 어느 하나를 수행하여, 상기 대상 메모리 셀의 상기 가변 저항 메모리층의 저항을 변화시킨다.
본 개시의 실시 예들에 따르면, 가변 저항 소자를 구비하는 메모리 셀을 포함하는 비휘발성 메모리 장치에 있어서, 상기 메모리 셀의 상기 가변 저항 소자에 대한 프로그램 동작을 신뢰성 있게 수행할 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 회로도이다.
도 2는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다.
도 3은 도 2의 비휘발성 메모리 장치를 Ⅰ-Ⅰ'로 절취한 단면도이다.
도 4는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 프로그램 동작을 개략적으로 설명하는 순서도이다.
도 5는 본 개시의 일 실시 예에 따르는 프로그램 동작에 의해 비휘발성 메모리 장치에 저장되는 신호 정보의 일 예를 나타내는 도면이다.
도 6a 및 도 6b는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 읽기 동작을 개략적으로 설명하는 도면이다.
도 7a 및 도 7b는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 프로그램 동작을 개략적으로 설명하는 도면이다.
도 8a 및 도 8b는 본 개시의 일 실시 예에 따르는 프로그램 전압을 개략적으로 나타내는 도면이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서는 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 명세서에서, "소정의 방향"이란, 좌표계에서 결정되는 일 방향 및 상기 일 방향의 반대 방향을 포괄하는 의미일 수 있다. 일 예로서, x-y-z 좌표계에서, x-방향이라 함은, x-축에 평행한 방향을 포괄할 수 있다. 즉, x-축을 따라 양의 방향으로 절대값이 증가하는 방향, 및 원점(0)에서 x-축을 따라 음의 방향으로 절대값이 증가하는 방향을 모두 의미할 수 있다. 일 예로서, y-방향, 및 z-방향도 실질적으로 동일한 방식으로, x-y-z 좌표계에서 방향이 각각 해석될 수 있다.
본 개시의 실시예들은 가변 저항 메모리층을 구비하는 메모리 셀을 포함하는 비휘발성 메모리 장치에 있어서, 상기 메모리 셀의 상기 가변 저항 소자에 대한 프로그램 동작을 신뢰성 있게 수행하는 방법을 제공한다. 상기 메모리 셀은 프로그램 전압의 인가에 의해 상기 가변 저항 소자에 서로 다른 전기적 저항을 비휘발적으로 저장할 수 있다. 본 개시의 비휘발성 메모리 장치는 상기 가변 저항 소자의 저항 변화 특성을 신호 정보의 저장에 적용하는 메모리 장치일 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 회로도이다. 도 1을 참조하면, 비휘발성 메모리 장치(1)는 서로 직렬 연결되는 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)을 포함한다. 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)은 소스 라인(SL) 및 비트 라인(BL) 사이에서 스트링(S)을 구성할 수 있다. 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)은 각각 대응하는 제1 내지 제4 트랜지스터 소자(TR1, TR2, TR3, TR4)와 제1 내지 제4 가변 저항 소자(VRa, VRb, VRc, VRd)를 구비한다. 제1 내지 제4 가변 저항 소자(VRa, VRb, VRc, VRd)는 각각 대응하는 제1 내지 제4 트랜지스터 소자(TR1, TR2, TR3, TR4)에 병렬로 연결될 수 있다.
제1 내지 제4 트랜지스터 소자(TR1, TR2, TR3, TR4)는 각각 대응하는 제1 내지 제4 게이트 전극층(G1, G2, G3, G4)을 구비할 수 있다. 제1 내지 제4 게이트 전극층(G1, G2, G3, G4)은 각각 서로 다른 워드 라인(미도시)에 연결될 수 있다. 제1 내지 제4 게이트 전극층(G1, G2, G3, G4)에 문턱 전압 이상의 게이트 전압이 인가될 때, 제1 내지 제4 트랜지스터 소자(TR1, TR2, TR3, TR4)는 턴온되어, 제1 내지 제4 게이트 전극층(G1, G2, G3, G4)의 하부에 전도성 채널을 각각 형성할 수 있다. 즉, 제1 내지 제4 트랜지스터 소자(TR1, TR2, TR3, TR4)는 제1 내지 제4 게이트 전극층(G1, G2, G3, G4)에 인가되는 상기 게이트 전압에 의해 제어되는 문턱 스위칭 동작을 각각 수행할 수 있다.
제1 내지 제4 가변 저항 소자(VRa, VRb, VRc, VRd)는, 제1 내지 제4 가변 저항 소자(VRa, VRb, VRc, VRd)의 양단에 인가되는 프로그램 전압에 의해 가역적으로 변화하는 전기적 저항을 가질 수 있다. 상기 프로그램 전압이 제거된 후에, 상기 변화한 전기적 저항은 제1 내지 제4 가변 저항 소자(VRa, VRb, VRc, VRd)에 비휘발적으로 저장될 수 있다. 즉, 제1 내지 제4 가변 저항 소자(VRa, VRb, VRc, VRd)는 상기 서로 다른 전기적 저항을 비휘발적으로 저장하는 메모리 기능을 수행할 수 있다. 일 실시 예에서, 제1 내지 제4 가변 저항 소자(VRa, VRb, VRc, VRd)는 상변화 메모리(Phage Change Random Access Memory, PCRAM), 저항 변화 메모리(Resistive Random Access Memory, ReRAM), 또는 자기 메모리(Magnetic Random Access Memory, MRAM)일 수 있다.
일 실시 예에서, 제1 내지 제4 가변 저항 소자(VRa, VRb, VRc, VRd)는 싱글 레벨의 정보를 저장하는 기능을 수행할 수 있다. 즉, 제1 내지 제4 가변 저항 소자(VRa, VRb, VRc, VRd)는 1 bit의 신호 정보에 대응하는 2개의 서로 다른 전기적 저항을 저장할 수 있다. 다른 실시 예에서, 제1 내지 제4 가변 저항 소자(VRa, VRb, VRc, VRd)는 멀티 레벨의 정보를 저장하는 기능을 수행할 수 있다. 즉, 제1 내지 제4 가변 저항 소자(VRa, VRb, VRc, VRd)는 2 bit 이상의 신호 정보에 대응하는 복수의 서로 다른 전기적 저항을 저장할 수 있다. 일 예로서, 제1 내지 제4 가변 저항 소자(VRa, VRb, VRc, VRd)는 2 bit 신호 정보에 대응하는 4개의 서로 다른 전기적 저항을 저장할 수 있다. 다른 예로서, 제1 내지 제4 가변 저항 소자(VRa, VRb, VRc, VRd)는 3 bit 신호 정보에 대응하는 8개의 서로 다른 전기적 저항을 저장할 수 있다.
도 2는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다. 도 3은 도 2의 비휘발성 메모리 장치를 Ⅰ-Ⅰ'로 절취한 단면도이다. 도 2 및 도 3의 비휘발성 메모리 장치는 도 1의 회로도의 일 구현예 일 수 있다. 도 2 및 도 3에 도시되는 비휘발성 메모리 장치는 상기 가변 저항 소자로서, 저항 변화 메모리를 포함할 수 있다.
도 2 및 도 3을 참조하면, 비휘발성 메모리 장치(2)는 기판(201) 및 기판(201)의 상부에 배치되는 게이트 구조물(220)을 포함한다. 또한, 비휘발성 메모리 장치(2)는 기판(201) 상에서 게이트 구조물(220)을 관통하는 홀 패턴(21)을 포함한다. 비휘발성 메모리 장치(2)는 홀 패턴(21) 내부에서 게이트 구조물(220)의 측벽면을 순차적으로 커버하는 게이트 절연층(230), 채널층(240), 및 가변 저항 메모리층(250)을 포함한다.
또한, 비휘발성 메모리 장치(2)는 기판(210)과 게이트 구조물(220) 사이에 배치되는 베이스 절연층(202) 및 채널층(240)의 일 단부와 접하는 채널 하부 컨택층(210)을 포함할 수 있다. 도 및 도 3에 도시되지는 않았지만, 비휘발성 메모리 장치(2)는 게이트 구조물(220)의 상부에서 채널층(240)의 다른 단부와 접하는 채널 상부 컨택층을 포함할 수 있다. 비휘발성 메모리 장치(2)는 게이트 절연층(230), 채널층(240) 및 가변 저항 메모리층(250)이 배치된 홀 패턴(21) 내부를 채우는 필링 절연층(260)을 포함할 수 있다.
도 2 및 도 3을 참조하면, 기판(201)이 제공된다. 기판(201)은 반도체 물질을 포함할 수 있다. 기판(201) 상에는 베이스 절연층(202)이 배치될 수 있다. 베이스 절연층(202)은 채널 하부 컨택층(210)을 기판(201)과 각각 전기적으로 절연할 수 있다. 베이스 절연층(202)은 절연 물질을 포함할 수 있다.
도시되지는 않았지만, 기판(201)과 베이스 절연층(202) 사이에 집적 회로가 배치될 수 있다. 상기 집적 회로는 비휘발성 메모리 장치(2)의 복수의 메모리 셀들을 구동하고, 제어하는 회로를 포함할 수 있다.
베이스 절연층(202) 상에 채널 하부 컨택층(210)이 배치될 수 있다. 채널 하부 컨택층(210)은 채널층(240)과 전기적으로 연결될 수 있다. 도시되지 않았지만, 채널 하부 컨택층(210)은 소스 라인에 전기적으로 연결될 수 있다. 채널 하부 컨택층(210)은 전도성 물질을 포함할 수 있다.
채널 하부 컨택층(210) 상에 게이트 구조물(220)이 배치된다. 게이트 구조물(220)는 기판(201)에 수직인 제1 방향(즉, z-방향)을 따라 번갈아 적층되는 제1 내지 제4 게이트 전극층(222a, 222b, 222c, 222d) 및 제1 내지 제5 층간 절연층(223a, 223b, 223c, 223d, 223e)을 포함할 수 있다. 도 2 및 도 3에 도시되는 것과 같이, 제1 내지 제4 게이트 전극층(222a, 222b, 222c, 222d)은 채널층(240)에 인접하여 배치될 수 있다. 제1 층간 절연층(223a)은 채널 하부 컨택층(210)과 접하도록 배치될 수 있다. 제5 층간 절연층(223e)은 게이트 구조물(220)의 최상층에 배치될 수 있다. 제1 내지 제4 게이트 전극층(222a, 222b, 222c, 222d)은 전도성 물질을 포함할 수 있다. 제1 내지 제5 층간 절연층(223a, 223b, 223c, 223d, 223e)은 절연 물질을 포함할 수 있다.
게이트 구조물(220)의 게이트 전극층의 개수는 반드시 4개에 한정되지 않을 수 있다. 상기 게이트 전극층은 다른 다양한 개수로 배치될 수 있으며, 상기 층간 절연층은 상기 다양한 개수의 게이트 전극층을 상기 제1 방향(즉, z-방향)을 따라 서로 절연할 수 있다.
도 2 및 도 3을 참조하면, 채널 하부 컨택층(210) 상에서 게이트 구조물(220)을 관통하는 홀 패턴(21)이 형성된다. 홀 패턴(21)은 일 예로서, 리소그래피 및 식각 공정에 의해 형성될 수 있다.
홀 패턴(21)의 내부에, 게이트 구조물(220)의 측벽면을 커버하는 게이트 절연층(230)이 배치될 수 있다. 게이트 절연층(230)은 절연 물질을 포함할 수 있다. 게이트 절연층(230) 상에 채널층(240)이 배치될 수 있다. 채널층(240)은 홀 패턴(21)의 내부에서 상기 제1 방향(즉, z-방향)을 따라 연장될 수 있다. 즉, 채널층(240)은 게이트 구조물(220)의 측벽면을 따라 배치될 수 있다. 채널층(240)은 반도체 물질을 포함할 수 있다. 채널층(240)은 도펀트의 도핑을 통해 전기적 전도성을 가질 수 있다.
채널층(240) 상에 가변 저항 메모리층(250)이 배치될 수 있다. 가변 저항 메모리층(250)은 홀 패턴(21)의 내부에서 상기 제1 방향(즉, z-방향)을 따라 연장될 수 있다. 즉, 가변 저항 메모리층(250)은 게이트 구조물(220)의 측벽면을 따라 배치될 수 있다.
가변 저항 메모리층(250)은, 가변 저항 메모리층(250)에 인가되는 전압의 극성 또는 크기에 따라 전기적 저항의 상태가 가변적으로 변화할 수 있다. 또한, 상기 인가 전압이 제거된 후에 상기 변화된 전기적 저항의 상태가 가변 저항 메모리층(250) 내에 비휘발적으로 저장될 수 있다. 일 예로서, 둘 이상의 서로 다른 저항 상태들 중 어느 하나가 가변 저항 메모리층(250) 내에 저장될 수 있다. 다시 말하면, 가변 저항 메모리층(250)은 상기 인가되는 전압의 극성 또는 크기에 따라, 둘 이상의 전기적 저항의 수치를 가질 수 있다.
가변 저항 메모리층(250)은 저항 변화 물질을 포함할 수 있다. 상기 저항 변화 물질은 이동가능한 산소 공공 또는 이동가능한 금속 이온을 구비할 수 있다. 상기 산소 공공은 양의 전하를 가질 수 있다. 상기 금속 이온은 양의 전하를 가지는 양이온 또는 음의 전하를 가지는 음이온일 수 있다. 상기 저항 변화 물질은 일 예로서, 티타늄 산화물, 알루미늄 산화물, 니켈 산화물, 구리 산화물, 지르코늄 산화물, 망간 산화물, 하프늄 산화물, 텅스텐 산화물, 탄탈륨 산화물, 니오븀 산화물, 철산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 다른 실시 예에 있어서, 상기 저항 변화 물질은 PCMO(Pr1-xCaxMnO3, 0<x<1), LCMO(La1-xCaxMnO3, 0<x<1), BSCFO(Ba0.5Sr0.5Co0.8Fe0.2O3-δ), YBCO(YBa2Cu3O7-x, 0<x<1), 크롬 또는 니오븀이 도핑된 (Ba,Sr)TiO3, 크롬 또는 바나듐이 도핑된 SrZrO3, (La, Sr)MnO3, Sr1-xLaxTiO3(0<x<1), La1-xSrxFeO3(0<x<1), La1-xSrxCoO3(0<x<1), SrFeO2.7, LaCoO3, RuSr2GdCu2O3, YBa2Cu3O7 또는 이들의 둘 이상의 조합을 포함할 수 있다. 상기 저항 변화 물질은 또다른 예로서, 게르마늄-안티몬-텔루르(GST), 비소-안티몬-텔루르(As-Sb-Te), 주석-안티몬-텔루르(Sn-Sb-Te), 주석-인듐-안티몬-텔루르(Sn-In-Sb-Te), 비소-게르마늄-안티몬-텔루르(As-Ge-Sb-Te), GexSe1-x(0<x<1), 황화은(Ag2S), 황화구리(Cu2S), 황화 카드뮴(CdS), 황화 아연(ZnS), 및 셀레늄 산화물(CeO2), 또는 이들의 둘 이상의 조합을 포함할 수 있다.
한편, 게이트 절연층(230), 채널층(240) 및 가변 저항 메모리층(250)이 형성된 홀 패턴(21) 내부에 필링 절연층(260)이 배치될 수 있다. 필링 절연층(260)은 절연 물질을 포함할 수 있다.
도 2 및 도 3에 도시되지는 않았지만, 게이트 구조물(220)의 상부에 채널층(240)과 접하는 상기 채널 상부 컨택층이 배치될 수 있다. 상기 채널 상부 컨택층은 비트 라인(미도시)과 전기적으로 연결될 수 있다. 상기 채널 상부 컨택층은 전도성 물질을 포함할 수 있다. 상기 채널 상부 컨택층은 채널 하부 컨택층(210)과 동일한 재질로 이루어질 수 있다.
도 3을 참조하면, 비휘발성 메모리 장치(2)는 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)가 서로 직렬로 연결된 동작 유닛(U21)을 구비할 수 있다. 동작 유닛(U21)은 도 1의 스트링(S)에 대응될 수 있다. 즉, 도 3에 도시되는 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)은 도 1의 회로도의 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)에 대응될 수 있다.
일 예로서, 제2 메모리 셀(MC2)은 제2 게이트 전극층(222b), 제2 게이트 전극층(222b)에 의해 전기적으로 제어될 수 있는 게이트 절연층(230)의 부분(230MC2), 및 제2 게이트 전극층(222b)에 의해 전기적으로 제어될 수 있는 채널층(240)의 부분(240MC2)을 포함하는 트랜지스터 소자를 구비할 수 있다. 상기 트랜지스터 소자는 도 1의 회로도의 제2 트랜지스터 소자(TR2)에 대응될 수 있다. 또한, 제2 메모리 셀(MC2)은 채널층(240)의 부분(240MC2)과 인접하는 가변 저항 메모리층(250)의 부분(250MC2)을 포함할 수 있다. 가변 저항 메모리층(250)의 부분(250MC2)은 제2 메모리 셀(MC2)의 가변 저항 소자로서 기능할 수 있다. 가변 저항 메모리층(250)의 부분(250MC2)은 도 1의 회로도의 제2 가변 저항 소자(VRb)에 대응될 수 있다.
도 3에 도시되는 제1 메모리 셀(MC1), 제3 메모리 셀(MC3) 및 제4 메모리 셀(MC4)은, 제2 메모리 셀(MC2)과 실질적으로 동일한 방식으로 각각 대응되는 트랜지스터 소자 및 가변 저항 소자를 구비할 수 있다. 즉, 제1 메모리 셀(MC1), 제3 메모리 셀(MC3) 및 제4 메모리 셀(MC4)는 각각 제1 게이트 전극층(222a), 제3 게이트 전극층(222c) 및 제4 게이트 전극층(222d)을 구비할 수 있다. 또한, 제1 메모리 셀(MC1), 제3 메모리 셀(MC3) 및 제4 메모리 셀(MC4) 각각은 제1 게이트 전극층(222a), 제3 게이트 전극층(222c) 및 제4 게이트 전극층(222d)에 의해 전기적으로 제어되는 게이트 절연층(230)의 부분 및 채널층(240)의 부분을 구비할 수 있다. 또한, 제1 메모리 셀(MC1), 제3 메모리 셀(MC3) 및 제4 메모리 셀(MC4) 각각은 대응되는 채널층(240)의 부분과 인접하는 가변 저항 메모리층(250)의 부분을 포함할 수 있다.
도 4는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 프로그램 동작을 개략적으로 설명하는 순서도이다. 도 5는 본 개시의 일 실시 예에 따르는 프로그램 동작에 의해 비휘발성 메모리 장치에 저장되는 신호 정보의 일 예를 나타내는 도면이다. 도 6a 및 도 6b는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 읽기 동작을 개략적으로 설명하는 도면이다. 도 7a 및 도 7b는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 프로그램 동작을 개략적으로 설명하는 도면이다. 도 8a 및 도 8b는 본 개시의 일 실시 예에 따르는 프로그램 전압을 개략적으로 나타내는 도면이다.
도 4에 도시되는 비휘발성 메모리 장치의 프로그램 방법은 도 1의 비휘발성 메모리 장치(1)의 메모리 셀들(MC1, MC2, MC3, MC4), 및 도 2 및 도 3의 비휘발성 메모리 장치(2)의 메모리 셀들(MC1, MC2, MC3, MC4)의 프로그램 방법에 적용될 수 있다.
도 4의 S10 단계를 참조하면, 복수의 메모리 셀을 포함하는 메모리 요소를 제공한다. 상기 복수의 메모리 셀은 각각 가변 저항 소자를 구비할 수 있다.
일 실시 예로서, 도 1을 참조하면, 상기 메모리 요소는 비트 라인(BL)과 소스 라인(SL) 사이에서 서로 직렬 연결되는 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)를 포함한다. 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)는 제1 내지 제4 가변 저항 소자(VRa, VRb, VRc, VRd)를 구비할 수 있다. 일 실시 예로서, 도 2 및 도 3을 참조하면, 상기 메모리 요소는 기판(201)에 수직인 방향으로 연장되는 채널층(240)을 공유하는 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)을 포함할 수 있다. 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)은 채널층(240)에 인접하도록 배치되는 가변 저항 메모리층(250)의 부분을 각각 포함할 수 있다. 상기 가변 저항 메모리층(250)의 부분은 도 1의 제1 내지 제4 가변 저항 소자(VRa, VRb, VRc, VRd)에 대응될 수 있다.
도 4의 S11를 참조하면, 상기 복수의 메모리 셀 중에서 프로그램 대상이 되는 대상 메모리 셀을 선정한다. 이하의 명세서에서는, 일 실시 예로서, 도 1, 도 2 및 도 3의 도면에 도시되는 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4) 중 제2 메모리 셀(MC2)을 상기 대상 메모리 셀로서 선정한 경우를 설명한다. 다른 실시 예로서, 상기 대상 메모리 셀이 제1 메모리 셀(MC1), 제3 메모리 셀(MC3) 및 제4 메모리 셀(MC4) 중 어느 하나로 선정된 경우에도, 실질적으로 동일한 프로그램 방법이 적용될 수 있다.
도 4의 S12 단계를 참조하면, 상기 대상 메모리 셀의 목표 저항 상태를 결정한다. 즉, 상기 대상 메모리 셀의 상기 가변 저항 소자에 기록하는 신호 정보로서, 상기 목표 저항 상태를 결정할 수 있다. 일 실시 예에 있어서, 상기 가변 저항 소자에 1 bit의 신호 정보에 대응하는 2개의 서로 다른 전기적 저항 중 어느 하나를 신호 정보로서 기록할 수 있다. 다른 실시 예에서, 상기 가변 저항 소자에 2 bit 이상의 신호 정보에 대응하는 복수의 서로 다른 전기적 저항 중 어느 하나를 신호 정보로서 기록할 수 있다.
도 5에 도시되는 것과 같이, 일 실시 예로서, 상기 대상 메모리 셀인 제2 메모리 셀(MC2)이 3 bit의 신호 정보를 저장할 경우, 제2 메모리 셀(MC2)은 서로 다른 제1 내지 제8 저항 상태(R1, R2, R3, R4, R5, R6, R7, R8) 중 어느 하나를 가질 수 있다. 제1 내지 제8 저항 상태(R1, R2, R3, R4, R5, R6, R7, R8)는 각각 제1 내지 제7 기준 저항(Rv1, Rv2, Rv3, Rv4, Rv5, Rv6, Rv7)을 기준으로 서로 구분될 수 있다. 제1 내지 제8 저항 상태(R1, R2, R3, R4, R5, R6, R7, R8)는 각각 저항 분포를 가질 수 있다. 일 예로서, 제5 저항 상태(R5)의 경우, 제4 기준 저항(Rv4)과 제5 기준 저항(Rv5) 사이에 저항값이 분포할 수 있다. 이 때, 제4 기준 저항(Rv4)과 제5 기준 저항(Rv5)의 중간값에서 가장 높은 분포 확률을 가지며, 제4 및 제5 기준 저항(Rv4, Rv5)에 인접한 경계값에서 가장 낮은 분포 확률을 가질 수 있다. 제5 저항 상태 외의 나머지 저항 상태들도 동일한 형태의 저항 분포를 가질 수 있다. 도 4의 S12 단계에서는, 제2 메모리 셀(MC2)의 상기 가변 저항 소자에 기록할 상기 목표 저항 상태로서, 제1 내지 제8 저항 상태(R1, R2, R3, R4, R5, R6, R7, R8) 중 어느 하나의 저항 상태를 결정할 수 있다.
도 4의 S13 단계를 참조하면, 상기 대상 메모리 셀의 현재 저항 상태를 판독한다. 즉, 상기 대상 메모리 셀의 상기 가변 저항 소자에 저장된 현재 저항 상태를 판독한다. 일 실시 예에 있어서, S13 단계는 도 6a의 회로도 및 도 6b의 구조도를 이용하여 각각 설명할 수 있다.
도 6a를 참조하면, 상기 대상 메모리 셀인 제2 메모리 셀(MC2)을 제외한 제1 메모리 셀(MC1), 제2 메모리 셀(MC3) 및 제4 메모리 셀(MC4)의 제1 트랜지스터 소자(TR1), 제3 트랜지스터 소자(TR3) 및 제4 트랜지스터 소자(TR4)를 각각 턴온 시켜 제1 전도성 채널(ch1), 제3 전도성 채널(ch3) 및 제4 전도체 채널(ch4)을 형성한다. 이 때, 제2 메모리 셀(MC2)의 제2 트랜지스터 소자(TR2)는 턴오프 시킨다. 일 예로서, 제1 트랜지스터 소자(TR1), 제3 트랜지스터 소자(TR3) 및 제4 트랜지스터 소자(TR4)를 각각 턴온시키기 위해, 제1 게이트 전극층(G1), 제3 게이트 전극층(G3) 및 제4 게이트 전극층(G4)에 문턱 전압 이상의 크기를 가지는 패스 전압을 인가할 수 있다. 제2 트랜지스터 소자(TR2)의 제2 게이트 전극층(G2)에는 0V 또는 상기 문턱 전압보다 작은 크기의 전압이 인가될 수 있다.
이어서, 비트 라인(BL)과 소스 라인(SL) 사이에 읽기 전압을 인가하여, 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)을 통과하는 동작 전류(Ir1)를 측정한다. 이때, 상기 읽기 전압의 크기는 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)의 제1 내지 제4 가변 저항 소자(VR1, VR2, VR3, VR4)에 저장된 저항 상태를 변화시키지 않는 크기일 수 있다.
동작 전류(Ir1)는 제1 메모리 셀(MC1), 제3 메모리 셀(MC3) 및 제4 메모리 셀(MC4)을 통과할 때, 제1 전도성 채널(ch1), 제3 전도성 채널(ch3), 제4 전도체 채널(ch4)을 따라 흐를 수 있다. 제2 메모리 셀(MC2)의 제2 트랜지스터 소자(TR2)에는 전도성 채널이 형성되지 않으므로, 동작 전류(Ir1)는 제2 메모리 셀(MC2)을 통과할 때, 제2 가변 저항 소자(VRb)를 따라 흐를 수 있다. 측정된 동작 전류(Ir1)로부터 제2 가변 저항 소자(VRb)의 저항을 산출함으로써, 제2 메모리 셀(MC2)의 현재 저항 상태를 판독할 수 있다.
도 6b를 참조하면, 제1 게이트 전극층(222a), 제3 게이트 전극층(222c) 및 제4 게이트 전극층(222d)에 문턱 전압 이상의 크기를 가지는 패스 전압을 인가할 수 있다. 이에 따라, 제1 게이트 전극층(222a), 제3 게이트 전극층(222c) 및 제4 게이트 전극층(222d)이 전기적으로 제어하는 채널층(240)의 부분 내에 전도성 채널(2000)이 형성될 수 있다. 제2 게이트 전극층(222b)에 0V의 전압을 인가하거나 상기 문턱 전압보다 작은 크기의 전압을 인가함으로써, 제2 게이트 전극층(222b)이 전기적으로 제어하는 채널층(240)의 부분 내에 전도성 채널을 형성하지 않는다. 이에 따라, 제2 메모리 셀(MC2)에 속하는 채널층(240)의 부분 내에서 전도성 채널(2000)이 단절될 수 있다.
이어서, 채널층(240)의 수직 방향의 양 단부 사이에 읽기 전압을 인가하고, 동작 전류(Ir2)를 측정한다. 일 예로서, 상기 읽기 전압은 채널 하부 컨택층(210)과 상기 채널 상부 컨택층(미도시) 사이에 인가될 수 있다. 동작 전류(Ir2)는 채널층(240)의 전도성 채널(2000)을 따라 흐를 수 있다. 다만, 전도성 채널(2000)이 제2 메모리 셀(MC2)에 속하는 채널층(240)의 부분에서 단절되므로, 동작 전류(Ir2)는 전도성 채널(2000)의 단절된 양단(2000E1, 2000E2)에서, 가변 저항 메모리층(250)을 통해 흐를 수 있다. 측정된 동작 전류(Ir2)로부터 전도성 채널(2000)의 단절된 양단(2000E1, 2000E2) 사이의 저항을 산출함으로써, 제2 메모리 셀(MC2)의 현재 저항 상태를 판독할 수 있다.
도 4의 S14 단계를 참조하면, 상기 대상 메모리 셀의 상기 현재 저항 상태와 상기 목표 저항 상태를 비교한다. S14 단계는 순차적으로 진행되는 S141 단계와 S142 단계를 포함할 수 있다. 먼저, 도 4의 S141 단계를 참조하면, 상기 대상 메모리 셀의 상기 현재 저항 상태가 상기 목표 저항 상태와 동일한지 여부를 판단한다. 상기 대상 메모리 셀의 상기 현재 저항 상태와 상기 목표 저항 상태가 동일하면, 상기 대상 메모리 셀은 상기 현재 저항 상태를 유지하며 상기 대상 메모리 셀에 대한 프로그램 동작은 종료된다. 상기 대상 메모리 셀의 상기 저항 상태와 상기 목표 저항 상태가 동일하지 않으면, S142 단계로 이동한다.
도 4의 S142 단계를 참조하면, 상기 대상 메모리 셀의 상기 현재 저항 상태가 상기 목표 저항 상태보다 저항이 높으면, S15 단계로 이동하여 상기 대상 메모리 셀에 대하여 양의 프로그램 동작을 수행한다. 상기 양의 프로그램 동작은 상기 대상 메모리 셀의 상기 가변 저항 소자의 저항을 감소시켜 상기 현재 저항 상태를 상기 목표 저항 상태로 변환시키는 동작일 수 있다. 반대로, 상기 대상 메모리 셀의 상기 현재 저항 상태가 상기 목표 저항 상태보다 저항이 낮으면 S16 단계로 이동하여 상기 대상 메모리 셀에 대하여 음의 프로그램 동작을 수행한다. 상기 음의 프로그램 동작은 상기 대상 메모리 셀의 상기 가변 저항 소자의 저항을 증가시켜 상기 현재 저항 상태를 상기 목표 저항 상태로 변환시키는 동작일 수 있다.
일 실시 예로서, 도 5에서, 상기 대상 메모리 셀인 제2 메모리 셀(MC2)의 현재 저항 상태(Ri)가 제5 저항 상태(R5)이며, 목표 저항 상태(Rf1)가 제3 저항 상태(R3)인 경우에, S15 단계에서 상기 양의 프로그램 동작이 수행된다. 다른 실시 예로서, 도 5에서, 상기 대상 메모리 셀인 제2 메모리 셀(MC2)의 현재 저항 상태(Ri)가 제5 저항 상태(R5)이며, 목표 저항 상태(Rf2)가 제7 저항 상태(R7)인 경우, S16 단계에서 상기 음의 프로그램 동작이 수행된다.
한편, 이하에서는, 도 7a 및 도 7b를 이용하여, 제2 메모리 셀(MC2)에 대한 상기 양의 프로그램 동작 방식 및 음의 프로그램 동작 방식을 구체적으로 설명한다.
도 7a를 참조하면, 상기 대상 메모리 셀인 제2 메모리 셀(MC2)을 제외한 제1 메모리 셀(MC1), 제2 메모리 셀(MC3) 및 제4 메모리 셀(MC4)의 제1 트랜지스터 소자(TR1), 제3 트랜지스터 소자(TR3) 및 제4 트랜지스터 소자(TR4)를 각각 턴온 시켜 제1 전도성 채널(ch1), 제3 전도성 채널(ch3) 및 제4 전도체 채널(ch4)을 형성한다. 이 때, 제2 메모리 셀(MC2)의 제2 트랜지스터 소자(TR2)는 턴오프 시킨다. 일 예로서, 제1 트랜지스터 소자(TR1), 제3 트랜지스터 소자(TR3) 및 제4 트랜지스터 소자(TR4)를 각각 턴온시키기 위해, 제1 게이트 전극층(G1), 제3 게이트 전극층(G3) 및 제4 게이트 전극층(G4)에 문턱 전압 이상의 크기를 가지는 패스 전압을 인가할 수 있다. 제2 트랜지스터 소자(TR2)의 제2 게이트 전극층(G2)에는 0V 또는 상기 문턱 전압보다 작은 크기의 전압이 인가될 수 있다.
이어서, 비트 라인(BL)과 소스 라인(SL) 사이에 쓰기 전압을 인가한다. 일 실시 예로서, 상기 양의 프로그램 동작을 수행하는 경우, 소스 라인(SL)에 OV를 인가하고, 비트 라인(BL)에 양의 극성을 가지는 쓰기 전압을 인가할 수 있다. 다른 실시 예로서, 상기 음의 프로그램 동작을 수행하는 경우, 소스 라인(SL)에 0V를 인가하고, 비트 라인(BL)에 음의 극성을 가지는 쓰기 전압을 인가할 수 있다.
상기 쓰기 전압에 의해 발생하는 동작 전류(Iw1)가 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)를 통과하여 흐를 수 있다. 동작 전류(Iw1)는 제1 메모리 셀(MC1), 제3 메모리 셀(MC3) 및 제4 메모리 셀(MC4)을 통과할 때, 제1 전도성 채널(ch1), 제3 전도성 채널(ch3), 제4 전도체 채널(ch4)을 따라 흐를 수 있다. 제2 메모리 셀(MC2)의 제2 트랜지스터 소자(TR2)에는 전도성 채널이 형성되지 않으므로, 동작 전류(Iw1)는 제2 메모리 셀(MC2)을 통과할 때, 제2 가변 저항 소자(VRb)를 따라 흐를 수 있다. 이에 따라, 상기 쓰기 전압이 인가될 때, 제2 메모리 셀(MC2)의 제2 가변 저항 소자(VRb)의 양단에 양의 극성 또는 음의 극성을 가지는 프로그램 전압(Vpg1)이 인가될 수 있다. 이 때, 프로그램 전압(Vpg1)의 극성은 상기 쓰기 전압의 극성을 따를 수 있다. 프로그램 전압(Vpg1)은 제2 가변 저항 소자(VRb)의 전기적 저항을 변화시킬 수 있다. 일 예로서, 상기 양의 극성을 가지는 프로그램 전압(Vpg1)이 인가되는 경우, 제2 가변 저항 소자(VRb)의 저항이 감소하여 저저항 상태로 변환되고, 상기 음의 극성을 가지는 프로그램 전압(Vpg1)이 인가되는 경우, 제2 가변 저항 소자(VRb)의 저항이 증가하여 고저항 상태로 변환될 수 있다. 상기 쓰기 전압이 제거된 후에, 제2 가변 저항 소자(VRb)는 변화된 전기적 저항의 상태를 비휘발적으로 저장할 수 있다. 상술한 과정을 통해 제2 메모리 셀(MC2)의 제2 가변 저항 소자(VRb)에 대한 프로그램 동작을 진행할 수 있다.
도 7b를 참조하면, 제1 게이트 전극층(222a), 제3 게이트 전극층(222c) 및 제4 게이트 전극층(222d)에 문턱 전압 이상의 크기를 가지는 패스 전압을 인가할 수 있다. 이에 따라, 제1 게이트 전극층(222a), 제3 게이트 전극층(222c) 및 제4 게이트 전극층(222d)이 전기적으로 제어하는 채널층(240)의 부분 내에 전도성 채널(2000)이 형성될 수 있다. 제2 게이트 전극층(222b)에는 0V의 전압을 인가하거나 상기 문턱 전압보다 작은 크기의 전압을 인가함으로써, 제2 게이트 전극층(222b)이 전기적으로 제어하는 채널층(240)의 부분 내에 전도성 채널을 형성하지 않는다. 이에 따라, 제2 메모리 셀(MC2)에 속하는 채널층(240)의 부분 내에서 전도성 채널(2000)이 단절될 수 있다.
이어서, 채널층(240)의 수직 방향의 양 단부 사이에 쓰기 전압을 인가할 수 있다. 일 예로서, 상기 쓰기 전압은 채널 하부 컨택층(210)과 상기 채널 상부 컨택층(미도시) 사이에 인가될 수 있다.
상기 쓰기 전압에 의해 발생하는 동작 전류(Iw2)가 채널층(240)의 전도성 채널(2000)을 따라 흐를 수 있다. 다만, 전도성 채널(2000)이 제2 메모리 셀(MC2)에 속하는 채널층(240)의 부분에서 단절되므로, 동작 전류(Iw2)는 전도성 채널(2000)의 단절된 양단(2000E1, 2000E2)에서, 가변 저항 메모리층(250)을 통해 흐를 수 있다. 이에 따라, 상기 쓰기 전압이 인가될 때, 전도성 채널(2000)의 단절된 양단(2000E1, 2000E2) 사이의 가변 저항 메모리층(250)에 양의 극성 또는 음의 극성을 가지는 프로그램 전압(Vpg2)이 인가될 수 있다. 이 때, 프로그램 전압(Vpg2)의 극성은 상기 쓰기 전압의 극성을 따를 수 있다. 프로그램 전압(Vpg2)은 제 메모리 셀(MC2)에 속하는 가변 저항 메모리층(250)의 부분의 전기적 저항을 변화시킬 수 있다. 일 예로서, 상기 양의 극성을 가지는 프로그램 전압(Vpg2)이 인가되는 경우, 전도성 채널(2000)의 단절된 양단(2000E1, 2000E2) 사이에서 가변 저항 메모리층(250)의 전기적 저항이 감소하여 저저항 상태로 변환될 수 있다. 다른 예로서, 상기 음의 극성을 가지는 프로그램 전압(Vpg2)이 인가되는 경우, 전도성 채널(2000)의 단절된 양단(2000E1, 2000E2) 사이에서 가변 저항 메모리층(250)의 전기적 저항이 증가하여 고저항 상태로 변환될 수 있다. 상기 쓰기 전압이 제거된 후에, 제2 가변 저항 메모리층(250)의 부분은 변화된 전기적 저항을 비휘발적으로 저장할 수 있다. 상술한 과정을 통해 제2 메모리 셀(MC2)의 가변 저항 메모리층(250)의 부분에 대한 프로그램 동작을 진행할 수 있다.
일 실시 예로서, 도 4를 다시 참조하면, S142 단계로부터 S15 단계로 이동한 경우, S15 단계에서 상기 대상 메모리 셀에 대한 양의 프로그램 동작을 수행한다. 도 5를 참조하여 설명한 바와 같이, 상기 대상 메모리 셀인 제2 메모리 셀(MC2)의 현재 저항 상태(Ri)가 제5 저항 상태(R5)이며, 목표 저항 상태(Rf1)가 제3 저항 상태(R3)인 경우, 제2 메모리 셀(MC2)에 대해 상기 양의 프로그램 동작을 수행할 수 있다. 상기 양의 프로그램 동작은, 일 예로서, 도 8a에 도시되는 제1 내지 제N 기록 단계(P1p, P2p, P3p, ??, PNp)와 제1 내지 제N 검증 단계(P1f, P2f, P3f, ??, PNf)를 포함하는 프로그램 루프를 통해 진행될 수 있다.
도 4를 다시 참조하면, S15 단계는 순차적으로 진행되는 S151 단계와 S152 단계를 포함할 수 있다. S151 단계에서, 상기 대상 메모리 셀인 제2 메모리 셀(MC2)의 상기 가변 저항 소자에 양의 극성의 프로그램 전압을 인가한다. 구체적으로, 도 8a를 참조하면, 제1 포지티브(positive) 프로그램 펄스 전압(Vsp1)을 상기 가변 저항 소자에 인가하여, 상기 가변 저항 소자의 저항 상태를 목표 저항 상태(Rf1)인 제3 저항 상태(R3)로 변환시키는 제1 기록 단계(P1p)를 진행한다. 제1 포지티브 프로그램 펄스 전압(Vsp1)은 양의 극성을 가질 수 있다. S152 단계에서, 제2 메모리 셀(MC2)의 상기 가변 저항 소자에 도 8a에 도시되는 양의 극성을 가지는 검증 펄스 전압(Vf)을 인가하여 제1 기록 단계(V1p)를 검증하는 제1 검증 단계(P1f)를 진행할 수 있다. 제1 검증 단계(P1f)는 제1 기록 단계(P1p)를 통해 제2 메모리 셀(MC2)의 상기 가변 저항 소자 내에 기록된 저항 상태가 목표 저항 상태(Rf1)와 동일한 지 여부를 판단하는 단계일 수 있다.
S152 단계에서, 제2 메모리 셀(MC2)의 상기 가변 저항 소자 내에 기록된 저항 상태가 목표 저항 상태(Rf1)인 제3 저항 상태(R3)와 동일한 것으로 검증되는 경우, 제2 메모리 셀(MC2)은 제3 저항 상태(R3)를 유지하며 제2 메모리 셀(MC2)에 대한 프로그램 동작은 종료될 수 있다. 구체적으로, 제2 메모리 셀(MC2)의 상기 가변 저항 소자 내에 기록된 저항이 도 5의 제2 기준 저항(Rv2)와 제3 기준 저항(Rv3) 사이의 값일 때, 제3 저항 상태(R3)인 것으로 검증되고, 상기 프로그램 동작은 종료될 수 있다.
반면에 S152 단계에서, 제2 메모리 셀(MC2)의 상기 가변 저항 소자 내에 기록된 저항 상태가 목표 저항 상태(Rf1)와 동일하지 않은 것으로 검증되는 경우, S142 단계로 다시 이동한다. 이어서, S142 단계에서, 상기 가변 저항 소자 내에 기록된 저항 상태가 상기 현재 저항 상태로 대체되고, 상기 대체된 현재 저항 상태와 목표 저항 상태(Rf1)를 비교하는 동작을 다시 수행하게 된다. S142 단계의 저항 상태의 비교 결과에 따라, S15 단계에서 상기 양의 프로그램 동작을 재수행하거나 또는 S16 단계에서 음의 프로그램 동작을 수행할 수 있다. 구체적으로, 제2 메모리 셀(MC2)의 상기 가변 저항 소자 내에 기록된 저항이 도 5의 제3 기준 저항(Rv3)보다 클 경우, S15 단계에서 상기 양의 프로그램 동작을 재수행한다. 제2 메모리 셀(MC2)의 상기 가변 저항 소자 내에 기록된 저항이 도 5의 제2 기준 저항(Rv2)보다 작을 경우, S16 단계에서 상기 음의 프로그램 동작을 수행한다.
일 실시 예에 있어서, S15 단계에서 상기 양의 프로그램 동작을 재수행할 경우, S151 단계에서 제2 메모리 셀(MC2)의 상기 가변 저항 소자에 대해 제2 기록 단계가 진행될 수 있다. 도 8a를 참조하면, 상기 제2 기록 단계는 상기 가변 저항 소자에 양의 극성을 가지는 제2 포지티브 프로그램 펄스 전압(Vsp2)를 인가하는 단계(P2p)일 수 있다. 제2 포지티브 프로그램 펄스 전압(Vsp2)의 크기는 제1 기록 단계(P1p)의 제1 포지티브 프로그램 펄스 전압(Vsp1)의 크기보다 스텝 전압(Vs1)만큼 클 수 있다.
이어서, S152 단계에서, 상기 가변 저항 소자에 도 8a의 검증 펄스 전압(Vf)을 인가하는 제2 검증 단계(P2f)를 수행하여 제2 기록 단계(P2p)를 검증할 수 있다. 제2 검증 단계(P2f)에서, 상기 가변 저항 소자에 기록된 저항 상태가 목표 저항 상태(Rf1)와 동일한 것으로 검증되는 경우, 제2 메모리 셀(MC2)에 대한 프로그램 동작은 종료될 수 있다. 제2 검증 단계(P2f)에서, 상기 가변 저항 소자에 기록된 저항 상태가 목표 저항 상태(Rf1)와 동일하지 않은 것으로 검증되는 경우, S142 단계로 다시 이동할 수 있다.
도 8a를 참조하면, 제2 메모리 셀(MC2)에 기록된 저항 상태가 목표 저항 상태(Rf1)보다 저항이 클 경우, 스텝 전압(Vs1) 만큼 펄스 전압의 크기를 증가시키면서 포지티브 프로그램 펄스 전압(Vsp3, ..., VspN)을 인가하는 양의 기록 단계(P3p, ..., PNp), 및 양의 기록 단계(P3p, ..., PNp) 사이에 진행하는 검증 단계(P3f, ..., PNf)를 계속 수행할 수 있다. 이때, 양의 기록 단계(P3p, ..., PNp)는 제2 메모리 셀(MC2)에 기록된 저항 상태가 목표 저항 상태(Rf1)와 동일하거나 제2 메모리 셀(MC2)에 기록된 저항 상태가 목표 저항 상태(Rf1)보다 낮을 때까지 반복하여 진행될 수 있다.
즉, 도 8a의 양의 기록 단계(P3p, ..., PNp)를 순차적으로 수행하는 과정에서, 제2 메모리 셀(MC2)에 기록된 저항 상태가 도 5의 목표 저항 상태(Rf1)인 제3 저항 상태(R3)를 만족시키는 경우, 프로그램 동작은 종료될 수 있다. 다르게는, 도 8a의 양의 기록 단계(P3p, ..., PNp)를 순차적으로 수행하는 과정에서, 제2 메모리 셀(MC2)에 기록된 저항 상태가 도 5의 목표 저항 상태(Rf1)인 제3 저항 상태(R3)보다 저항이 작아지는 경우, S16 단계로 이동하여 상기 음의 프로그램 동작이 수행될 수 있다.
일 실시 예에 있어서, 스텝 전압(Vs1)의 크기는 S151 단계에서 도 8a의 제1 기록 단계(P1p)를 수행하기 전에 결정될 수 있다. 다른 실시 예에 있어서, 스텝 전압(Vs1)의 크기는 S152 단계의 제1 검증 단계(P1f)의 결과에 근거하여 결정될 수 있다.
다른 실시 예로서, 도 4를 다시 참조하면, S142 단계로부터 S16 단계로 이동한 경우, S16 단계에서 상기 대상 메모리 셀에 대한 음의 프로그램 동작을 수행한다. 도 5를 참조하여 설명한 바와 같이, 상기 대상 메모리 셀인 제2 메모리 셀(MC2)의 현재 저항 상태(Ri)가 제5 저항 상태(R5)이며, 목표 저항 상태(Rf2)가 제7 저항 상태(R7)인 경우, 제2 메모리 셀(MC2)에 대해 상기 음의 프로그램 동작을 수행할 수 있다. 상기 음의 프로그램 동작은, 일 예로서, 도 8b에 도시되는 제1 내지 제N 기록 단계(P1n, P2n, P3n, ..., PNn)와 제1 내지 제N 검증 단계(P1f, P2f, P3f, ..., PNf)를 구비하는 프로그램 루프를 통해 진행될 수 있다.
S16 단계는 순차적으로 진행되는 S161 단계와 S162 단계를 포함할 수 있다. S161 단계에서, 상기 대상 메모리 셀인 제2 메모리 셀(MC2)의 상기 가변 저항 소자에 음의 극성의 프로그램 전압을 인가한다. 구체적으로, 도 8b를 참조하면, 제1 네거티브(negative) 프로그램 펄스 전압(Vsn1)을 상기 가변 저항 소자에 인가하여, 상기 가변 저항 소자의 저항 상태를 목표 저항 상태(Rf2)인 제7 저항 상태(R7)로 변환시키는 제1 기록 단계(P1n)를 진행한다. 제1 네거티브 프로그램 펄스 전압(Vsn1)은 음의 극성을 가질 수 있다. S162 단계에서, 제2 메모리 셀(MC2)의 상기 가변 저항 소자에 도 8b에 도시되는 양의 극성을 가지는 검증 펄스 전압(Vf)을 인가하여 제1 기록 단계(P1n)를 검증하는 제1 검증 단계(P1f)를 진행할 수 있다. 제1 검증 단계(P1f)는 제1 기록 단계(P1n)를 통해 제2 메모리 셀(MC2)의 상기 가변 저항 소자 내에 기록된 저항 상태가 목표 저항 상태(Rf2)와 동일한 지 여부를 판단하는 단계일 수 있다.
S162 단계에서, 제2 메모리 셀(MC2)의 상기 가변 저항 소자 내에 기록된 저항 상태가 목표 저항 상태(Rf2)인 제7 저항 상태(R7)와 동일한 것으로 검증되는 경우, 제2 메모리 셀(MC2)은 제7 저항 상태(R7)를 유지하며 제2 메모리 셀(MC2)에 대한 프로그램 동작은 종료될 수 있다. 구체적으로. 제2 메모리 셀(MC2)의 상기 가변 저항 소자 내에 기록된 저항이 도 5의 제6 기준 저항(Rv6)와 제7 기준 저항(Rv7) 사이의 값일 때, 제7 저항 상태(R7)인 것으로 검증되고, 상기 프로그램 동작은 종료될 수 있다.
반면에 S162 단계에서, 제2 메모리 셀(MC2)의 상기 가변 저항 소자 내에 기록된 저항 상태가 목표 저항 상태(Rf2)와 동일하지 않은 것으로 검증되는 경우, S142 단계로 다시 이동한다. 이어서, S142 단계에서, 상기 가변 저항 소자 내에 기록된 저항 상태가 상기 현재 저항 상태로 대체되고, 상기 대체된 현재 저항 상태와 목표 저항 상태(Rf2)를 비교하는 동작을 다시 수행하게 된다. S142 단계의 저항 상태의 비교 결과에 따라, S16 단계에서 상기 음의 프로그램 동작을 재수행하거나 또는 S15 단계에서 상기 양의 프로그램 동작을 수행할 수 있다. 일 실시 예에 따르면, 제2 메모리 셀(MC2)의 상기 가변 저항 소자 내에 기록된 저항이 제6 기준 저항(Rv6)보다 작을 경우, S16 단계에서 상기 음의 프로그램 동작을 재수행한다. 제2 메모리 셀(MC2)의 상기 가변 저항 소자 내에 기록된 저항이 제7 기준 저항(Rv7)보다 클 경우, S15 단계에서 상기 양의 프로그램 동작을 수행한다.
일 실시 예에 있어서, S16 단계에서 상기 음의 프로그램 동작을 재수행할 경우, S161 단계에서 제2 메모리 셀(MC2)의 상기 가변 저항 소자에 대해 제2 기록 단계가 진행될 수 있다. 도 8b를 참조하면, 상기 제2 기록 단계는 상기 가변 저항 소자에 음의 극성을 가지는 제2 네거티브 프로그램 펄스 전압(Vsn2)을 인가하는 단계(P2n)일 수 있다. 제2 네거티브 프로그램 펄스 전압(Vsn2)의 크기는 제1 기록 단계(P1n)의 제1 네거티브 프로그램 펄스 전압(Vsn1)의 크기보다 스텝 전압(Vs2)만큼 클 수 있다.
이어서, S162 단계에서, 상기 가변 저항 소자에 도 8b의 검증 펄스 전압(Vf)을 인가하는 제2 검증 단계(P2f)를 수행하여 제2 기록 단계(P2n)를 검증할 수 있다. 제2 검증 단계(P2f)에서, 상기 가변 저항 소자에 기록된 저항 상태가 목표 저항 상태(Rf2)와 동일한 것으로 검증되는 경우, 제2 메모리 셀(MC2)에 대한 프로그램 동작은 종료될 수 있다. 제2 검증 단계(P2f)에서, 상기 가변 저항 소자에 기록된 저항 상태가 목표 저항 상태(Rf2)와 동일하지 않은 것으로 검증되는 경우, S142 단계로 다시 이동할 수 있다.
도 8b를 참조하면, 제2 메모리 셀(MC2)에 기록된 저항 상태가 목표 저항 상태(Rf2)보다 저항이 작을 경우, 스텝 전압(Vs2)만큼 펄스 전압의 크기를 증가시키면서 네거티브 프로그램 전압(Vsn3, ??, VsnN)을 인가하는 음의 기록 단계(P3n, ?? PNn) 및 음의 기록 단계(P3n, ?? PNn) 사이에 진행하는 검증 단계(P3f, ??, PNf)를 계속 수행할 수 있다. 이때, 음의 기록 단계(V3n, V4n, ?? VNn)는 제2 메모리 셀(MC2)에 기록된 저항 상태가 목표 저항 상태(Rf2)와 동일하거나 제2 메모리 셀(MC2)에 기록된 저항 상태가 목표 저항 상태(Rf2)보다 높을 때까지 반복하여 진행될 수 있다. 제2 메모리 셀(MC2)에 기록된 저항 상태가 목표 저항 상태(Rf2)인 제7 저항 상태(R7)보다 저항이 커지는 경우, S15 단계로 이동하여 상기 양의 프로그램 동작이 수행될 수 있다.
일 실시 예에 있어서, 스텝 전압(Vs2)의 크기는 S161 단계에서 도 8b의 제1 기록 단계(P1n)를 수행하기 전에 결정될 수 있다. 다른 실시 예에 있어서, 스텝 전압(Vs2)의 크기는 S162 단계의 제1 검증 단계(P1f)의 결과에 근거하여 결정될 수 있다.
상술한 바와 같이, 도 4의 순서도에 따르는 단계들을 진행하여, 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치에 대한 프로그램 동작을 수행할 수 있다.
상술한 바와 같이, 도 4의 S15 단계의 양의 프로그램 동작을 위해 도 8a의 프로그램 루프가 제공되고 있으며, 도 4의 S16 단계의 음의 프로그램 동작을 위해 도 8b의 프로그램 루프가 제공되고 있으나, 본 개시된 사상은 반드시 이에 한정되지 않는다. 구체적으로, 도 8a의 프로그램 루프에서는, 제1 내지 제N 포지티브 프로그램 전압들(Vsp1, Vsp2, Vsp3, ?? VspN)이 일정한 스텝 전압(Vs1)만큼 순차적으로 증가하고 있으나, 몇몇 다른 실시예들에 있어서, 제1 내지 제N 포지티브 프로그램 전압들(Vsp1, Vsp2, Vsp3, ?? VspN)은 반드시 일정한 전압 크기로 순차적으로 증가하지 않을 수 있다. 마찬가지로, 도 8b의 프로그램 루프에서는, 제1 내지 제N 네거티브 프로그램 전압들(Vsn1, Vsn2, Vsn3, ?? VsnN)은 일정한 스텝 전압(Vs2)만큼 순차적으로 증가하고 있으나, 몇몇 다른 실시예들에 있어서, 제1 내지 제N 네거티브 프로그램 전압들(Vsn1, Vsn2, Vsn3, ?? VsnN)은 반드시 일정한 전압 크기로 순차적으로 증가하지 않을 수 있다.
본 개시의 일 실시 예에 따르는 가변 저항 소자를 각각 구비하는 복수의 메모리 셀 중 어느 하나에 대해 프로그램을 연속적으로 진행할 때, 종래의 플래시 메모리 장치와 같은 소거 동작은 요청되지 않을 수 있다. 즉, 종래의 플래시 메모리 장치에서는, 제1 프로그램 동작이 완료된 메모리 셀에 제2 프로그램 동작을 수행할 때, 상기 메모리 셀의 전하 저장층에서 상기 제1 프로그램 동작에 의해 저장된 전자를 비우는 소거 동작이 먼저 수행될 수 있다. 상기 소거 동작이 완료된 상기 메모리 셀에 상기 제2 프로그램 동작이 수행될 수 있다. 이에 반해, 본 개시의 실시 예에 따르는 가변 저항 소자를 포함하는 비휘발성 메모리 장치에서는, 상기 메모리 셀 내의 상기 가변 저항 소자의 저항을 현재 저항 상태로부터 멀티 레벨 저항 상태 중 어느 하나인 목표 저항 상태로 바로 변환시킬 수 있다. 이에 따라, 상기 메모리 셀에 대한 신호 정보의 프로그램 속도를 향상시킬 수 있다.
또한, 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 프로그램 방법에서, 양의 프로그램 동작 또는 음의 프로그램 동작을 수행할 때, 복수의 기록 단계와 복수의 검증 단계를 구비하는 프로그램 루프를 적용할 수 있다. 이를 통해, 신호 정보의 저장시 보다 정밀한 신호 레벨 제어가 가능할 수 있어, 프로그램 동작이 신뢰성 있게 수행될 수 있다.
본 출원의 다양한 실시 예들에 따르는 비휘발성 메모리 장치는, 종래의 NAND 플래시 소자와 유사한 셀 구조를 가질 수 있다. 일 예로서, 상기 비휘발성 메모리 장치는 도 1에 도시되는 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)을 포함하는 스트링(S)을 복수개 포함할 수 있다. 이때, 복수의 스트링(S) 각각의 일단은 공통의 비트 라인(BL)에 연결되고, 복수의 스트링(S) 각각의 다른 일단은 공통의 소스 라인(SL)에 연결될 수 있다. 이와 같은 방법으로, 상기 비휘발성 메모리 장치는 복수의 스트링(S)을 포함하는 메모리 블록을 구비할 수 있다.
또한, 복수의 스트링(S) 각각의 제1 메모리셀(MC1)의 제1 게이트 전극층(G1)이 서로 연결됨으로써, 복수의 제1 메모리셀들(MC1)이 제1 페이지를 구성할 수 있다. 동일한 방식으로 복수의 제2 메모리셀(MC2), 복수의 제3 메모리셀(MC3) 및 복수의 제4 메모리 셀(MC4)이 각각 제2 페이지, 제3 페이지 및 제4 페이지를 구성할 수 있다.
본 개시의 실시 예에 따르는 비휘발성 메모리 장치의 경우, 상술한 셀 구조에서 양의 프로그램 동작, 음의 프로그램 동작 및 읽기 동작이 셀 단위로 랜덤 억세스(random access) 방식으로 진행될 수 있다. 이에 반해, 종래의 NAND 플래시 소자의 경우, 소거(erase) 동작은 메모리 블록 단위로 수행되며, 프로그램 동작 및 읽기 동작은 페이지 단위로 수행될 수 있다. 이에 따라, 본 개시의 실시 예에 따르는 비휘발성 메모리 장치의 경우, 상기 동작 방식에 기인하여 셀 신호 정보에 대한 저장 용량이 증가할 수 있다.이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1, 2: 비휘발성 메모리 장치,
21: 홀 패턴,
U21: 동작 유닛
MC1, MC2, MC3, MC4: 제1 내지 제4 메모리 셀,
TR1, TR2, TR3, TR4: 제1 내지 제4 트랜지스터 소자
VRa, VRb, VRc, VRd: 제1 내지 제4 가변 저항 소자,
201: 기판,
202: 베이스 절연층,
210: 채널 하부 컨택층,
220: 게이트 구조물,
222a, 222b, 222c, 222d: 제1 내지 제4 게이트 전극층,
223a, 223b, 223c, 223d, 223e: 제1 내지 제5 층간 절연층,
230: 게이트 절연층, 240: 채널층, 250: 가변 저항 메모리층,
260: 필링 절연층.

Claims (21)

  1. 복수의 메모리 셀을 포함하는 메모리 요소를 제공하되, 상기 복수의 메모리 셀 각각은 가변 저항 소자를 포함하는 단계;
    복수의 메모리 셀 중 대상 메모리 셀을 선정하는 단계;
    상기 대상 메모리 셀의 상기 가변 저항 소자에 기록할 목표 저항 상태를 결정하는 단계;
    상기 대상 메모리 셀의 상기 가변 저항 소자의 현재 저항 상태를 판독하는 단계;
    상기 현재 저항 상태와 상기 목표 저항 상태를 비교하는 단계; 및
    상기 현재 저항 상태와 상기 목표 저항 상태가 서로 다른 경우, 상기 대상 메모리 셀의 상기 가변 저항 소자에 대해 양의 프로그램 동작(positive program) 및 음의 프로그램 동작(negative program) 중 어느 하나를 수행하는 단계를 포함하되,
    상기 양의 프로그램 동작은 양의 극성을 가지는 프로그램 전압을 상기 대상 메모리 셀의 상기 가변 저항 소자에 인가하는 과정을 포함하고, 상기 음의 프로그램 동작은 음의 극성을 가지는 프로그램 전압을 상기 대상 메모리 셀의 상기 가변 저항 소자에 인가하는 과정을 포함하는
    비휘발성 메모리 장치의 프로그램 방법.
  2. 제1 항에 있어서,
    상기 비교한 상기 현재 저항 상태와 상기 목표 저항 상태가 동일한 경우,
    상기 대상 메모리 셀의 상기 가변 저항 소자에 대한 프로그램 동작을 종료하는
    비휘발성 메모리 장치의 프로그램 방법.
  3. 제1 항에 있어서,
    상기 양의 프로그램 및 상기 음의 프로그램 동작 중 어느 하나를 수행하는 단계는
    상기 현재 저항 상태가 상기 목표 저항 상태보다 높은 경우, 상기 대상 메모리 셀의 상기 가변 저항 소자의 저항을 감소시키는 상기 양의 프로그램 동작을 수행하되,
    상기 양의 프로그램 동작은
    양의 극성의 제1 포지티브(positive) 프로그램 펄스 전압을 상기 가변 저항 소자에 인가하는 제1 기록 단계, 및 양의 극성의 검증 펄스 전압을 상기 가변 저항 소자에 인가하여 상기 제1 기록 단계를 검증하는 제1 검증 단계를 포함하는
    비휘발성 메모리 장치의 프로그램 방법.
  4. 제3 항에 있어서,
    상기 제1 검증 단계에 의해 검증된 상기 가변 저항 소자의 저항 상태가 상기 목표 저항 상태보다 높은 경우, 상기 제1 포지티브 프로그램 펄스 전압보다 스텝 전압만큼 큰 제2 포지티브(positive) 프로그램 펄스 전압을 상기 가변 저항 소자에 인가하는 제2 기록 단계; 및
    상기 검증 펄스 전압을 상기 가변 저항 소자에 인가하여 상기 제2 기록 단계를 검증하는 제2 검증 단계를 더 포함하는
    비휘발성 메모리 장치의 프로그램 방법.
  5. 제3 항에 있어서,
    상기 제1 검증 단계에 의해 검증된 상기 가변 저항 소자의 저항 상태가 상기 목표 저항 상태를 만족하는 경우, 상기 양의 프로그램 동작을 종료하는
    비휘발성 메모리 장치의 프로그램 방법.
  6. 제3 항에 있어서,
    상기 제1 검증 단계에 의해 검증된 상기 가변 저항 소자의 저항 상태가 상기 목표 저항 상태보다 낮은 경우,
    상기 가변 저항 소자에 대해 상기 음의 프로그램 동작을 수행하는 단계를 더 포함하는
    비휘발성 메모리 장치의 프로그램 방법.
  7. 제1 항에 있어서,
    상기 양의 프로그램 및 상기 음의 프로그램 동작 중 어느 하나를 수행하는 단계는
    상기 현재 저항 상태가 상기 목표 저항 상태보다 낮은 경우, 상기 가변 저항 소자의 저항을 증가시키는 상기 음의 프로그램 동작을 수행하되,
    상기 음의 프로그램 동작은
    음의 극성의 제1 네거티브(negative) 프로그램 펄스 전압을 상기 가변 저항 소자에 인가하는 제1 기록 단계, 및 양의 극성의 검증 펄스 전압을 상기 가변 저항 소자에 인가하여 상기 제1 기록 단계를 검증하는 제1 검증 단계를 포함하는
    비휘발성 메모리 장치의 프로그램 방법.
  8. 제7 항에 있어서,
    상기 제1 검증 단계에 의해 검증된 상기 가변 저항 소자의 저항 상태가 상기 목표 저항 상태보다 낮은 경우, 상기 제1 네거티브 프로그램 펄스 전압의 크기보다 스텝 전압만큼 큰 제2 네거티브 프로그램 펄스 전압을 상기 가변 저항 소자에 인가하는 제2 기록 단계; 및
    상기 검증 펄스 전압을 상기 가변 저항 소자에 인가하여 상기 제2 기록 단계를 검증하는 제2 검증 단계를 더 포함하는
    비휘발성 메모리 장치의 프로그램 방법.
  9. 제7 항에 있어서,
    상기 제1 검증 단계에 의해 검증된 상기 가변 저항 소자의 저항 상태가 상기 목표 저항 상태를 만족하는 경우, 상기 음의 프로그램 동작을 종료하는
    비휘발성 메모리 장치의 프로그램 방법.
  10. 제7 항에 있어서,
    상기 제1 검증 단계에 의해 검증된 상기 가변 저항 소자의 저항 상태가 상기 목표 저항 상태보다 높은 경우,
    상기 가변 저항 소자에 대해 상기 양의 프로그램 동작을 수행하는
    비휘발성 메모리 장치의 프로그램 방법.
  11. 제1 항에 있어서,
    상기 가변 저항 소자는 멀티 레벨의 저항 상태를 가지며,
    상기 양의 프로그램 동작 및 상기 음의 프로그램 동작은
    상기 가변 저항 소자의 저항을 상기 현재 저항 상태로부터 상기 멀티 레벨의 저항 상태 중 상기 목표 저항 상태로 바로 변환시키도록 구성되는
    비휘발성 메모리 장치의 프로그램 방법.
  12. 제1 항에 있어서,
    상기 메모리 요소는
    기판;
    상기 기판에 수직인 방향으로 연장되는 채널층;
    상기 채널층 상에 배치되는 가변 저항 메모리층 및
    상기 채널층과 인접하여 배치되며, 상기 기판에 수직인 방향을 따라 서로 이격하여 배치되는 복수의 게이트 전극층을 포함하는
    비휘발성 메모리 장치의 프로그램 방법.
  13. 기판에 수직인 방향으로 연장되는 채널층을 따라 서로 직렬 연결되는 복수의 메모리 셀을 포함하는 메모리 요소를 제공하되, 상기 복수의 메모리 셀 각각은 상기 채널층의 측면에 배치되는 가변 저항 메모리층 및 게이트 전극층을 포함하는 단계;
    상기 복수의 메모리 셀 중에서 대상 메모리 셀을 선정하고, 상기 대상 메모리 셀의 상기 가변 저항 메모리층에 기록할 목표 저항 상태를 결정하는 단계;
    상기 대상 메모리 셀의 상기 가변 저항 메모리층을 통과하여 흐르는 동작 전류를 측정하여 현재 저항 상태를 판독하는 단계;
    상기 현재 저항 상태와 상기 목표 저항 상태를 비교하는 단계; 및
    상기 현재 저항 상태와 상기 목표 저항 상태가 서로 다른 경우, 상기 대상 메모리 셀의 상기 가변 저항 메모리층에 대해 양의 프로그램 동작 및 음의 프로그램 동작 중 어느 하나를 수행하여, 상기 대상 메모리 셀의 상기 가변 저항 메모리층의 저항을 변화시키는 단계를 포함하는
    비휘발성 메모리 장치의 프로그램 방법.
  14. 제13 항에 있어서,
    상기 가변 저항 메모리층의 상기 현재 저항 상태를 판독하는 단계는
    상기 복수의 메모리 셀 중 상기 대상 메모리 셀을 제외한 나머지 메모리 셀들의 게이트 전극층들에 패스 전압을 인가하여, 상기 나머지 메모리 셀들에 속하는 상기 채널층의 부분에 전도성 채널을 형성하는 단계; 및
    상기 채널층의 상기 수직 방향의 양 단부에 읽기 전압을 인가하여, 상기 나머지 메모리 셀들의 상기 전도성 채널 및 상기 대상 메모리 셀의 상기 가변 저항 메모리층을 통과하는 동작 전류를 측정하는 단계를 포함하는
    비휘발성 메모리 장치의 프로그램 방법.
  15. 제13 항에 있어서,
    상기 비교한 상기 현재 저항 상태와 상기 목표 저항 상태가 동일한 경우,
    상기 대상 메모리 셀의 상기 가변 저항 메모리층에 대한 프로그램 동작을 종료하는
    비휘발성 메모리 장치의 프로그램 방법.
  16. 제13 항에 있어서,
    상기 양의 프로그램 및 상기 음의 프로그램 동작 중 어느 하나를 수행하는 단계는
    상기 현재 저항 상태가 상기 목표 저항 상태보다 높은 경우, 상기 가변 저항 메모리층의 저항을 감소시키는 상기 양의 프로그램 동작을 수행하되,
    상기 양의 프로그램 동작은
    양의 극성의 제1 포지티브 프로그램 펄스 전압을 상기 가변 저항 메모리층에 인가하는 제1 기록 단계, 및 양의 극성의 검증 펄스 전압을 상기 가변 저항 메모리층에 인가하여 상기 제1 기록 단계를 검증하는 제1 검증 단계를 포함하는
    비휘발성 메모리 장치의 프로그램 방법.
  17. 제16 항에 있어서,
    상기 제1 검증 단계에 의해 검증된 상기 가변 저항 메모리층의 저항 상태가 상기 목표 저항 상태보다 높은 경우, 상기 제1 포지티브 프로그램 펄스 전압보다 스텝 전압만큼 큰 제2 포지티브 프로그램 펄스 전압을 상기 가변 저항 메모리층에 인가하는 제2 기록 단계, 및 상기 검증 펄스 전압을 상기 가변 저항 메모리층에 인가하여 상기 제2 기록 단계를 검증하는 제2 검증 단계를 수행하는 단계를 더 포함하고,
    상기 제1 검증 단계에 의해 검증된 상기 가변 저항 메모리층의 저항 상태가 상기 목표 저항 상태보다 낮은 경우, 상기 가변 저항 메모리층의 저항을 증가시키는 상기 음의 프로그램 동작을 수행하는 단계를 더 포함하는
    비휘발성 메모리 장치의 프로그램 방법.
  18. 제13 항에 있어서,
    상기 양의 프로그램 및 상기 음의 프로그램 동작 중 어느 하나를 수행하는 단계는
    상기 현재 저항 상태가 상기 목표 저항 상태보다 낮은 경우, 상기 가변 저항 메모리층의 저항을 증가시키는 상기 음의 프로그램 동작을 수행하되,
    상기 음의 프로그램 동작은
    음의 극성의 제1 네거티브 프로그램 펄스 전압을 상기 가변 저항 메모리층에 인가하는 제1 기록 단계, 및 양의 극성의 검증 펄스 전압을 상기 가변 저항 메모리층에 인가하여 상기 제1 기록 단계를 검증하는 제1 검증 단계를 포함하는
    비휘발성 메모리 장치의 프로그램 방법.
  19. 제18 항에 있어서,
    상기 제1 검증 단계에 의해 검증된 상기 가변 저항 메모리층의 저항 상태가 상기 목표 저항 상태보다 낮은 경우, 상기 제1 제1 네거티브 프로그램 펄스 전압의 크기보다 스텝 전압만큼 큰 제2 네거티브 프로그램 펄스 전압을 상기 가변 저항 메모리층에 인가하는 제2 기록 단계, 및 상기 검증 펄스 전압을 상기 가변 저항 메모리층에 인가하여 상기 제2 기록 단계를 검증하는 제2 검증 단계를 더 포함하고,
    상기 제1 검증 단계에 의해 검증된 상기 가변 저항 메모리층의 저항 상태가 상기 목표 저항 상태보다 높은 경우, 상기 가변 저항 메모리층의 저항을 감소시키는 상기 양의 프로그램 동작을 수행하는 단계를 더 포함하는
    비휘발성 메모리 장치의 프로그램 방법.
  20. 제13 항에 있어서,
    상기 대상 메모리 셀의 상기 가변 저항 메모리층에 대해 상기 양의 프로그램 동작을 수행하는 단계는
    상기 복수의 메모리 셀 중 상기 대상 메모리 셀을 제외한 나머지 메모리 셀들의 게이트 전극층들에 패스 전압을 인가하여, 상기 나머지 메모리 셀들에 속하는 상기 채널층의 부분에 전도성 채널을 형성하는 단계; 및
    상기 채널층의 상기 수직 방향의 양 단부에 양의 극성을 가지는 쓰기 전압을 인가하여, 상기 대상 메모리 셀의 상기 가변 저항 메모리층의 저항을 변화시키는 단계를 포함하는
    비휘발성 메모리 장치의 프로그램 방법.
  21. 제13 항에 있어서,
    상기 대상 메모리 셀의 상기 가변 저항 메모리층에 대해 상기 음의 프로그램 동작을 수행하는 단계는
    상기 복수의 메모리 셀 중 상기 대상 메모리 셀을 제외한 나머지 메모리 셀들의 게이트 전극층들에 패스 전압을 인가하여, 상기 나머지 셀들에 속하는 상기 채널층의 부분에 전도성 채널을 형성하는 단계; 및
    상기 채널층의 상기 수직 방향의 양 단부에 음의 극성을 가지는 쓰기 전압을 인가하여, 상기 대상 메모리 셀의 상기 가변 저항 메모리층의 저항을 변화시키는 단계를 포함하는
    비휘발성 메모리 장치의 프로그램 방법.
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