KR101323779B1 - 활성 이온 인터페이스 영역을 갖는 비휘발성 메모리 - Google Patents

활성 이온 인터페이스 영역을 갖는 비휘발성 메모리 Download PDF

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Abstract

비휘발성 메모리 셀과 사용 방법이 개시된다. 다양한 실시예들에 따라서, 메모리 셀은 도전 영역과 금속 영역 사이에 배치된 터널링 영역을 포함하고, 여기서 터널링 영역은 제 1 터널링 배리어와 제 2 터널링 배리어 사이에 배치되거나 제 1 터널링 배리어와 도전성 또는 금속 영역 사이에 배치된 활성 인터페이스 영역을 포함한다. 선택된 저항 상태로 메모리 셀을 프로그램하기 위해 기록 전류에 응답하는 금속과 도전 영역들 둘 다로부터 이온들의 이동에 의해 활성 인터페이스 영역내에 고 저항성막이 형성된다.

Description

활성 이온 인터페이스 영역을 갖는 비휘발성 메모리{NON-VOLATILE MEMORY WITH ACTIVE IONIC INTERFACE REGION}
데이터 저장 디바이스들은 일반적으로 빠르고 효율적인 방식으로 데이터를 저장하고 리트리브하기 위해 동작한다. 몇몇 저장 디바이스들 데이터의 개별적인 비트들을 저장하기 위해 고체-상태(solid-state) 메모리 셀들의 반도체 어레이를 활용한다. 이러한 메모리 셀들은 휘발성(예를 들어, DRAM, SRAM) 또는 비휘발성(RRAM, STRAM, 플래시(flash) 등)일 수 있다.
이해될 바와 같이, 휘발성 메모리 셀들은 일반적으로 동작 전원이 디바이스에 지속적으로 공급되는 경우에만 메모리에 저장된 데이터를 유지하는 반면에, 비휘발성 메모리 셀들은 일반적으로 동작 전원이 인가되지 않는 경우에 조차도 메모리내에 데이터 저장을 유지한다.
이들 및 다른 유형들의 데이터 저장 디바이스들에서, 특히 메모리 셀로부터 데이터의 판독에 대하여 메모리 셀 형성의 효율성을 증가시키는 것이 종종 바람직하다.
본 발명의 다양한 실시예들은 일반적으로, 이로 제한되는 것은 아니지만, 프로그래머블 금속화 셀(programmable metallization cell : PMC) 구성을 갖는 메모리 셀과 같은 비휘발성 메모리 셀과 이들 비휘발성 메모리 셀의 사용 방법에 관한 것이다.
몇몇 실시예들에 따라서, 메모리 셀은 도전 영역과 금속 영역(metal region) 사이에 배치된 터널링 영역을 포함하며, 여기서 터널링 영역은 제 1 터널링 배리어와 제 2 터널링 배리어 사이에 배치된 활성 인터페이스 영역(active interface region)을 포함한다. 선택된 저항 상태로 메모리 셀을 프로그램하기 위해 기록 전류에 반응하는, 금속 영역과 도전 영역 모두로부터의 이온들의 이동에 의해 활성 인터페이스 영역내에 고 저항성막(high resistive film)이 형성된다.
다른 실시예들에 따라서, 방법은 도전 영역과 금속 영역 사이에 배치된 터널링 영역을 포함하는 비휘발성 메모리 셀을 제공하는 단계 ―상기 터널링 영역은 제 1 터널링 배리어와 제 2 터널링 배리어 사이에 배치된 활성 인터페이스 영역을 포함함―, 및 선택된 저항 상태로 메모리 셀을 프로그램하기 위해 기록 전류의 인가에 의해 금속 영역과 도전 영역 모두로부터의 이온들의 이동에 의해 활성 인터페이스 영역내에 고 저항성막을 형성하는 단계를 포함한다.
본 발명의 다양한 실시예들을 특징짓는 이들 및 다른 특징들과 장점들은 하기의 상세한 논의와 첨부 도면들을 참조하여 이해될 수 있다.
도 1은 본 발명의 다양한 실시예들에 따라서 구성되고 동작되는 예시적인 데이터 저장 디바이스의 일반화된 기능 표현도이다.
도 2는 도 1의 메모리 어레이에서 사용될 수 있는 예시적인 메모리 셀을 표시한다.
도 3은 일반적으로 데이터가 메모리 어레이의 메모리 셀에 기록될 수 있는 방식을 예시한다.
도 4는 일반적으로 데이터가 도 3의 메모리 셀로부터 판독될 수 있는 방식을 예시한다.
도 5는 본 발명의 다양한 실시예들에 따라서 구성되는 예시적인 저항성 감지 엘리먼트를 도시한다.
도 6은 도 5의 저항성 감지 엘리먼트의 예시적인 동작을 표시한다.
도 7은 도 5의 저항성 감지 엘리먼트의 예시적인 동작을 도시한다.
도 8은 본 발명의 다양한 실시예들에 따라서 구성된 예시적인 저항성 감지 엘리먼트를 예시한다.
도 9는 도 7의 저항성 감지 엘리먼트의 예시적인 동작을 도시한다.
도 10은 본 발명의 다양한 실시예들에 따라서 동작되는 메모리 셀들의 어레이를 표시한다.
도 11은 본 발명의 다양한 실시예들에 따라서 수행되는 예시적인 데이터 기록 루틴의 흐름도를 제공한다.
도 1은 본 발명의 다양한 실시예들에 따라서 구성되고 동작되는 데이터 저장 디바이스(100)의 기능 블록도를 제공한다.
데이터 저장 디바이스는 PCMCIA 카드 또는 USB-스타일 외부 메모리 디바이스와 같은 휴대용 비휘발성 메모리 저장 디바이스를 포함하는 것으로서 고려된다. 그러나, 디바이스(100)의 이러한 특징은 단지 특별한 실시예를 예시하기 위한 것이며 청구된 요지로 제한하기 위함이 아니라는 것이 이해될 것이다.
디바이스(100)의 최고 수준 제어는 적절한 컨트롤러(102)에 의해 수행되며, 이러한 컨트롤러(102)는 프로그래머블 또는 하드웨어 기반 마이크로컨트롤러일 수도 있다. 컨트롤러(102)는 컨트롤러 인터페이스(I/F) 회로(104)를 통해서 호스트 디바이스(host device)와 통신한다. 비록 싱글 어레이가 원하는 바와 같이 활용될 수 있다고 하더라도, 106에서 메모리 공간은 (어레이 0-N으로 표시된)다수의 메모리 어레이들(108)을 포함하도록 도시된다. 각각의 어레이(108)는 선택된 저장 용량의 반도체 메모리의 블록을 포함한다. 컨트롤러(102)와 메모리 공간(106) 사이의 통신들은 I/F(104)를 통해서 조정된다.
제한되지 않지만, 논리 블록 어드레싱(LBAs)과 같은 임의의 수의 데이터 저장 및 전달 프로토콜들이 활용될 수 있으며, 이에 의해 데이터는 (ECC, 스페어링(sparing), 헤더 정보 등을 위한 사용자 데이터의 512 바이트들 + 오버헤드 바이트들과 같은) 고정된 크기의 블록들에 정렬되고 저장된다. 호스트 커맨드들(host commands)이 LBA들에 관하여 문제시될 수 있으며, 데이터가 저장되거나 리트리브될 관련된 위치들을 식별하고 서비스하기 위해 디바이스(100)는 대응하는 LBA-PBA(물리적 블록 어드레스) 변환을 수행할 수 있다.
도 2는 본 발명의 다양한 실시예들에 따라서 구성되고 동작되는 메모리 셀(110)의 기능적인 블록도들을 표시한다. 유닛 셀(unit cell)(110)은 스위칭 디바이스(114)에 직렬로 연결된 저항성 감지 엘리먼트(resistive sense element : RSE)(112)를 갖는다. 도시된 바와 같이, 전류가 통과하는 것을 효과적으로 방지하는 개방 위치일 때 스위칭 디바이스(114)는 유닛 셀(110)의 저항을 과감히 증가시키도록 기능한다. 대조적으로, 폐쇄 위치는 스위칭 디바이스(114)가 전류를 수신하고 유닛 셀(110)을 통해 전류를 통과시키는 것을 허용한다. 폐쇄 스위칭 디바이스(114)는 다중 방향들로 RSE(112)를 통해 전류가 통과하는 것을 또한 허용한다.
EEPROM 및 플래시와 같은 다른 유형들의 비휘발성 메모리 셀들에 비해 RSE 셀들의 장점들은 플로팅 게이트(floating gate)가 셀 구성에 제공되지 않는다는 사실을 포함한다. 기존 세트의 셀들에 새로운 데이터를 기록하기 이전에 삭제 동작이 필요하지 않다. 오히려, RSE 셀들은 RSE 셀의 기존 상태에 관계없이 임의의 원하는 논리 상태(예를 들어, "0" 또는 "1")에 개별적으로 접근되고 기록될 수 있다. 또한, 기록 및 판독 전력 소모 요구들이 실질적으로 감소되고, 상당히 빠른 기록 및 판독 횟수들이 달성될 수 있으며, 실질적으로 제한된 기록/삭제 수명을 갖는 삭제가능한 셀들에 비해 마모 열화(wear degradation)가 관측되지 않는다.
그러나, 저항성 감지 엘리먼트(112)의 구성은 미완성 프로그래밍(non-complete programming)과 같은 단점들을 가질 수 있다. 예를 들어, 막(film)의 형성이 RSE(112)를 프로그램하기 위해 사용될 수 있지만, 시간에 걸쳐서 막의 잔량이 프로그래밍 사이클 후에 남아 있을 수 있으며 결국 영구적으로 배어들게 된다. 따라서, 논리 상태 결정시 증가된 프로그래밍 전류 및 에러들은 이러한 완전히 가역적인 저항 상태 프로그래밍의 부족으로 인한 것일 수 있다.
따라서, 다양한 실시예들은 일반적으로, 종래 기술의 이들 및 다른 제한들을 극복하는 개선된 메모리 셀 구성에 관한 것이다. 이하 설명된 바와 같이, 메모리 셀은 금속 영역 및 도전 영역으로부터의 이온들의 이동에 의해 고 저항성막을 형성함으로써 완전히 가역적인 프로그래밍을 제공하도록 구성된 활성 인터페이스 영역을 구비한다. 막의 형성은 셀의 각각의 프로그램된 상태들의 완전하고 반복가능한 설정 및 재설정을 허용하는 사전결정된 위치까지 격리될 수 있다. 이로써, 다량의 데이터가 장기간에 걸친 성능 열화 없이 셀에 반복적으로 기록될 수 있다.
도 3에 대하여, 데이터는 일반적으로 도시된 바와 같이 각각의 메모리 셀들(110)에 기록될 수 있다. 종종, 원하는 상태로 메모리 셀(110)을 구성하기 위해 기록 전원(116)은 (전류, 전압, 자화(magnetization) 등의 형태와 같은)필요한 입력을 인가한다. 도 3은 단지, 비트 기록 동작의 대표적인 예시라는 것이 이해될 수 있다. 기록 전원(116), 메모리 셀(110), 그리고 기준 노드(reference node)(118)의 구성은 각각의 셀에 선택된 논리 상태의 기록을 허용하도록 적절히 조작될 수 있다.
이하 설명된 바와 같이, 몇몇 실시예들에서 메모리 셀(110)은 변형된 PRAM 구성을 취하며, 이 경우 기록 전원(116)은 접지(ground)와 같은 적절한 기준 노드(118)에 메모리 셀(110)을 통해 연결된 전류 드라이버로서 특징지어진다. 기록 전원(116)은 메모리 셀(110)내 재료(material)를 통해서 이동함으로써 전력의 스트림을 제공한다.
셀(110)은 상대적으로 낮은(low) 저항(RL)이나 상대적으로 높은(high) 저항(RH)을 취할 수도 있다. 제한되지 않지만, 예시적인 RL 값들은 약 1000옴(Ω) 정도의 범위일 수 있는 반면에, 예시적인 RH 값들은 약 2000옴(Ω) 정도의 범위일 수 있다. 다른 저항 메모리 유형 구성들(예를 들어, PRAM들)은 적절한 전압 또는 다른 입력을 공급받지만, 훨씬 넓은 범위의 저항 값들(RL~100Ω 및 RL~10Ω)을 제공한다. 이들 값들은 상태가 후속적인 기록 동작에 의해 변화될 때까지, 각각의 셀들에 의해 유지된다. 제한되지 않지만, 본 발명의 예에서 높은 저항값(RH)은 셀(124)에 의한 논리 1의 저장을 나타내고, 낮은 저항값(RL)은 논리 0의 저장을 나타내는 것으로 고려된다.
각각의 셀(110)에 의해 저장된 논리 비트 값(들)은 도 4에 예시된 바와 같은 방식으로 결정될 수 있다. 판독 전원(120)은 적절한 입력(예를 들어, 선택된 판독 전압)을 메모리 셀(110)에 인가한다. 셀(110)을 통해서 흐르는 판독 전류(IR)의 양은 셀의 저항(각각, RL 또는 RH)의 함수일 것이다. 메모리 셀에 걸친 전압 강하(전압 VMC)는 비교기(124)의 포지티브(+) 입력에 의해 경로(122)를 통해서 감지된다. (전압 기준(VREF)과 같은) 적절한 기준이, 기준 전원(reference source)(126)으로부터 비교기(124)의 네거티브(-) 입력에 공급된다.
전압 기준(VREF)은 다양한 실시예들로부터 선택될 수 있어서, 메모리 셀(110)에 걸친 전압 강하(VMC)는 셀의 저항이 RL로 설정될 때 VREF 값보다 낮을 것이며, 셀의 저항이 RH로 설정될 때 VREF 값보다 높을 것이다. 이러한 방법으로, 비교기(comparator)(124)의 출력 전압 레벨은 메모리 셀(110)에 의해 저장된 논리 비트 값(0 또는 1)을 나타낼 것이다.
도 5는 본 발명의 다양한 실시예들에 따라서 구성되는 예시적인 저항성 감지 엘리먼트(130)를 예시한다. 저항성 감지 엘리먼트(130)는 도전 영역(134)과 금속 영역(136) 사이에 배치된 터널링 영역(132)을 포함할 수 있다. 몇몇 실시예들에서, 터널링 영역(132)은 제 1 터널링 배리어(140)와 제 2 터널링 배리어(142) 사이에 배치된 활성 인터페이스 영역(138)을 갖는다. 더욱이, 제 1 전극(144)은 금속 영역(136)에 결합되고 제 2 전극(146)은 도전 영역(134)에 결합된다.
주목해야 할 것은 저항성 감지 엘리먼트(130)의 다양한 컴포넌트들의 배향(orientation)이 제한되지 않는다는 것이다. 예를 들어, 도전 영역(134)은 제 1 전극과 제 1 터널링 배리어 근방에 위치될 수 있다. 유사하게, 저항성 감지 엘리먼트(130)의 형성은 제한되지 않는데 이는 다양한 컴포넌트들이 원하는 대로 다수의 상이한 재료들 및 물리적 구성들일 수 있기 때문이다. 다른 예에서, 활성 인터페이스 영역(138)은 제 1 및 제 2 터널링 배리어들(140 및 142)의 인터페이스에 대해 격리된다. 이러한 구성은 고 저항성막이 격리될 수 있는 활성 인터페이스 영역을 자연스럽게 형성할 수 있다.
본 발명의 다양한 실시예들에서, 터널링 영역(132)은 제 1 터널링 배리어에 대해 금속-이온 고체 전해질 및 제 2 터널링 배리어에 대해 산소-이온 고체 전해질로 구성되는 프로그래머블 금속화 셀(PMC)을 포함한다. 유리아-안정화-지르코니아(yuria-stabilized-zirconia)(YSZ), 티타늄 산화물(TiO2), 실리콘 산화물(SiO2), 텅스텐 산화물(WO3), 다양한 금속 황화물, 그리고 다양한 텔루르화 금속(metal tellurides)을 포함하지만, 이로 제한되지는 않는, 다양한 재료들이 고체 전해질 재료로서 구성될 수 있다는 것이 이해될 수 있다. 유사하게, 활성 인터페이스 영역은 또한 본질적으로 또는 도핑 공정(doping process)의 결과로서 전해질 특성들을 갖는 다양한 고체 재료들로 구성될 수 있다.
게다가, 도전 영역(134)의 하나의 가능한 구성은, 프라세오디뮴(Pr), 칼슘(Ca), 망간(Mn), 그리고 산소(O)의 합성물(composite), 다르게는 당업자들에게 PCMO로서 합성물로서 존재한다. 도전성 합성물 PCMO는 활성 인터페이스 영역(138)에 산소 이온들을 제공하기 위해 활용될 수 있다. 대조적으로, 금속 영역(136)은 토금속 재료(Earth metal material) 및 내화 금속들(refractory metals)과 같은, 그러나 이에 제한되지 않는, 임의의 수의 금속들을 포함할 수 있다.
도 6 및 7에서, 도 5의 저항성 감지 엘리먼트(130)의 예시적인 동작들이 표시된다. 도 2의 메모리 셀(110)과 같은 메모리 셀 배향으로 구성되고 스위칭 디바이스(148)와 직렬로 연결된, 저항성 감지 엘리먼트(130)가 도시된다. 스위칭 디바이스(148)가 활성화됨에 따라서, 기록 전류(150)는 저항성 감지 엘리먼트(130)를 통해 전원 라인(SL)로부터 비트 라인(BL)으로 흐를 수 있다. 본 발명의 다양한 실시예들에서, 제 1 방향으로 저항성 감지 엘리먼트(130)를 통과하는 기록 전류(150)의 존재는 도전 영역(134)과 금속 영역(136) 모두로부터 활성 인터페이스 영역(138)으로의 이온들(152 및 154)의 이동에 대응한다.
게다가 몇몇 실시예들에서, 도전 영역(136)으로부터의 산소 이온들(152)만이 제 2 터널링 배리어를 통해 이동하고 금속 영역(136)으로부터의 금속 이온들(154)만이 제 1 터널링 배리어(140)를 통해 이동한다. 비록 금속 영역(136)과 도전 영역(134)으로부터 이온 이동이 동시에 일어날 수 있다고 하더라도, 이러한 동시 이동은 본 발명에 의해 요구되지 않는다. 활성 인터페이스 영역(138)으로 유사하지 않은 이온들의 이동의 결과로서, 고 저항성막이 제 1 및 제 2 터널링 배리어(140 및 142)의 저항성 영역들(156 및 158)내에 형성될 수 있다.
주목해야 할 것은 고 저항성막이 다양한 방식들로 형성될 수 있다는 것이다. 즉, 막은 활성 인터페이스 영역(138)으로부터 하나, 또는 두 개의 터널링 배리어(들)를 완전히 분리하는 단일 연속 층(single continuous layer)으로서 형성될 수 있고 또는 막은 저항성 영역들(156 및 158) 내에 하나 또는 많은 독립적인 불연속적인 아일랜드들(islands)로서 형성될 수 있었다. 이와 상관없이, 저항성 영역들(156 및 158)내 사전결정된 양의 고 저항성막의 존재는 낮은 저항 상태에서 높은 저항 상태로 저항성 감지 엘리먼트(130)의 전체적인 저항을 스위치할 수 있다.
반대로, 도 7에 도시된 바와 같이, 제 1 기록 전류 방향과 반대되는 제 2 방향으로 저항성 감지 엘리먼트(130)를 통해 기록 전류(160)가 통과할 때, 임의의 고 저항성막이 분해된다(dissolved). 몇몇 실시예들에서, 기록 전류(160)의 흐름은 활성 인터페이스 영역(138) 뿐만 아니라 저항성 영역들(156 및 158)내에 존재하는 금속 이온들(162)과 산소 이온들(164)의 분리를 전기기계적으로 강제한다. 이러한 분리는 제 1 및 제 2 터널링 배리어들(140 및 142)을 통해 각각의 도전 및 금속 영역들(134 및 136)로 이온들이 이동하는 것으로 특징지어질 수 있다. 즉, 저항성 감지 엘리먼트(130)를 통한 제 2 방향으로 기록 전류(160)의 흐름은 터널링 영역(132)내에 존재하는 이온들이 그들의 각각의 이온 소스들, 도전 영역(134) 및 금속 영역(136)으로 이동되게 유도한다.
예를 들어, 도 6에 도시된 바와 같이, 기록 전류(150)의 흐름동안 발생되고 도전 영역(134)으로부터 활성 인터페이스 영역(138)으로 이동하는 산소 이온은 도 7에 표시된 기록 전류(160)의 흐름에 의해 도전 영역(134)으로 복귀하도록 유도된다. 이온 이동의 변화량들이 다양한 기록 전류 펄스 지속기간 및 강도에 의해 성취될 수 있지만, 기록 전류(160)는 터널링 영역(132)으로부터 모든 금속 및 산소 이온들(162 및 164)의 완전한 이동을 강제할 수 있다. 이로써, 기록 전류(160)는 터널링 영역(132)에 남아있고 논리 상태를 판독할 때 잠재적으로 에러들을 유도하는 잔여 고 저항성막이 없는 낮은 저항 상태로 저항성 감지 엘리먼트(130)를 반복적으로 프로그램하도록 설정될 수 있다.
명료화를 위해, 기록 전류(150)에 의해 유도된 금속 이온들 및 산소 이온들의 이온 이동은 기록 전류(160)에 의해 완전히 반대가 될 수 있다. 그러나, 기록 전류들의 특별한 방향들은, 기록 전류(160)가 소스 라인으로부터 비트 라인으로 흐르는 반면에 기록 전류(150)가 비트 라인으로부터 소스 라인으로 흐를 수 있다는 것으로서 제한하지 않는다. 게다가, 산화환원 반응(redox reaction)은 터널링 영역(132)으로부터 이온들의 완전한 반대 이동과 임의의 고 저항성막의 분해를 허용하기 위해 기록 전류(160)에 의해 유도될 수 있다는 것이 이해될 수 있다.
따라서, 고 저항성막은 활성 인터페이스 영역내 유사하지 않은 소스들로부터 유사하지 않은 이온들의 조합을 통해 형성될 수 있다. 이러한 조합은 동시에 또는 연속적으로 저항성 영역들(156 및 158)중 하나, 또는 둘에서 금속 산화물과 같은 고 저항성막을 형성할 수 있다. 주목해야 할 것은 고 저항성막은 안정적이며 존재하기 위해 연속적인 전력 또는 리프레싱을 요구하지 않는다는 것이다. 따라서, 이러한 비휘발성 특성들 및 프로그램가능성은 도 3 및 4에 도시된 회로들과 같은 다양한 전기 회로에 의해 논리 상태들과 기능 메모리 셀들로 전환될 수 있다.
게다가 저항성 감지 엘리먼트(130)의 예시적인 동작에서, 금속 영역(136)과 활성 인터페이스 영역(138) 사이에 배치된 터널링 배리어가 금속-이온 이동만을 경험할 것인데 반해 도전 영역(134)과 활성 인터페이스 영역(138) 사이에 배치된 터널링 배리어는 산소-이온 이동만을 경험할 것이다. 다른 실시예들에서, 도 6 및 7에 도시된 바와 같이, 이온들의 이동을 유도하기 위해 전극(180 또는 182)에 포지티브 바이어스(positive bias)가 인가될 수 있다. 도전 및 금속 영역들(134 및 136) 각각으로부터 이온들의 이동시, 고 저항성막은 터널링 배리어들을 통한 이온들의 확산에 따라서 하나, 또는 두 개의 저항성 영역들(156 및 158)내에 형성될 수 있다는 것이 이해될 수 있다.
도 8 및 9는 일반적으로 본 발명의 다양한 실시예들에 따라서 구성되고 동작되는 저항성 감지 엘리먼트(170)를 예시한다. 저항성 감지 엘리먼트(170)는 금속 영역(174)과 도전 영역(176) 사이에 배치된 터널링 영역(712)을 포함할 수 있다. 저항성 감지 엘리먼트(170)가 도 5-7의 저항성 감지 엘리먼트(130)와 같이, 터널링 영역(172)내 유사하지 않은 제 1 및 제 2 터널링 배리어들로 구성될 수 있는 반면에, 제 1 및 제 2 터널링 배리어들은 활성 인터페이스 영역(178)과 동일한 재료를 포함할 수 있다. 따라서, 단일 활성 인터페이스 영역(178)은 터널링 영역(172)의 전체를 한정할 수 있다.
더욱이, 제 2 전극(182)이 도전 영역(176)에 인접해 연결되는 반면에 제 1 전극(180)은 금속 영역(174)에 결합 될 수 있다. 그러나, 이러한 배향 및 구성은, 요구에 따라, 전극들이 다양한 상이한 재료들일 수 있으며 저항성 감지 엘리먼트(170)의 다양한 부분들에 연결될 수 있기 때문에, 제한되지 않는다. 예를 들어, 제 2 전극(183)은 제 2 재료이고 금속 영역(174)에 인접해 결합되는데 반해 제 1 전극(180)은 제 1 재료이고 도전 영역(176)에 인접해 연결될 수 있다.
저항성 감지 엘리먼트(170)의 동작은 비휘발성 및 프로그램가능성과 같은 많은 양상들에서 도 5-7의 저항성 감지 엘리먼트(130)를 모방할 수 있다. 그러나, 고 저항성막은 저항성 감지 엘리먼트(170)내 터널링 영역(172)의 외부에 형성될 것이다. 즉, 도전 영역(176)과 금속 영역(174)으로부터의 이온들은 반대 방향들로 이동하고 활성 인터페이스 영역(178)에서 상호작용할 것이지만, 터널링 영역(172)의 외부에 위치되는 저항성 영역들(188 및 190)내에 금속 산화물과 같은 고 저항성막을 형성할 것이다.
저항성 감지 엘리먼트들(130 및 170) 간에 많은 동작 유사성들이 존재할 수 있다는 것이 이해될 수 있다. 도 9에 도시된 바와 같이, 기록 전류(192)의 존재는 금속 영역(174)으로부터 활성 인터페이스 영역(178)으로 이동 금속 이온들(186)을 유도할 수 있다. 이러한 이동은 저항성 감지 엘리먼트(170)의 전체 저항을 높은 저항 상태로 변화시킬 수 있는 하나, 또는 많은 고 저항성막들을 형성할 수 있다. 게다가, 기록 전류(192)의 방향과 반대인 방향을 갖는 기록 전류는 임의의 고 저항성막의 완전한 분해 및 저항성 영역들(188 및 190)로부터 멀어지게 금속 및 산소 이온들(186 및 184)의 이동을 강제할 수 있다.
저항성 감지 엘리먼트(170)는 저항성 감지 엘리먼트(130)의 재료들과 유사한 PCMO, 고체 전해질들, 그리고 내화 금속들과 같은, 그러나 이에 제한되지 않는 다양한 다수의 재료들로 구성될 수 있다는 것이 더 이해될 것이다. 게다가, 저항성 감지 엘리먼트(170)의 다양한 컴포넌트들의 배향은 도 8-9에 도시된 구성에 의해 제한되지 않으며, 요구에 따라, 고 저항성막을 형성하고 다양한 저항 상태들을 프로그램하기 위해 변형될 수 있다.
메모리 셀들(200)의 어레이내에서 저항성 감지 엘리먼트들(130 및 170)의 다양한 동작 기능들 중 하나는 일반적으로 도 10에 예시된다. 도시된 바와 같이, 복수의 메모리 셀들(202)은 행들과 열들로 정렬되고 비트 라인(204)과 소스 라인(206) 사이에 연결될 수 있다. 게다가, 각각의 메모리 셀(202)은 워드 라인(word line)(208)을 통해 선택적으로 활성화될 수 있다. 몇몇 실시예들에서, 어레이의 동작은 비트 라인 드라이버들(210)과 소스 라인 드라이버들(212)의 구성 및 워드 라인 드라이버들(214)에 의해 사전결정된 수의 메모리 셀들(202)의 활성화에 의해 수행된다.
어레이(200)에 대해 라인 드라이버들의 다수의 다양한 구성들이 가능하다는 것이 이해될 수 있다. 즉, 단일 라인 드라이버가 모든 비트 라인들, 소스 라인들, 그리고 워드 라인들을 동작시키기 위해 사용될 수 있는 것처럼 라인 드라이버는 각각의 비트 라인(204), 소스 라인(206), 그리고 워드 라인(208)을 위해 활용될 수 있다. 더욱이, 당업자는 비트 라인(204), 소스 라인(206), 그리고 워드 라인(208)의 배향이 제한되지 않는다는 것을 이해할 수 있다. 예를 들어, 워드 라인(208)은 비트 라인(204)에 평행하게 위치되는 반면에 소스 라인(206) 및 비트 라인(204)은 서로에 대해 직교 관계를 갖도록 구성될 수 있다.
도 11은 본 발명의 다양한 실시예들에 따라서 수행되는 예시적인 데이터 기록 루틴(300)의 흐름도를 제공한다. 초기에, 도전 영역과 금속 영역 사이에 배치된 터널링 영역을 갖는 비휘발성의 저항성 감지 엘리먼트가 단계(302)에서 제공된다. 몇몇 실시예들에서, 터널링 영역은 제 1 터널링 배리어와 제 2 터널링 배리어 사이에 배치되는 활성 인터페이스 영역으로 구성된다. 단계(304)는 금속 영역과 도전 영역 모두로부터의 이온들의 이동을 통해 활성 인터페이스 영역 위에 고 저항성막을 형성하는 단계를 포함한다.
단계(304)에서 고 저항성막의 형성에 의해, 저항성 감지 엘리먼트의 저항 상태 및 대응하는 논리 상태는 낮은 저항에서 높은 저항으로 변할 수 있다. 단계(306)에서는 기록 전류의 크기보다 작은 크기를 갖는 판독 전류에 의해 이러한 논리 상태가 측정되고 결정된다. 저항성 감지 엘리먼트를 통한 제 1 방향의 흐름을 갖는 기록 전류가 이온들의 이동 및 고 저항성막의 형성을 유도하기 위해 사용된다는 것이 예상된다.
단계(308)에서 반대로, 제 2 방향의 흐름을 갖는 기록 전류는 고 저항성막을 용해하고 터널링 영역으로부터 각각의 금속 및 도전 영역들로 완전한 이온의 이동을 강제하기 위해 사용된다. 결과로서, 저항성 감지 엘리먼트는 낮은 저항에 대응하는 초기 구성으로 복귀한다.
당업자에 의해 이해될 수 있는 바와 같이, 본 명세서에 예시된 다양한 실시예들은 이온 이동을 통해 고 저항성막의 완전한 가역 형성으로 인해 메모리 셀 효율성과 복잡성 모두에서 장점들을 제공한다. 게다가 터널링 배리어들을 통한 금속 영역과 도전 영역으로부터 이온들의 이동의 규제는 메모리 셀들의 우연한 프로그래밍을 효과적으로 제거함으로써 높아진 성능을 제공한다. 더욱이, 자기 공차(magnetism tolerance)와 같은 다양한 제조 방법들과 연관된 복잡성을 감소시킴으로서 제조 정확성이 상당히 향상될 수 있다. 그러나, 본 명세서에서 논의된 다양한 실시예들은 많은 잠재적인 응용들을 가지며 특정 분야의 전자 매체 또는 데이터 저장 디바이스들의 유형으로 제한되지 않는다는 것이 이해될 것이다.
비록 본 발명의 다양한 실시예들의 많은 특성들과 장점들이 본 발명의 다양한 실시예들의 구조 및 기능의 세부사항과 함께 앞선 서술에서 설명되었다 하더라도, 이러한 상세한 설명은 단지 예시적인 것이며, 특히 첨부된 청구항들에 표현되는 용어들의 넓은 일반적인 의미에 의해 표시되는 전체 범위에 대한 본 발명의 원리들내의 부품들의 구조 및 어레인지먼트들에 관해 변화들이 상세히 이루어질 수 있다는 것이 이해될 것이다.

Claims (20)

  1. 비휘발성 메모리 셀로서,
    도전 영역과 금속 영역 사이에 배치된 터널링 영역을 포함하며,
    상기 터널링 영역은, 제 1 터널링 배리어와 제 2 터널링 배리어 사이에 배치된 활성 인터페이스 영역을 포함하며,
    상기 제 1 터널링 배리어는 상기 금속 영역에 결합되고, 상기 제 2 터널링 배리어는 상기 도전 영역에 결합되며, 그리고
    고 저항성막(high resistive film)은, 선택된 저항 상태로 상기 메모리 셀을 프로그램하기 위해 기록 전류의 인가에 반응하는 상기 금속 영역과 상기 도전 영역 모두로부터의 이온들의 이동에 의해 상기 활성 인터페이스 영역내에 형성되는,
    비휘발성 메모리 셀.
  2. 제 1 항에 있어서,
    금속 이온들만이 상기 제 1 터널링 배리어를 통과하고 산소 이온들만이 상기 제 2 터널링 배리어를 통과하는,
    비휘발성 메모리 셀.
  3. 제 1 항에 있어서,
    복수의 금속 이온들이 상기 제 1 터널링 배리어를 통과하고 복수의 산소 이온들이 동시에 반대 방향들로 상기 제 2 터널링 배리어를 통과하는,
    비휘발성 메모리 셀.
  4. 제 1 항에 있어서,
    상기 고 저항성막은, 상기 활성 인터페이스 영역과 인접하고 상기 제 1 및 제 2 터널링 배리어들내에 형성되는 금속 산화물을 포함하는,
    비휘발성 메모리 셀.
  5. 제 1 항에 있어서,
    상기 터널링 영역은, 상기 제 1 터널링 배리어가 금속-이온 도전 고체 전해질 재료를 포함하고 상기 제 2 터널링 배리어가 산소-이온 도전 고체 전해질 재료를 포함하는 프로그래머블 금속화 셀(programmable metallization cell : PMC)을 포함하는,
    비휘발성 메모리 셀.
  6. 제 1 항에 있어서,
    상기 도전 영역은 PMCO 도전 재료를 포함하는,
    비휘발성 메모리 셀.
  7. 제 1 항에 있어서,
    상기 고 저항성막은 상기 활성 인터페이스 영역 위에 복수의 독립적인 아일랜드들을 형성하는,
    비휘발성 메모리 셀.
  8. 제 1 항에 있어서,
    상기 제 1 및 제 2 터널링 배리어들은 상기 활성 인터페이스 영역과 동일한 재료를 포함하는,
    비휘발성 메모리 셀.
  9. 제 1 항에 있어서,
    상기 금속 영역은 토금속 재료(Earth metal material)를 포함하는,
    비휘발성 메모리 셀.
  10. 제 1 항에 있어서,
    상기 고 저항성막은 제 1 방향을 갖는 상기 기록 전류를 상기 터널링 영역에 통과시킴으로써 형성되고, 상기 고 저항성막은 제 2 방향을 갖는 상기 기록 전류를 상기 터널링 영역에 통과시킴으로써 완전히 소멸(dissipate)되는,
    비휘발성 메모리 셀.
  11. 방법으로서,
    도전 영역과 금속 영역 사이에 배치된 터널링 영역을 포함하는 비휘발성 메모리 셀을 제공하는 단계 ― 상기 터널링 영역은 제 1 터널링 배리어와 제 2 터널링 배리어 사이에 배치된 활성 인터페이스 영역을 포함하고, 상기 제 1 터널링 배리어는 상기 금속 영역에 결합되고, 상기 제 2 터널링 배리어는 상기 도전 영역에 결합함 ―, 및
    선택된 저항 상태로 상기 메모리 셀을 프로그램하기 위해 기록 전류를 인가함으로써 상기 금속 영역과 상기 도전 영역 모두로부터 이온들의 이동에 의해 상기 활성 인터페이스 영역내에 고 저항성막을 형성하는 단계를 포함하는,
    방법.
  12. 제 11 항에 있어서,
    금속 이온들만이 상기 제 1 터널링 배리어를 통과하고, 산소 이온들만이 상기 제 2 터널링 배리어를 통과하는,
    방법.
  13. 제 11 항에 있어서,
    복수의 금속 이온들이 상기 제 1 터널링 배리어를 통과하고, 복수의 산소 이온들이 동시에 반대 방향들로 상기 제 2 터널링 배리어를 통과하는,
    방법.
  14. 제 11 항에 있어서,
    상기 고 저항성막은 상기 활성 인터페이스 영역과 인접하고 상기 제 1 및 제 2 터널링 배리어들내에 형성되는 금속 산화물을 포함하는,
    방법.
  15. 제 11 항에 있어서,
    상기 터널링 영역은, 상기 제 1 터널링 배리어가 금속-이온 도전 고체 전해질 재료를 포함하고 상기 제 2 터널링 배리어가 산소-이온 도전 고체 전해질 재료를 포함하는 프로그래머블 금속화 셀(programmable metallization cell : PMC)을 포함하는,
    방법.
  16. 제 11 항에 있어서,
    상기 도전 영역은 PMCO 도전 재료를 포함하는,
    방법.
  17. 제 11 항에 있어서,
    상기 고 저항성막은 상기 활성 인터페이스 영역위에 복수의 독립적인 아일랜드들을 형성하는,
    방법.
  18. 제 11 항에 있어서,
    상기 제 1 및 제 2 터널링 배리어들은 상기 활성 인터페이스 영역과 동일한 재료를 포함하는,
    방법.
  19. 제 11 항에 있어서,
    상기 금속 영역은 토금속 재료를 포함하는,
    방법.
  20. 제 11 항에 있어서,
    상기 고 저항성막은 제 1 방향을 갖는 상기 기록 전류를 상기 터널링 영역에 통과시킴으로써 형성되고, 상기 고 저항성막은 제 2 방향을 갖는 상기 기록 전류를 상기 터널링 영역에 통과시킴으로써 완전히 소멸되는,
    방법.
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