JP5092355B2 - 記憶装置 - Google Patents
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このため、32nm世代以降では、現在の性能(特に、繰り返し可能回数)を保ったままで、素子の微細化、即ち大容量化を進めることが困難であると言われている。
このため、45nm世代以降では、セルトランジスタを微細化することが困難である。
ところが、この相変化メモリは、記憶素子に対して600℃以上の温度制御によって書き換え動作を行うため、環境温度の変化に敏感である。
このため、セルを微細化していくと、隣接セルと干渉する恐れがある、という課題を有している。
本発明の第2の記憶装置は、2つの電極の間に記憶層が設けられ、これら2つの電極間に極性の異なる電界を印加することにより原子又はイオンが移動し、可逆的に記憶層の抵抗値が変化する、不揮発性の抵抗変化型記憶素子と、この抵抗変化型記憶素子に直列接続された、スイッチング用の電界効果トランジスタとから成るメモリセルを複数有し、メモリセルに情報を記憶させる構成であって、メモリセル内にある電界効果トランジスタに対して、直列抵抗が接続され、この直列抵抗の抵抗値がメモリセル内にある電界効果トランジスタのオン抵抗値の25%以上であり、メモリセル内にある電界効果トランジスタのオン電流が、メモリセル以外の部分にある電界効果トランジスタのオン電流よりも小さいものである。
本発明の第3の記憶装置は、2つの電極の間に記憶層が設けられ、これら2つの電極間に極性の異なる電界を印加することにより原子又はイオンが移動し、可逆的に記憶層の抵抗値が変化する、不揮発性の抵抗変化型記憶素子と、この抵抗変化型記憶素子に直列接続された、スイッチング用の電界効果トランジスタとから成るメモリセルを複数有し、メモリセルに情報を記憶させる構成であって、メモリセル内にある電界効果トランジスタは、メモリセル以外の部分にある電界効果トランジスタと比較して、ソース・ドレイン領域の不純物濃度が低く、メモリセル内にある電界効果トランジスタのオン電流が、メモリセル以外の部分にある電界効果トランジスタのオン電流よりも小さいものである。
本発明の第4の記憶装置は、2つの電極の間に記憶層が設けられ、これら2つの電極間に極性の異なる電界を印加することにより原子又はイオンが移動し、可逆的に記憶層の抵抗値が変化する、不揮発性の抵抗変化型記憶素子と、この抵抗変化型記憶素子に直列接続された、スイッチング用の電界効果トランジスタとから成るメモリセルを複数有し、メモリセルに情報を記憶させる構成であって、メモリセル内にある電界効果トランジスタは、メモリセル以外の部分にある電界効果トランジスタと比較して、チャネル領域の不純物濃度が高く、メモリセル内にある電界効果トランジスタのオン電流が、メモリセル以外の部分にある電界効果トランジスタのオン電流よりも小さいものである。
そして、メモリセル内にある電界効果トランジスタのオン電流が、メモリセル以外の部分にある電界効果トランジスタのオン電流よりも小さい構成とすることにより、この電界効果トランジスタに直列接続された抵抗変化型記憶素子に流れる電流を小さくすることができる。これにより、抵抗変化型記憶素子が高抵抗状態となる動作時(消去動作時)において、記憶素子の記憶層の発熱量を低減することができる。
従って、記憶素子(特にその記憶層)が高温状態における高電界によって特性劣化を起こす問題を、解決することが可能になる。
従って、動作が安定した、信頼性の高い記憶装置を実現することができる。
この抵抗変化型記憶素子5は、2つの電極(下部電極1及び上部電極2)の間に、絶縁体膜3と導体膜4を持つ膜構成になっている。
導体膜4の材料としては、例えば、Cu,Ag,Znから選ばれる1つ以上の金属元素を含有する、金属膜、合金膜(例えばCuTe合金膜)、金属化合物膜等が挙げられる。好ましくは、Cu,Ag,Znのカルコゲナイド化合物(S,Se,Teを含む化合物)を導体膜4の材料に用いる。
なお、同様にイオン化しやすい性質を有する、Cu,Ag,Zn以外の金属元素を導体膜4に用いてもよい。例えば、Li,Na,K,Au,H等の陽イオンが、容易に移動することが知られている。さらに、酸素等の陰イオンが移動することも一般に知られており、複数の価数で安定状態を取り得る遷移金属元素、例えば、Ni,Ti,W等と酸素とを含有する薄膜中においても、酸素の移動により、同様に可逆的に抵抗値が変化すると考えられる。
また、両電極1,2間の電界によって、Cu,Ag,Zn等の金属元素が原子の状態で移動する構成であってもよい。
一方、両電極1,2間に、導体膜4側の上部電極2が低電位になるように電圧を加えると、上向きの電流Ieが流れ、金属元素がイオン化して上部電極2に引き寄せられて、絶縁体膜3から抜けていくため、両電極1,2間の絶縁性が増して、抵抗値が上がることになる。このようにして、抵抗変化型記憶素子5に対してデータ(情報)の消去が行われる。
実際には、絶縁体膜3中の金属元素のイオンの量によって、絶縁体膜3の抵抗値が変化しているので、絶縁体膜3を情報が記憶・保持される記憶層とみなすことができる。
初期状態では、金属元素(例えばCu)が導体膜(例えばカルコゲナイド化合物)4中に分布している。この状態では、抵抗値が高く電流が流れにくい。
まず、図2Aで両電極1,2間の電圧Vを上昇させていくと、ある閾値(A点)において、電流が流れて、それまで高抵抗であった絶縁体膜3が低抵抗に変化する(B点)。
この動作を「書き込み動作」と定義する。
このとき、印加電界によって絶縁体膜3中を僅かなリーク電流が流れ、その電流により生ずる発熱によって付近の温度が上昇し、金属元素(例えばCuイオン)が移動して、この金属元素がリッチな領域が柱状に絶縁体膜3中に形成され、その領域が電気伝導を担う導電パスとなることにより、絶縁体膜3が低抵抗化すると考えられている。絶縁体膜3は、記憶素子5の他の膜1,2,4よりも抵抗が充分に高いため、絶縁体膜3の低抵抗化により、記憶素子5全体の抵抗値も低抵抗化する。
そして、記憶素子5がオーミック特性へと変化して、電流が電圧に比例して流れる状態となる。
その後、電圧Vを0Vに戻しても、その抵抗値(低い抵抗値)を保持し続ける。
この動作を「消去動作」と定義する。
このとき、印加電界により導電パスに電流が流れて、導電パスとその周辺の絶縁体膜3の温度が急激に上昇する。高温下では導電パスを形成している金属元素(例えばCu)のリッチな領域では、金属元素がイオン化して、書き込み動作とは逆の電界によって、上部電極2方向に移動し、導電パスが切れて絶縁体膜3は高抵抗化する。絶縁体膜3は、記憶素子5の他の膜1,2,4よりも抵抗が充分に高いため、絶縁体膜3の高抵抗化により、記憶素子5全体の抵抗値も高抵抗化する。
その後、電圧Vを0Vに戻しても、その抵抗値(高い抵抗値)を保持し続ける。
この記憶装置は、図3に示すように、図1に示した抵抗変化型記憶素子5と、電界効果トランジスタ(FET)6、例えばNMOS電界効果トランジスタ(NMOS−FET)とを直列に接続して、メモリセル10が構成されている。
メモリセル10の電界効果トランジスタ6側は、ビット線7に接続されており、メモリセル10の抵抗変化型記憶素子5側は、ソース線8に接続されている。また、電界効果トランジスタ6のゲートは、ワード線9に接続されている。
図3の構成のメモリセル10では、電界効果トランジスタ6により、各メモリセル10の抵抗変化型記憶素子5へのアクセスが制御される。
一方、書き込み動作時には、スイッチング用の電界効果トランジスタ6のオン抵抗が記憶素子5に直列に加わっているため、導電パスが形成されると同時に、記憶素子5の絶縁体膜3中に印加される電界が低減され、その後に発熱による温度上昇が起こるので、高温下で高電界が印加されることはない。
(1)電界効果トランジスタ6のチャネル長Lに対するチャネル幅Wの比(W/L)を小さくする。例えば、メモリセル10以外の電界効果トランジスタでは、一般的にW/L=1程度を最小サイズとして用いるが、メモリセル10の電界効果トランジスタ6ではW/L≦0.8とする。
(2)電界効果トランジスタ6のソース・ドレイン領域の不純物濃度を低くする。一般にソース・ドレイン領域は1×1019/cm3〜5×1020/cm3の不純物濃度が用いられているが、これを例えば1×1017/cm3〜5×1018/cm3程度に低減することにより、効果的にオン電流を低減することができる。なお、不純物濃度低減化はソース・ドレイン領域全体でも、チャネル領域近傍のみ局部的に行っても良い。
(3)電界効果トランジスタ6のチャネル領域の不純物濃度を高くする。一般にチャネル領域の不純物濃度は1×1015/cm3〜1×1017/cm3が用いられているが、これを例えば5×1016/cm3〜5×1017/cm3程度に増加させることにより、オン電流を低減することができる。なお、不純物濃度増加はチャネル領域全体でも、ソース・ドレイン領域近傍のみ局部的に行っても、また、深さ方向に濃度分布を持たせても良い。
従って、記憶素子5の絶縁体膜3が高温状態における高電界によって特性劣化を起こす問題を、解決することが可能になる。
従って、動作が安定した、信頼性の高い記憶装置を実現することができる。
ここで、実際に記憶装置のデバイスを作製して、メモリセル10の電界効果トランジスタ6のオン電流を、どの程度以下に抑制する必要があるか、定量的に評価して、この電界効果トランジスタ6に要求される電気特性を見積った。
メモリセル10内の構成は、図3に示した回路構成図と同様になっている。図4の回路構成では、ビット線7の途中に、スイッチ11と電流計12とを並列に接続したユニットを設けている。
図5Aに示すように、書き込み過程では、スイッチ11を閉じて、ソース線8に書き込み電圧Vwを印加した状態で、ワード線9の電位を0VからVgwに変化させて電界効果トランジスタ6をオン状態にしてから、ビット線7の電位をVwから0Vに変化させる。これにより、記憶素子5のソース線8側が高電位となる。
図5Bに示すように、消去過程では、スイッチ11を閉じて、ソース線8の電位を0V(接地電位)とした状態で、ワード線9の電位を0VからVgeに変化させて電界効果トランジスタ6をオン状態にしてから、ビット線7の電位を0Vから消去電圧Veに変化させる。これにより、記憶素子5のソース線8側が低電位となる。
図5Cに示すように、読み出し過程では、スイッチ11を開いて、電流計12の方へ電流が流れるようにする。ソース線8に0.1Vを印加した状態で、ワード線9の電位を0VからVDD(電源電位)に変化させて電界効果トランジスタ6をオン状態にしてから、ビット線7の電位を0.1Vから0Vに変化させる。これにより、記憶素子5のソース線8側が少し高い電位となり、読み出し用の少量の電流が流れる。この読み出し過程では、書き込み過程よりも記憶素子5の両電極1,2にかかる電圧を充分に小さくして、記憶素子5の絶縁体膜3の状態が変化しないようにしている。
そして、読み出し過程において、電流計12により記憶素子5に流れる電流を測定することにより、メモリセル10への印加電圧(0.1V)と電界効果トランジスタ6のオン抵抗値とから、記憶素子5の抵抗値を求めることができる。なお、電界効果トランジスタ6のオン抵抗値が、記憶素子5の抵抗値よりも充分に小さい場合には、オン抵抗値を無視して計算することができる。
メモリセル10の電界効果トランジスタ6のサイズを変えて、それぞれのサイズで、書き換えの繰り返し動作と繰り返し動作後のデータ保持試験とを行った。
これにより、電界効果トランジスタ6のサイズや繰り返し動作回数と、データ保持特性との関係を調べた。
具体的な印加電圧条件は、図5A〜図5Cに示した各電圧を、VDD(電源電位):2.5V、書き込み電圧Vw:3.0V、消去電圧Ve:2.0V、Vge:3.0V、とそれぞれ設定した。なお、書き込み過程におけるワード線9の電位Vgwは、電界効果トランジスタ6のサイズのパラメータW/Lの大きさに対応して変化させた。
これら30ビットずつの低抵抗状態であるべきメモリセル10Aと、高抵抗状態であるべきメモリセル10Bとに対して、読み出し過程を行い、図4に示した電流計12を利用して、記憶素子5に流れる電流を測定し、記憶素子5の抵抗値を求めた。
続いて、この繰り返し動作の後に、データ保持試験として、各メモリセル10を、130℃で1時間保持した。
そして、データ保持試験の後に、再び同じ30ビットずつ合計60ビットのメモリセル10A,10Bに対して、読み出し過程を行って、記憶素子5の抵抗値を求めた。
従って、上述したデータ保持試験の結果から、書き込み・消去の繰り返し動作に起因する特性劣化を低減させるための、メモリセル10内のトランジスタ6の特性に要求される相対的な条件を見出すことも可能である。
電界効果トランジスタ6のサイズのパラメータW/Lを固定して、繰り返し回数10nのnを1から順に増やしていき、それぞれのn値に対して60ビットずつのメモリセルを用意して、繰り返し動作と、データ保持試験とを行う。
そして、繰り返し動作後及びデータ保持試験後の抵抗値が、ばらつきが少なく、かつ低抵抗状態と高抵抗状態とが充分に分離されている場合に、データ保持試験が「合格」であると判定した。一方、繰り返し動作後の抵抗値又はデータ保持試験後の抵抗値に大きなばらつきがある場合や、低抵抗状態と高抵抗状態とが充分に分離されていない場合に、「不合格」と判定した。
nを増やしていって、不合格の判定が出た所で、該当するサイズW/Lの実験を、終了とした。
n=1(10回)の場合は、図示しないが、抵抗値のばらつきがわずかで、低抵抗状態と高抵抗状態とが充分に分離されており、合格と判定した。
n=2(100回)の場合の記憶素子5の抵抗値の分布を、図6に示す。図6に示すように、低抵抗状態及び高抵抗状態の各抵抗値が、いずれもデータ保持試験前後で変化がなく、また両者の分離幅も充分に確保できている。従って、データ保持試験は合格と判定した。
n=3(1000回)の場合の記憶素子5の抵抗値の分布を、図7に示す。図7に示すように、この場合も、低抵抗状態及び高抵抗状態の各抵抗値が、いずれもデータ保持試験前後で変化がなく、また両者の分離幅も充分に確保できている。従って、データ保持試験は合格と判定した。
n=4(10000回)の場合の記憶素子5の抵抗値の分布を、図8に示す。図8に示すように、データ保持試験の前でも高抵抗状態の抵抗値のばらつきが増えて分布が乱れており、一部のメモリセルでは本来あるべき状態とは反対の状態になっている。データ保持試験の後では、高抵抗側の分布が低抵抗側へシフトしてしまっている。従って、この条件は不合格と判定した。
n=1,2,3,4,5の各場合は、図示しないが、抵抗値のばらつきがわずかで、低抵抗状態と高抵抗状態とが充分に分離されており、合格と判定した。
n=6(106回)の場合の記憶素子5の抵抗値の分布を、図9に示す。図9に示すように、低抵抗状態及び高抵抗状態の各抵抗値が、いずれもデータ保持試験前後で変化がなく、また両者の分離幅も充分に確保できている。従って、この条件も、データ保持試験は合格と判定した。
n=7(107回)の場合の記憶素子5の抵抗値の分布を、図10に示す。図10に示すように、データ保持試験の前でも高抵抗状態の抵抗値のばらつきが若干増えている。データ保持試験の後では、低抵抗側の分布が高抵抗側へシフトしてしまっている。従って、この条件は不合格と判定した。
n=1(10回)の場合の記憶素子5の抵抗値の分布を、図11に示す。図11に示すように、低抵抗状態及び高抵抗状態の各抵抗値が、いずれもデータ保持試験前後で変化が小さく、また両者の分離幅も充分に確保できている。従って、データ保持試験は合格と判定した。
n=2(100回)の場合の記憶素子5の抵抗値の分布を、図12に示す。図12に示すように、データ保持試験の前でも高抵抗状態の抵抗値のばらつきが増えて分布が乱れており、一部のメモリセルでは本来あるべき状態とは反対の状態になっている。データ保持試験の後では、高抵抗側の分布が低抵抗側へシフトしてしまっている。従って、この条件は不合格と判定した。
トランジスタ6のサイズが中(W/L=2)の場合、消去動作時のオン電流は300μAとなる。
トランジスタ6のサイズが小(W/L=0.5)の場合、消去動作時のオン電流は75μAとなる。
トランジスタ6のサイズが大(W/L=6)の場合、消去動作時のオン電流は900μAとなる。
消去動作時のオン電流と繰り返し回数との関係を、図13のグラフに示す。図13中の太線の曲線は、合格と判定される限界を推定して示している。
ここで、フラッシュメモリの保証値である10万回(105回)という判定基準を用いると、トランジスタ6のオン電流は120μAが上限となる。この値は、電界効果トランジスタ6のサイズではW/L=0.8に相当する。
そこで、オン電流を前述した上限値(120μA)まで低減させるためには、メモリセル10の電界効果トランジスタ6に、そのオン抵抗値の25%以上の抵抗値を有する直列抵抗を付加させる。
即ち、例えば図3の回路構成図において、電界効果トランジスタ6と記憶素子5との間に、もしくは、電界効果トランジスタ6とビット線7との間に、直列抵抗を設ける。
しかし、この方法では、図3の回路構成図からわかるように、消去動作時に記憶素子へ加わる電圧が、
(トランジスタのゲート電位)−(トランジスタの電圧閾値)
以下となるため、印加電圧の不足で消去動作がうまく行われなくなるおそれがある。
続いて、消去電圧Veの大きさを変えて、繰り返し動作の安定性と、消去電圧Veとの関係を調べた。
電界効果トランジスタ6のサイズを前述した中(パラメータW/L=2)として、同じセルに対して、繰り返し動作を行い、所定の繰り返し回数毎に、記憶素子5の低抵抗状態及び高抵抗状態の各抵抗値を測定した。
そして、消去電圧Veを、1.1V、1.5V、1.9Vと変えて、それぞれ繰り返し動作及び抵抗値の測定を行った。
同様に、消去電圧Ve=1.5Vとした場合の測定結果を、図15A及び図15Bに示し、消去電圧Ve=1.9Vとした場合の測定結果を、図16A及び図16Bに示す。
図15A及び図15Bに示すように、消去電圧Ve=1.5Vとした場合は、高抵抗状態の抵抗値の上下動がやや少なくなるが、まだ高抵抗状態の抵抗値がばらついている。
図16A及び図16Bに示すように、消去電圧Ve=1.9Vとした場合は、高抵抗状態の抵抗値の上下動がさらに少なくなり、一部を除いて同じ桁内におさまっている。
即ち、安定動作のためには、消去過程時の記憶素子5への印加電圧(消去電圧Ve)が、1.9V(2V程度)以上は必要であることがわかる。
その他の構成の抵抗変化型素子であっても、2つの電極間に極性の異なる電界を印加することにより原子又はイオンが移動し、可逆的に前記記憶層の抵抗値が変化する構成であれば、本発明を適用して、高温状態における高電界による素子の特性劣化を抑制することが可能である。
Claims (4)
- 2つの電極の間に記憶層が設けられ、前記2つの電極間に極性の異なる電界を印加することにより原子又はイオンが移動し、可逆的に前記記憶層の抵抗値が変化する、不揮発性の抵抗変化型記憶素子と、前記抵抗変化型記憶素子に直列接続された、スイッチング用の電界効果トランジスタとから成るメモリセルを複数有し、前記メモリセルに情報を記憶させる記憶装置であって、
前記メモリセル内にある前記電界効果トランジスタは、そのチャネル幅Wとチャネル長Lとが、W/L≦0.8の関係を満たし、
前記メモリセル以外の部分にある電界効果トランジスタは、そのチャネル幅Wとチャネル長Lとが、W/L≧1の関係を満たし、
前記メモリセル内にある前記電界効果トランジスタのオン電流が、前記メモリセル以外の部分にある電界効果トランジスタのオン電流よりも小さい
記憶装置。 - 2つの電極の間に記憶層が設けられ、前記2つの電極間に極性の異なる電界を印加することにより原子又はイオンが移動し、可逆的に前記記憶層の抵抗値が変化する、不揮発性の抵抗変化型記憶素子と、前記抵抗変化型記憶素子に直列接続された、スイッチング用の電界効果トランジスタとから成るメモリセルを複数有し、前記メモリセルに情報を記憶させる記憶装置であって、
前記メモリセル内にある前記電界効果トランジスタに対して、直列抵抗が接続され、前記直列抵抗の抵抗値が前記メモリセル内にある前記電界効果トランジスタのオン抵抗値の25%以上であり、
前記メモリセル内にある前記電界効果トランジスタのオン電流が、前記メモリセル以外の部分にある電界効果トランジスタのオン電流よりも小さい
記憶装置。 - 2つの電極の間に記憶層が設けられ、前記2つの電極間に極性の異なる電界を印加することにより原子又はイオンが移動し、可逆的に前記記憶層の抵抗値が変化する、不揮発性の抵抗変化型記憶素子と、前記抵抗変化型記憶素子に直列接続された、スイッチング用の電界効果トランジスタとから成るメモリセルを複数有し、前記メモリセルに情報を記憶させる記憶装置であって、
前記メモリセル内にある前記電界効果トランジスタは、前記メモリセル以外の部分にある電界効果トランジスタと比較して、ソース・ドレイン領域の不純物濃度が低く、
前記メモリセル内にある前記電界効果トランジスタのオン電流が、前記メモリセル以外の部分にある電界効果トランジスタのオン電流よりも小さい
記憶装置。 - 2つの電極の間に記憶層が設けられ、前記2つの電極間に極性の異なる電界を印加することにより原子又はイオンが移動し、可逆的に前記記憶層の抵抗値が変化する、不揮発性の抵抗変化型記憶素子と、前記抵抗変化型記憶素子に直列接続された、スイッチング用の電界効果トランジスタとから成るメモリセルを複数有し、前記メモリセルに情報を記憶させる記憶装置であって、
前記メモリセル内にある前記電界効果トランジスタは、前記メモリセル以外の部分にある電界効果トランジスタと比較して、チャネル領域の不純物濃度が高く、
前記メモリセル内にある前記電界効果トランジスタのオン電流が、前記メモリセル以外の部分にある電界効果トランジスタのオン電流よりも小さい
記憶装置。
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