KR100657958B1 - 직렬 연결 구조의 저항 노드들을 갖는 메모리 소자 - Google Patents
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Abstract
직렬 연결 구조의 저항 노드들을 갖는 메모리 소자가 제공된다. 본 발명에 따른 메모리 소자의 저항 노드들은 저저항을 갖는 복수의 금속 플러그들에 의해서 직렬 구조로, 예컨대 낸드 또는 앤드 구조로 연결되어 있다. 직렬 구조의 저항 노드들은 각각에 대응하여 구비된 제어 소자에 의해서 제어될 수 있다. 제어 소자는 비트 라인 및 워드 라인에 연결되고, 비트 라인은 스위치 소자를 통해서 금속 플러그들과 연결되어 있다. 본 발명에 따른 메모리 소자를 이용하면, 종래보다 낮은 소거 전압으로 저항 노드들을 블록 단위로 일괄적으로 소거하는 것이 가능해진다.
Description
도 1은 종래 저항 메모리 소자에 대한 전자빔-유도 전류에 의한 이미지 및 그에 상응하는 전류-전압 특성을 보여주는 사진 및 그래프이고;
도 2는 도 1의 저항 메모리 소자의 필라멘트 형성을 보여주는 단면도이고;
도 3은 종래 낸드 구조의 저항 메모리 소자의 블록 소거 동작 시 문제점을 보여주는 단면도이고;
도 4는 본 발명의 일 실시예에 따른 메모리 소자를 보여주는 회로도이고;
도 5는 본 발명의 다른 실시예에 따른 메모리 소자를 보여주는 회로도이고;
도 6은 도 4의 메모리 소자의 예시적인 구조를 보여주는 단면도이고;
도 7은 본 발명의 실시예들에 따른 메모리 소자의 스위치 소자의 전류-전압 특성을 보여주는 그래프이고;
도 8은 본 발명의 실시예들에 따른 메모리 소자의 저항 노드의 전류-전압 특성을 보여주는 그래프이고;
도 9는 도 6의 메모리 소자의 동작을 설명하기 위한 단면도이고; 그리고
도 10은 도 9의 메모리 소자의 저항 노드들에 대한 블록 소거 동작을 보여주는 단면도이다.
본 발명은 반도체 메모리 소자에 관한 것으로서, 특히 저항 노드를 포함하는 비휘발성 메모리 소자에 관한 것이다. 본 발명은 저항 메모리 소자 또는 저항 메모리 소자와 다른 메모리 소자가 결합된 구조도 포함한다.
비휘발성 메모리 소자에는 크게 트랜지스터의 문턱 전압 천이(threshold voltage transition)를 이용하는 것과, 전하 이동(charge displacement)을 이용하는 것과, 저항 변화를 이용하는 것들이 있다. 문턱 전압 천이를 이용하는 것으로는 부유 게이트(floating gate)를 스토리지 노드로 이용하는 플래시(flash) 메모리와 전하 트랩(charge trap)을 스토리지 노드로 이용하는 소노스(SONOS) 메모리가 있다. 전하 이동을 이용하는 것으로는 나노-크리스탈 또는 폴리머의 강유전체 메모리(FRAM)가 있다. 또한, 저항 변화를 이용하는 것으로는 자기 메모리(MRAM), 상전이 메모리(PRAM) 및 복합 금속 산화막을 저항 노드로 이용하는 저항 메모리(RRAM) 등이 있다.
예를 들어, J. Appl. Phys., Vol. 90/6, 2892(2001)에 게재된 C. Rossel 등에 의한 "Electrical current distribution across a metal-insulator-metal structure during bistable switching"에는 저항 메모리에서 사용되는 저항 노드의 특성이 설명되어 있다. C. Rossel 등은 저항 노드로서 0.2 at. % 크롬(Cr)이 도핑 된 SrZrO3층을 예로 들어서 설명하고 있다.
도 1을 참조하면, 저항 노드 양단에 스위핑 전압을 인가함에 따라서 저항 노드의 저항이 변하고 있는 것을 알 수 있다. 저항 노드는 도 1a에 도시된 바와 같이 초기에 고저항(R = 606 ㏀) 상태를 보이다가, 도 1b에 도시된 바와 같이 전압이 -8V 이하로 내려감에 따라서 저저항(R = 10.5 ㏀) 상태로 변화한다. 도면 좌측의 전자빔-유도전류(electro-beam induced current; EBIC) 사진에서 흰색점은 도전 경로를 나타낸다. EBIC 사진을 참조하면, 저항 노드가 고저항 상태에서 저저항 상태로 변화함에 따라서 도전 경로가 되는 흰색점이 보다 커지거나 새로이 증가된 것을 알 수 있다(화살표로 표시된 흰색점 참조). 즉, 전술한 R. Rossel 등의 실험 결과로부터, 저항 노드를 통한 전류의 양의 변화, 즉 저항 노드의 저항 변화 시, 도전 경로는 저항 노드 전면에 균일하게 형성되지 않고, 국부적으로 형성된다는 것을 알 수 있다.
도 2는 두 전극들(50, 60) 사이에 개재된 저항 노드(70)를 통한 도전 경로(80)를 도식화한 것이다. 도 2를 참조하면, 저항 노드(70)를 통한 도전 경로(80)는 전술한 R. Rossel 등의 실험 결과로부터 알 수 있듯이 국부적인 필라멘트(filament) 형상이 될 것이다. 하지만, 도 3을 참조하면 저항 노드(70)가 길게 직렬로 연결된 경우, 예컨대 낸드 구조의 경우, 이러한 필라멘트 형상의 도전 경로(80)는 저항 노드(70)의 길이 방향으로 연속되지 못하고 끊어질 것이다. 이 경우, 도전 경로(80)가 끊어진 저항 노드 영역(H)은 고저항 영역이 되고, 그 결과 전체 저항 노드(70)는 저저항 상태로 용이하게 변화되지 못할 것이다. 그 결과, 저항 노드(70)가 직렬로 연결된 낸드(NAND) 또는 앤드(AND) 구조의 저항 메모리 소자를 한번에 블록 단위로 동작시키는 데 문제가 발생한다.
본 발명이 이루고자 하는 기술적 과제는 블록 단위의 동작이 가능하고 더불어 선택적으로 전하 저장 노드와 하이브리드 결합이 가능한, 직렬 연결 구조의 저항 노드들을 갖는 메모리 소자를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따르면, 제 1 및 제 2 단자를 갖고, 상기 단자들 사이에 인가되는 전압에 따라 가변저항 특성을 갖는 복수의 저항 노드들; 하나의 상기 저항 노드의 제 1 단자와 다른 상기 저항 노드의 제 2 단자 사이에 개재되어 상기 저항 노드들을 직렬로 연결하고, 상기 저항 노드보다 낮은 저항을 갖는 복수의 금속 플러그들; 상기 각 저항 노드에 대응하여 구비되고, 제 1, 제 2 및 제 3 단자를 갖고 상기 제 3 단자는 상기 제 1 및 제 2 단자 사이의 전류 흐름을 제어할 수 있는 복수의 제어 소자들; 하나의 상기 제어 소자의 제 1 단자와 다른 상기 제어 소자의 제 2 단자를 연결하여 상기 제어 소자들을 직렬로 연결하는 비트 라인; 상기 비트 라인과 상기 금속 플러그들 사이에 개재되어, 이들 사이의 전류 흐름을 개폐할 수 있는 복수의 스위치 소자들; 및 상기 제어 소자들의 제 3 단자와 연결된 복수의 워드 라인들을 포함하는 직렬 연결 구조의 저항 노드들을 갖는 메모리 소자가 제공된다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따르면, 제 1 및 제 2 단자를 갖고, 상기 단자들 사이에 인가되는 전압에 따라 가변저항 특성을 갖는 복수의 저항 노드들; 하나의 상기 저항 노드의 제 1 단자와 다른 상기 저항 노드의 제 2 단자 사이에 개재되어 상기 저항 노드들을 직렬로 연결하고, 상기 저항 노드보다 낮은 저항을 갖는 복수의 금속 플러그들; 상기 각 저항 노드에 대응하여 구비되고, 전하 저장이 가능한 복수의 전하 저장 노드들; 상기 각 전하 저장 노드에 대응하여 구비되는 복수의 소오스들, 드레인들 및 제어 게이트들; 하나의 상기 전하 저장 노드에 대응하는 소오스와 다른 상기 전하 저장 노드에 대응하는 드레인을 순차로 연결하는 비트 라인; 상기 비트 라인과 상기 금속 플러그들 사이에 개재되어, 이들 사이의 전류 흐름을 개폐할 수 있는 복수의 스위치 소자들; 및 상기 각 제어 게이트와 연결된 복수의 워드 라인들을 포함하는 직렬 연결 구조의 저항 노드들을 갖는 메모리 소자가 제공된다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 태양에 따르면, 제 1 및 제 2 단자를 갖고, 상기 단자들 사이에 인가되는 전압에 따라 가변저항 특성을 갖는 복수의 저항 노드들; 하나의 상기 저항 노드의 제 1 단자와 다른 상기 저항 노드의 제 2 단자 사이에 개재되어 상기 저항 노드들을 직렬로 연결하고, 상기 저항 노드보다 낮은 저항을 갖는 복수의 금속 플러그들; 상기 각 저항 노드에 대응하여 구비되고, 에미터, 컬렉터 및 베이스를 구비하는 복수의 바이폴라 트랜지스터들; 하나의 상기 바이폴라 트랜지스터의 에미터와 다른 상기 바이폴라 트랜지스터의 컬렉터를 연결하여 상기 바이폴라 트랜지스터들을 직렬로 연결하는 비트 라인; 상기 비트 라인과 상기 금속 플러그들 사이에 개재되어, 이들 사이의 전류 흐름을 개폐할 수 있는 복수의 스위치 소자들; 및 상기 바이폴라 트랜지스터들의 베이스와 연결된 복수의 워드 라인들을 포함하는 직렬 연결 구조의 저항 노드들을 갖는 메모리 소자가 제공된다.
상기 본 발명의 태양들의 일 측면에 따르면, 상기 저항 노드는 Nb2O5, Cr 도핑된 SrTiO3, ZrOx, GST(GeSbxTey), NiO, TiO2 또는 HfO로 형성될 수 있다.
상기 본 발명의 태양들의 다른 측면에 따르면, 상기 스위치 소자는 임계 전압 이상이 인가된 경우에만 전기 전도성을 나타내는 천이금속 산화막으로 형성될 수 있다. 나아가, 상기 천이금속 산화막은 V2O5 또는 TiO일 수 있다.
상기 본 발명의 태양들의 또 다른 측면에 따르면, 상기 저항 노드들은 낸드 구조(NAND) 또는 앤드(AND) 구조로 연결될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장되어 있다.
도 4를 참조하여, 본 발명의 일 실시예에 따른 메모리 소자(100)를 설명한다. 메모리 소자(100)는 직렬로 연결된 복수의 저항 노드(110)들, 비트 라인(BL)과 워드 라인(WL)에 연결된 제어 소자(140)들, 및 비트 라인(BL)과 저항 노드(110)들을 연결하는 스위치 소자(130)들과 금속 플러그(120)들을 포함한다.
구체적으로 살펴보면, 저항 노드(110)들은 각각 양쪽에 두 단자들(N1, N2)을 갖고, 금속 플러그(120)들은 하나의 저항 노드(110)의 제 1 단자(N1)가 다른 저항 노드의 제 2 단자(N2)와 연결되도록 두 저항 노드(110)들 사이에 각각 개재되어 있다. 이에 따라, 저항 노드(110)들은 사이에 금속 플러그(120)를 개재하여 직렬로 연결되게 된다. 금속 플러그(120)들은 각각 스위치 소자(130)들에 연결되고, 제어 소자(140)들의 소오스(S)와 드레인(D)은 각각 스위치 소자(130)에 연결된다. 비트 라인(BL)은 스위치 소자(130)와 소오스(S)에 연결되고, 또한 드레인(D) 및 스위치(130)에 연결된다. 즉, 비트 라인(BL)은 하나의 제어 소자(140)의 드레인(D)과 인접하는 제어 소자(140)의 소오스(S)를 연결한다. 워드 라인(WL)들은 제어 소자(140)들의 게이트(G)에 각각 연결되어 있다.
따라서, 비트 라인(BL)으로부터 시작하여 스위치 소자(130), 금속 플러그(120), 저항 노드(110), 금속 플러그(120) 및 스위치 소자(130)를 거쳐서 다시 비트 라인(BL)으로 돌아오는 제 1 회로가 형성된다. 또한, 비트 라인(BL)으로부터 시작하여 소오스(S) 및 드레인(D)을 거쳐 다시 비트 라인(BL)으로 돌아오는 제 2 회로가 형성된다. 여기에서, 스위치 소자(130)와 게이트(G)는 뒤에 상세하게 설명되는 바와 같이, 상기 제 1 회로 및 상기 제 2 회로를 선택 또는 제어하는 역할을 한다.
메모리 소자(100)에서 하나의 저항 노드(110) 및 이에 대응하는 하나의 제어 소자(140)와 이들(110, 140)을 연결하는 스위치 소자(130)들 및 금속 플러그(120)들은 하나의 단위셀을 형성한다. 즉, 메모리 소자(100)는 상기 단위셀들이 직렬로 연결된 구조, 예컨대 낸드(NAND) 구조 또는 앤드(AND) 구조를 갖는다. 비록 도면에는 하나의 비트 라인(BL)이 도시되어 있지만, 이러한 비트 라인(BL)이 복수개 배열될 수도 있다.
보다 구체적으로 보면, 제어 소자(140)는 소오스(S), 드레인(D), 및 게이트(G) 단자를 갖는 모스(MOS) 트랜지스터(transistor)일 수 있다. 모스 트랜지스터(140)는 게이트(G)에 인가되는 전압을 조절하여 소오스(S)와 드레인(D) 사이에 도전 통로인 채널(미도시)을 형성할 수 있다. 상기 채널이 형성된 경우, 모스 트랜지스터(140)의 소오스(S)와 드레인(D)은 전기적으로 연결되게 된다. 모스 트랜지스터(140)는 n형 채널을 갖는 NMOS 또는 p형 채널을 갖는 PMOS일 수 있다.
제어 소자(140)는 또한 전하 저장 노드(도 6의 155 참조)를 갖는 플래시 메모리 또는 소노스(SONOS) 메모리의 단위셀일 수 있다. 플래시 메모리는 부유 게이트(floating gate), 예컨대 폴리실리콘층을 전하 저장 노드로 이용하고, 소노스 메모리는 전하 트랩층, 예컨대 실리콘 질화막층을 전하 저장 노드로 이용할 수 있다. 이 경우, 메모리 소자(100)는 저항 노드(110)와 전하 저장 노드(도 6의 155)의 서로 다른 두 가지 형태의 스토리지 노드를 하이브리드 결합한 구조를 갖는다. 이에 대해서는 도 9에서 보다 자세하게 설명하기로 한다.
도 6을 참조하여, 메모리 소자(100)의 하나의 예시적인 구조(110a)를 설명한 다. 제어 소자(140)는 전하 저장 노드(155)를 포함하는 플래시 메모리 또는 소노스 메모리의 단위셀을 예시적으로 보여주고 있다. 제어 소자(140)는 반도체 기판(105)에 형성된 소오스(S)와 드레인(D), 반도체 기판(105) 상의 제 1 절연막(150), 전하 저장 노드(155), 제 2 절연막(160), 및 제어 게이트 전극(165)을 포함한다. 제어 소자(140)에 대해서는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 이해할 수 있으므로 자세한 설명은 생략한다.
스위치 소자(130)는 소오스(S) 및 드레인(D) 상부에 형성되고, 스페이서 절연막(175)에 의해 전하 저장 노드(155) 및 제어 게이트 전극(165)과 절연되어 있다. 저항 노드((110)는 제어 게이트 전극(165) 상의 제 3 절연막(170) 상에 형성되고, 금속 플러그(120)는 스위치 소자(130) 상에 형성된다. 금속 플러그(120)는 저항 노드(110)와 스위치 소자(130)를 연결하고 있으며, 또한, 저항 노드(110)들 사이를 연결하고 있다. 이에 따라, 저항 노드(110)들은 직렬로 연결되게 된다. 금속 플러그(120)는 저항 노드(110)보다 저항이 낮은 금속, 예컨대 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 백금(Pt), 루쎄늄(Ru), 구리(Cu) 또는 코발트(Co) 등으로 형성할 수 있다. 메모리 소자의 구조(110a)는 저항 노드(110) 및 제어 소자(140)의 낸드 또는 앤드 구조일 수 있다.
도 7을 참조하여 스위치 소자(130)에 대해서 보다 상세하게 설명한다. 스위치 소자(130) 양단에 인가된 전압이 절대값을 기준으로 임계전압 이하(즉, -Vth에서 Vth 사이)인 경우에는 스위치(130) 소자를 통해서 전류가 거의 흐르지 않는다. 하지 만, 인가 전압이 절대값을 기준으로 임계전압 보다 커지게 되면(즉, -Vth 이하이거나, Vth 이상인 경우) 전류가 급격히 증가한다. 즉, 스위치 소자(130)는 정류 다이오드(rectifying diode)로 이용될 수 있다. 따라서, 스위치 소자(130)는 비트 라인(BL)으로부터 저항 노드(110)로의 전류 흐름을 제어하는 역할을 할 수 있다. 스위치 소자(130)는 천이금속 산화막(transition metal oxide; TMO), 예컨대 V2O5 또는 TiO로 형성될 수 있다.
이하 저항 노드(110)에 대하여 보다 상세하게 설명한다. 저항 노드(110)는 인가되는 전압에 따라 저항이 변하는 저항 상태 변화 저장 물질일 수 있다. 예를 들어, 저항 노드(110)는 Nb2O5, Cr 도핑된 SrTiO3, ZrOx, GST(GeSbxTey), NiO, TiO2 또는 HfO로 형성될 수 있다.
도 8을 참조하면, 저항 노드(110)에 초기 전압이 인가되면(경로 10), 어떤 임계전압, 예컨대 NiO의 경우 4.5V 까지는 전류가 거의 흐르지 않는다. 즉, 저항 노드(110)는 높은 저항 값을 보인다(리셋 상태). 하지만, 저항 노드(110) 사이에 인가된 전압이 임계전압을 넘어서면 전류가 급격히 증가한다. 일단, 저항 노드(110) 사이에 임계전압 이상의 전압이 가해지고 난 후, 다시 0부터 전압을 인가하면(경로 20), 높은 전류가 흐른다. 즉, 저항 노드(110)는 낮은 저항 값을 보인다(셋 상태). 하지만, 다시 리셋 전압이상으로 전압이 증가하면 전류는 급격히 감소한다(경로 30). 즉, 저항 노드(110)의 저항이 다시 리셋 상태의 높은 저항 값으로 환원된다. 이후 전압을 계속 증가시키면(경로 40), 초기 리셋 상태와 동일한 경로를 보인다.
즉, 저항 노드(110)는 임계전압 또는 리셋전압을 경계로 비저항이 변하게 되며, 이러한 저항 변화는 인가 전압이 없어진 후에도 일정 범위의 전압 구간 내에서는 유지된다. 따라서, 저항 노드(110)는 비휘발성 메모리 소자의 스토리지 노드로 이용될 수 있다.
도 9를 참조하여, 전하 저장 노드(155)와 저항 노드(110)를 동시에 갖는 메모리 소자(100)의 동작을 보다 상세하게 설명한다. 직렬 연결 구조, 예컨대 낸드 구조에서, 하나의 저항 노드(110), 예컨대 좌에서 세 번째 저항 노드(110)를 선택하기 위해서는 세 번째 저항 노드(110)와 연결된 스위치 소자(130)들을 턴-온 시켜야 한다. 따라서, 세 번째 저항 노드(110)와 대응되는 세 번째 제어 소자(140)는 턴-오프 시키고, 그 외의 제어 소자(140)들, 예컨대 첫 번째, 두 번째, 네 번째 제어 소자들(140)은 모두 턴-온 시킨다. 이에 따라, 비트 라인(BL)을 통해서 유입된 전자 또는 전류가 소오스(S)와 세 번째 저항 노드(110)와 드레인(D)을 연결하는 회로(C2)를 통해서 흐를 수 있다.
이때, 저항 노드(110)에 인가되는 전압을 조절하여 도 8에서 설명된 바에 따라서, 저항 노드(110)를 셋 상태 또는 리셋 상태로 만들 수 있다. 즉, 저항 노드(110)를 이용하여 0과 1의 데이터 비트를 저장할 수 있게 된다. 한편, 저항 노드(110)와 스위치 소자(130)를 저저항의 금속 플러그(120)로 연결함에 따라, 저항 노드(110)에 대한 셋 상태 또는 리셋 상태에 필요한 동작 전압을 낮출 수 있다. 더구나, 저항 노드(110)의 길이를 금속 플러그(120) 길이 만큼 단축시킴에 따라, 저항 노드(110) 내에서 도전 통로로 형성되는 필라멘트(도 10의 180 참조)의 단락을 방지할 수도 있다.
만일 전하 저장 노드(155)를 통해서 데이터 비트를 저장하려면, 비트 라인(BL)을 통해서 유입된 전자 또는 전류가 소오스(S)와 드레인(D)을 연결하는 회로(C1)를 통해서 흐르게 하면 된다. 이를 위해서는, 선택된 세 번 째 제어소자(140)의 제어 게이트(165)에 동작 전압, 예컨대 프로그램 전압을 인가한다. 상기 프로그램 전압은 제어 소자(140)의 문턱전압보다 높기 때문에, 세 번째 제어소자(140)는 턴-온 된다.
저항 노드(110)들의 소거 동작은 직렬 구조, 예컨대 낸드 또는 앤드 구조의 블록 단위로 수행할 수 있다. 즉, 제어 소자(140)들 모두를 턴-오프 시키고, 비트 라인(BL)에 저항 노드(110)들 블록을 소거시킬 수 있는 전압을 인가한다. 예컨대, 하나의 저항 노드(110)를 소거하는 데 0.5V가 필요하다면, 32개의 저항 노드(110)들이 연결된 낸드 구조를 소거하기 위해서는 16V의 전압이 필요할 것이다.
도 10을 참조하면, 4 개의 저항 노드(110)들이 직렬로 연결된 구조에 대한 블록 소거 동작이 예시적으로 설명된다. C. Rossel이 실험적으로 보여준 바와 같이, 저항 노드(110)를 통한 전류의 흐름은 국부적인 필라멘트(180)들을 통해서 이루어질 것이다. 이때, 저항 노드(110)들 사이에 개재된 금속 플러그(120)는 저항 노드(110)들 사이의 필라멘트(180)들을 연결하는 역할을 한다. 더불어, 금속 플러 그(120)는 필라멘트(180)가 생성될 수 있는 핵생성 자리를 제공하여, 필라멘트(180)가 더욱 용이하게 생성되게 할 수 있다.
즉, 저항 노드(110)들 사이에 저항 노드(110)보다 저항이 낮은 금속 플러그(120)를 개재하여, 낮은 인가 전압으로 저항 노드(110)들을 블록 단위로 소거하는 것이 가능해진다. 예를 들어, 종래보다 블록 소거 전압을 반 이상으로 낮출 수 있다. 일단, 저항 노드(110)의 반 정도를 저저항의 금속 플러그(120)로 대체함에 따라서 소거 전압을 1차로 낮출 수 있고, 부가하여 필라멘트(180)가 단락되지 않도록 함으로써 2차로 소거 전압을 더욱 낮출 수 있다.
도 5를 참조하여, 본 발명의 다른 실시예에 따른 메모리 소자(200)를 설명한다. 메모리 소자(200)는 직렬로 연결된 복수의 저항 노드(210)들, 비트 라인(BL)과 워드 라인(WL)에 연결된 바이폴라 트랜지스터(240)들, 및 비트 라인(BL)과 저항 노드(210)들을 연결하는 스위치 소자(230)들과 금속 플러그(220)들을 포함한다.
구체적으로 살펴보면, 저항 노드(210)들은 각각 양쪽에 두 단자들(N1, N2)을 갖고, 금속 플러그(220)들은 하나의 저항 노드(210)의 제 1 단자(N1)가 다른 저항 노드의 제 2 단자(N2)와 연결되도록 두 저항 노드(210)들 사이에 각각 개재되어 있다. 이에 따라, 저항 노드(210)들은 사이에 금속 플러그(220)를 개재하여 직렬로 연결되게 된다. 금속 플러그(220)들은 각각 스위치 소자(230)들에 연결되고, 바이폴라 트랜지스터(240)들의 에미터(E)와 컬렉터(C)는 각각 스위치 소자(230)에 연결된다. 비트 라인(BL)은 스위치 소자(230)와 에미터(E)에 연결되고, 또한 컬렉터(C) 와 스위치(230)에 연결된다. 즉, 비트 라인(BL)은 하나의 바이폴라 트랜지스터(240)의 에미터(E)와 인접하는 바이폴라 트랜지스터(240)의 컬렉터(C)를 연결한다. 워드 라인(WL)들은 바이폴라 트랜지스터(240)들의 베이스(B)에 각각 연결되어 있다.
따라서, 비트 라인(BL)으로부터 시작하여 스위치 소자(230), 금속 플러그(220), 저항 노드(210), 금속 플러그(220) 및 스위치 소자(230)를 거쳐서 다시 비트 라인(BL)으로 돌아오는 제 1 회로가 형성된다. 또한, 비트 라인(BL)으로부터 시작하여 에미터(E), 베이스(B) 및 컬렉터(C)를 거쳐 다시 비트 라인(BL)으로 돌아오는 제 2 회로가 형성된다.
메모리 소자(200)에서 하나의 저항 노드(210) 및 이에 대응하는 하나의 바이폴라 트랜지스터(240)와 이들(210, 240)을 연결하는 스위치 소자(230)들 및 금속 플러그(220)들은 하나의 단위셀을 형성한다. 즉, 메모리 소자(200)는 상기 단위셀들이 직렬로 연결된 구조, 예컨대 낸드(NAND) 구조 또는 앤드(AND) 구조를 갖는다. 비록 도면에는 하나의 비트 라인(BL)이 도시되어 있지만, 이러한 비트 라인(BL)이 복수개 배열될 수도 있다.
메모리 소자(200)의 저항 노드(210), 스위치 소자(230), 금속 플러그(220)는 상기 일 실시예에 따른 메모리 소자(100)의 설명 부분을 참조할 수 있다. 또한, 저항 노드(210)에 대한 메모리 동작에 대해서도 상기 일 실시예에 따른 메모리 소자(100)의 설명 부분을 참조하여, 해당 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있다. 다만, 상기 일 실시예에 따른 메모리 소자(100)에서는 게이 트(G)를 통해서 소오스(S)와 드레인(D) 간의 전류 흐름을 제어했다면, 메모리 소자(200)에서는 베이스(B)를 통해서 에미터(E)와 컬렉터(C) 사이의 전류의 흐름을 제어할 수 있다는 점에서만 차이가 있다.
따라서, 메모리 소자(200)는 하나의 저항 노드(210)를 선택하여, 상기 저항 노드(210)를 셋 상태 또는 리셋 상태로 변화시킬 수 있다. 즉, 0과 1의 데이터 비트를 저장할 수 있다. 즉, 저항 노드(210)를 통해 0과 1의 데이터 비트를 저장할 수 있게 된다. 또한, 도 10에서 설명된 바와 같이, 저항 노드(210)들 사이에 저항 노드(210)보다 낮은 저항을 갖는 금속 플러그(220)를 개재하여, 낮은 인가 전압으로 저항 노드(210)들을 블록 단위로 소거하는 것이 가능해진다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따른 메모리 소자(100, 200)들은 저항 노드(110, 210)들 사이에 저항 노드(110, 210)보다 저항이 낮은 금속 플러그(120, 220)를 개재하고 있다. 이에 따라, 종래보다 낮은 소거 전압으로 저항 노드(110, 220)들을 블록 단위로 일괄적으로 소거하는 것이 가능해진다. 예를 들어, 종래보다 블록 소거 전압을 반 이상으로 낮출 수 있다. 일단, 저항 노드(110, 220)의 반 정도를 저저항의 금속 플러그(120, 220)로 대체함에 따라서 소거 전압을 1차로 낮출 수 있고, 부가하여 필라멘 트(180)가 단락되지 않도록 함으로써 2차로 소거 전압을 더욱 낮출 수 있다.
또한, 저항 노드(110, 220)와 스위치 소자(130, 230)를 저저항의 금속 플러그(120, 220)로 연결함에 따라, 저항 노드(110, 210)에 대한 셋 상태 또는 리셋 상태에 필요한 동작 전압을 낮출 수 있다. 더구나, 저항 노드(110, 220)의 길이를 금속 플러그(120, 220) 길이 만큼 단축시킴에 따라, 저항 노드(110, 220) 내에서 도전 통로로 형성되는 필라멘트(180)의 단락을 방지할 수도 있다.
Claims (20)
- 제 1 및 제 2 단자를 갖고, 상기 단자들 사이에 인가되는 전압에 따라 가변저항 특성을 갖는 복수의 저항 노드들;하나의 상기 저항 노드의 제 1 단자와 다른 상기 저항 노드의 제 2 단자 사이에 개재되어 상기 저항 노드들을 직렬로 연결하고, 상기 저항 노드보다 낮은 저항을 갖는 복수의 금속 플러그들;상기 각 저항 노드에 대응하여 구비되고, 제 1, 제 2 및 제 3 단자를 갖고 상기 제 3 단자는 상기 제 1 및 제 2 단자 사이의 전류 흐름을 제어할 수 있는 복수의 제어 소자들;하나의 상기 제어 소자의 제 1 단자와 다른 상기 제어 소자의 제 2 단자를 연결하여 상기 제어 소자들을 직렬로 연결하는 비트 라인;상기 비트 라인과 상기 금속 플러그들 사이에 개재되어, 이들 사이의 전류 흐름을 개폐할 수 있는 복수의 스위치 소자들; 및상기 제어 소자들의 제 3 단자와 연결된 복수의 워드 라인들을 포함하는 것을 특징으로 하는 직렬 연결 구조의 저항 노드들을 갖는 메모리 소자.
- 제 1 항에 있어서, 상기 저항 노드는 Nb2O5, Cr 도핑된 SrTiO3, ZrOx, GST(GeSbxTey), NiO, TiO2 또는 HfO로 형성된 것을 특징으로 하는 직렬 연결 구조의 저항 노드들을 갖는 메모리 소자.
- 제 1 항에 있어서, 상기 스위치 소자는 임계 전압 이상이 인가된 경우에만 전기 전도성을 나타내는 천이금속 산화막으로 형성된 것을 특징으로 하는 직렬 연결 구조의 저항 노드들을 갖는 메모리 소자.
- 제 3 항에 있어서, 상기 천이금속 산화막은 V2O5 또는 TiO인 것을 특징으로 하는 직렬 연결 구조의 저항 노드들을 갖는 메모리 소자.
- 제 1 항에 있어서, 상기 제어 소자는 모스 트랜지스터(MOS transistor)인 것을 특징으로 하는 직렬 연결 구조의 저항 노드들을 갖는 메모리 소자.
- 제 5 항에 있어서, 상기 제 1 단자는 소오스이고, 상기 제 2 단자는 드레인이고, 상기 제 3 단자는 게이트인 것을 특징으로 하는 직렬 연결 구조의 저항 노드들을 갖는 메모리 소자.
- 제 1 항에 있어서, 상기 제어 소자는 상기 각 저항 노드에 대응하고 전하 저장이 가능한 복수의 전하 저장 노드들을 더 포함하는 것을 특징으로 하는 직렬 연결 구조의 저항 노드들을 갖는 메모리 소자.
- 제 1 항에 있어서, 상기 제어 소자는 바이폴라 트랜지스터들인 것을 특징으로 하는 직렬 연결 구조의 저항 노드들을 갖는 메모리 소자.
- 제 8 항에 있어서, 상기 제 1 단자는 에미터이고, 상기 제 2 단자는 컬렉터이고, 상기 제 3 단자는 베이스인 것을 특징으로 하는 직렬 연결 구조의 저항 노드들을 갖는 메모리 소자.
- 제 1 항에 있어서, 상기 저항 노드들은 낸드 구조(NAND) 또는 앤드(AND) 구조로 연결된 것을 특징으로 하는 직렬 연결 구조의 저항 노드들을 갖는 메모리 소자.
- 제 1 및 제 2 단자를 갖고, 상기 단자들 사이에 인가되는 전압에 따라 가변저항 특성을 갖는 복수의 저항 노드들;하나의 상기 저항 노드의 제 1 단자와 다른 상기 저항 노드의 제 2 단자 사이에 개재되어 상기 저항 노드들을 직렬로 연결하고, 상기 저항 노드보다 낮은 저항을 갖는 복수의 금속 플러그들;상기 각 저항 노드에 대응하여 구비되고, 전하 저장이 가능한 복수의 전하 저장 노드들;상기 각 전하 저장 노드에 대응하여 구비되는 복수의 소오스들, 드레인들 및 제어 게이트들;하나의 상기 전하 저장 노드에 대응하는 소오스와 다른 상기 전하 저장 노드에 대응하는 드레인을 순차로 연결하는 비트 라인;상기 비트 라인과 상기 금속 플러그들 사이에 개재되어, 이들 사이의 전류 흐름을 개폐할 수 있는 복수의 스위치 소자들; 및상기 각 제어 게이트와 연결된 복수의 워드 라인들을 포함하는 것을 특징으로 하는 직렬 연결 구조의 저항 노드들을 갖는 메모리 소자.
- 제 11 항에 있어서, 상기 저항 노드는 Nb2O5, Cr 도핑된 SrTiO3, ZrOx, GST(GeSbxTey), NiO, TiO2 또는 HfO로 형성된 것을 특징으로 하는 직렬 연결 구조의 저항 노드들을 갖는 메모리 소자.
- 제 11 항에 있어서, 상기 스위치 소자는 임계 전압 이상이 인가된 경우에만 전기 전도성을 나타내는 천이금속 산화막으로 형성된 것을 특징으로 하는 직렬 연결 구조의 저항 노드들을 갖는 메모리 소자.
- 제 13 항에 있어서, 상기 천이금속 산화막은 V2O5 또는 TiO인 것을 특징으로 하는 직렬 연결 구조의 저항 노드들을 갖는 메모리 소자.
- 제 11 항에 있어서, 상기 저항 노드들은 낸드 구조(NAND) 또는 앤드(AND) 구조로 연결된 것을 특징으로 하는 직렬 연결 구조의 저항 노드들을 갖는 메모리 소자.
- 제 1 및 제 2 단자를 갖고, 상기 단자들 사이에 인가되는 전압에 따라 가변저항 특성을 갖는 복수의 저항 노드들;하나의 상기 저항 노드의 제 1 단자와 다른 상기 저항 노드의 제 2 단자 사이에 개재되어 상기 저항 노드들을 직렬로 연결하고, 상기 저항 노드보다 낮은 저항을 갖는 복수의 금속 플러그들;상기 각 저항 노드에 대응하여 구비되고, 에미터, 컬렉터 및 베이스를 구비하는 복수의 바이폴라 트랜지스터들;하나의 상기 바이폴라 트랜지스터의 에미터와 다른 상기 바이폴라 트랜지스터의 컬렉터를 연결하여 상기 바이폴라 트랜지스터들을 직렬로 연결하는 비트 라인;상기 비트 라인과 상기 금속 플러그들 사이에 개재되어, 이들 사이의 전류 흐름을 개폐할 수 있는 복수의 스위치 소자들; 및상기 바이폴라 트랜지스터들의 베이스와 연결된 복수의 워드 라인들을 포함하는 것을 특징으로 하는 직렬 연결 구조의 저항 노드들을 갖는 메모리 소자.
- 제 16 항에 있어서, 상기 저항 노드는 Nb2O5, Cr 도핑된 SrTiO3, ZrOx, GST(GeSbxTey), NiO, TiO2 또는 HfO로 형성된 것을 특징으로 하는 직렬 연결 구조의 저항 노드들을 갖는 메모리 소자.
- 제 16 항에 있어서, 상기 스위치 소자는 임계 전압 이상이 인가된 경우에만 전기 전도성을 나타내는 천이금속 산화막으로 형성된 것을 특징으로 하는 직렬 연결 구조의 저항 노드들을 갖는 메모리 소자.
- 제 18 항에 있어서, 상기 천이금속 산화막은 V2O5 또는 TiO인 것을 특징으로 하는 직렬 연결 구조의 저항 노드들을 갖는 메모리 소자.
- 제 16 항에 있어서, 상기 저항 노드들은 낸드 구조(NAND) 또는 앤드(AND) 구조로 연결된 것을 특징으로 하는 직렬 연결 구조의 저항 노드들을 갖는 메모리 소자.
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