KR100847309B1 - 비휘발성 메모리 장치의 제조 방법 - Google Patents

비휘발성 메모리 장치의 제조 방법 Download PDF

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이충호
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Abstract

비휘발성 메모리 장치의 제조 방법으로, 우선 기판의 일부 영역을 식각하여 리세스부를 형성한다. 상기 리세스부 표면 및 기판 상부면에 저항 물질막을 형성한다. 상기 저항 물질막으로 금속 이온을 주입시켜 상기 저항 물질막에 포함된 그레인 바운더리를 따라 금속 필라멘트를 생성시킨다. 상기 리세스부를 채우면서 상기 저항 물질막 상에 하부 전극 패턴을 형성한다. 상기 기판, 저항 물질막 및 하부 전극 패턴 상에 유전막을 형성한다. 다음에, 상기 유전막 상에 상기 저항 물질막 패턴 및 하부 전극 패턴과 대향하도록 위치하는 상부 전극 패턴을 형성한다. 상기 공정에 의해 형성되는 비휘발성 메모리 장치는 셀 간의 간섭 및 산포 등이 감소된다.

Description

비휘발성 메모리 장치의 제조 방법 {Method for manufacturing non-volatile memory device}
도 1 내지 도 8은 본 발명의 실시예 1에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 사시도 및 단면도들이다.
도 9는 기판 상에 저항 물질막이 형성된 상태를 확대 도시한 것이다.
도 10은 저항 물질막에 금속 이온을 주입한 상태를 확대 도시한 것이다.
도 11은 실시예 1의 비휘발성 메모리 장치의 셀 스트링을 나타내는 등가 회로도이다.
도 12 내지 도 21은 본 발명의 실시예 2에 따른 비휘발성 메모리 장치의 제조 방법을 나타내는 단면도이다.
도 22 내지 도 23은 본 발명의 실시예 3에 따른 비휘발성 메모리 장치의 제조 방법을 나타내는 단면도이다.
본 발명은 비휘발성 메모리 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 전압에 따라 저항이 가변되는 물질을 이용하는 비휘발성 메모리 장치의 제조 방법에 관한 것이다.
일반적으로, 비휘발성 메모리 장치는 단위 셀의 구조에 따라 플로팅 게이트 형 및 전하 트랩형의 메모리 장치로 나누어진다.
상기 플로팅 게이트 타입의 비휘발성 메모리 장치의 단위 셀은 반도체 기판 상에 형성되는 터널 산화막, 플로팅 게이트, 유전막 및 콘트롤 게이트를 포함한다. 그리고, 상기 플로팅 게이트 내에 전자를 주입 또는 방출함으로서 정보를 기억한다.
이에 반해, 상기 전하 트랩 타입의 메모리 장치는 단위 셀로서 반도체 기판 상에 형성하는 실리콘 산화물의 터널 절연막, 실리콘 질화물로 이루어지는 전하 트랩막, 실리콘 산화물의 블로킹 절연막 및 도핑된 폴리실리콘으로 이루어지는 전극을 포함한다. 그리고, 상기 전하 트랩 타입의 비휘발성 메모리 장치는 상기 전극과 반도체 기판 사이에 개재된 상기 전하 트랩막에 전하를 저장하거나 또는 저장된 전하를 빼내는 방법에 의해 프로그래밍 또는 소거를 수행한다.
이와 같이, 상기 플로팅 게이트 타입 및 전하 트랩 타입의 비휘발성 메모리 장치는 전하를 이용하여 셀 내에 데이터를 프로그래밍하거나 소거한다. 그런데, 상기 비휘발성 메모리 장치의 경우에는 이웃하는 셀 간의 간섭(cell to cell interference)에 의해 저장되어 있던 전하들이 이탈할 수 있으므로 오동작이 발생되기 쉽다.
또한, 상기 비휘발성 메모리 장치가 고도로 집적화됨에 따라 상기 플로팅 게이트 또는 전하 트랩막에 저장된 전하들의 개수가 매우 적다. 때문에, 비휘발성 메 모리 장치의 셀 내에 저장된 데이터를 구분하기가 어려워지고 있다.
그리고, 상기 플로팅 게이트 타입의 비휘발성 메모리 장치의 경우 통상적으로 F-N 터널링에 의하여 소거 동작이 이루어진다. 그러므로, 상기 소거 동작을 수행하기 위하여 콘트롤 게이트 전극에 20V 정도의 높은 전압이 인가되어야 한다. 상기와 같이 높은 전압이 인가되기 위해서는 코아 및 페리 영역에 고전압용 트랜지스터와 같은 소자들이 형성되어야 하며, 이로 인해 비휘발성 메모리 장치의 크기가 증가하게 된다.
따라서, 최근에는 고성능을 가지면서도 저전압으로 구동이 가능한 저항 메모리 장치가 개발되고 있다. 예를 들어, 저항 노드를 포함하는 비휘발성 메모리 장치는 대한민국 공개특허 2006-108960호에도 개시되어 있다.
상기 공개된 비휘발성 메모리 장치의 저항 노드는 저저항을 갖는 복수의 금속 플러그에 의해서 직렬로 연결되어 있고, 상기 저항 노드를 통한 전류의 흐름은 국부적인 필라멘트들을 통해서 이루어지게 된다. 상기 비휘발성 메모리 장치의 경우 저항 노드 별로 필라멘트를 용이하게 생성시킬 수 있다. 그러나, 상기 저항 노드 별로 일정한 저항을 갖지 않을 뿐 아니라, 저항을 가변시키는 공정을 수 회동안 수행하였을 때 낮은 재현성을 갖는다는 문제가 있다.
따라서, 본 발명의 목적은 각 셀 별로 균일한 동작 특성을 갖고, 전압에 따라 저항이 가변되는 물질을 이용하는 비휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일실시예에 따른 비휘발성 메모리 장치의 제조 방법으로, 우선 기판의 일부 영역을 식각하여 리세스부를 형성한다. 상기 리세스부 표면 및 기판 상부면에 저항 물질막을 형성한다. 상기 저항 물질막으로 금속 이온을 주입시켜 상기 저항 물질막에 포함된 그레인 바운더리를 따라 금속 필라멘트를 생성시킨다. 상기 리세스부를 채우면서 상기 저항 물질막 상에 하부 전극 패턴을 형성한다. 상기 기판, 저항 물질막 및 하부 전극 패턴 상에 유전막을 형성한다. 다음에, 상기 유전막 상에 상기 저항 물질막 패턴 및 하부 전극 패턴과 대향하도록 위치하는 상부 전극 패턴을 형성한다.
상기 하부 전극 패턴을 형성하기 위하여, 상기 리세스부 내부를 완전히 채우도록 도전막을 형성한다. 다음에, 상기 기판 표면이 노출되도록 상기 도전막 및 저항 물질막을 연마한다.
상기 저항 물질막 패턴은 금속 산화물을 포함한다.
구체적으로, 상기 저항 물질막 패턴은 니켈 산화물, 지르코늄 산화물, 탄탈륨 산화물, 니오븀 산화물, 납 산화물, 탄탈륨 산화물로 형성될 수 있다.
상기 상부 전극 패턴 양측의 기판 표면 아래에 불순물 영역을 형성하는 단계를 더 포함할 수 있다.
상기 이온 주입되는 금속은 니켈을 포함한다.
상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법으로, 먼저 액티브 영역 및 소자 분리 영역을 구분하기 위하여, 기판에 제1 방향으로 연장되는 소자 분리막 패턴을 형성한다. 상기 액티브 영역의 기판의 일부를 식각하여 리세스부들을 형성한다. 상기 리세스부 표면 상에 저항 물질막을 형성한다. 상기 저항 물질막으로 금속 이온을 주입시켜 상기 저항 물질막에 포함된 그레인 바운더리를 따라 금속 필라멘트를 생성시킨다. 상기 리세스부를 채우면서 상기 저항 물질막 상에 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상의 하부 전극 패턴을 형성한다. 상기 기판, 저항 물질막 및 하부 전극 패턴 상에 유전막을 형성한다. 다음에, 상기 유전막 상에 상기 저항 물질막 패턴 및 하부 전극 패턴과 대향하도록 위치하는 상부 전극 패턴을 형성한다.
상기 방법에 의해, NAND 구조를 갖는 비휘발성 메모리 장치를 제조할 수 있다.
상기 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법으로, 기판의 일부 영역에 불순물을 주입시켜 제1 및 제2 불순물 영역을 형성한다. 상기 기판의 일부 영역을 식각하여 상기 제1 및 제2 불순물 영역의 일 측부와 접하는 리세스부들을 형성한다. 상기 리세스부들 내부를 채우도록 저항 물질막 패턴을 형성한다. 상기 저항 물질막 패턴으로 금속 이온을 주입시켜 상기 저항 물질막에 포함된 그레인 바운더리를 따라 금속 필라멘트를 생성시킨다. 다음에, 상기 기판 상에, 게이트 산화막 및 게이트 전극 패턴을 형성한다.
상기 제1 및 제2 불순물 영역을 형성하기 위하여, 기판 상에 상기 제1 및 제2 불순물 영역이 형성될 부위를 선택적으로 노출시키는 제1 마스크 패턴을 형성하는 단계 및 상기 제1 마스크 패턴이 형성되어 있는 기판 표면으로 불순물을 주입하 는 단계를 수행한다.
상기 제1 마스크 패턴을 형성하기 이 전에, 상기 기판 상에 이온 주입 희생막을 형성하는 단계를 더 포함할 수 있다.
상기 리세스부들을 형성하기 위하여, 상기 제1 마스크 패턴 사이의 기판을 덮는 보호 패턴을 형성하는 단계와, 상기 제1 마스크 패턴을 등방성 식각하여 상기 제1 마스크 패턴에 비해 작은 선폭을 갖는 제2 마스크 패턴을 형성하는 단계 및 상기 제2 마스크 패턴을 식각 마스크로 사용하여 기판을 부분적으로 식각하는 단계를 수행한다.
상기 보호 패턴은 상기 제1 마스크 패턴의 상부면보다 낮은 상부면을 갖도록 형성된다.
상기 저항 물질막 패턴을 형성하기 위하여, 상기 리세스부 내부를 완전히 채우도록 저항 물질막을 증착하는 단계와, 상기 보호 패턴 및 제2 마스크 패턴의 상부면이 노출되도록 상기 저항 물질막을 연마하는 단계 및 상기 기판 표면과 동일한 상부면을 갖도록 상기 저항 물질막을 에치백하는 단계를 수행한다.
상기 게이트 산화막 및 게이트 전극 패턴을 형성하기 위하여, 상기 기판 보호 패턴 사이에 기판 상부면이 노출되도록 상기 제2 하드 마스크 패턴을 제거하는 단계와, 상기 기판 보호 패턴, 저항막 물질막 패턴 및 기판의 표면을 따라 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 상에 상기 기판 보호 패턴 사이의 공간을 채우는 도전막을 형성하는 단계 및 상기 기판 보호 패턴의 상부면이 노출되도록 상기 도전막을 연마하는 단계를 수행한다.
상기 게이트 산화막 및 게이트 전극 패턴을 형성하기 이 전에, 상기 기판 및 저항 물질막 패턴이 노출되도록 상기 제2 하드 마스크 패턴을 제거하는 단계를 더 포함할 수 있다.
상기 저항 물질막 패턴은 금속 산화물을 포함한다.
상기 저항 물질막 패턴은 니켈 산화물, 지르코늄 산화물, 탄탈륨 산화물, 니오븀 산화물, 납 산화물, 탄탈륨 산화물로 이루어질 수 있다.
상기 이온 주입되는 금속은 니켈을 포함한다.
상기에서 설명한 것과 같이, 본 발명에 의한 비휘발성 메모리 장치의 저항 물질막 패턴은 금속 이온 주입에 의해 균일하게 금속 필라멘트들이 생성되어 있다. 그러므로, 상기 저항 물질막 패턴은 저항 물질막 패턴의 양단에 인가되는 전압에 따라 가변되는 저항의 산포가 매우 균일하게 된다. 이로 인해, 상기 비휘발성 메모리 장치의 동작 특성이 매우 우수하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1 내지 도 8은 본 발명의 실시예 1에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 사시도 및 단면도들이다.
이하에서 설명하는 실시예 1의 비휘발성 메모리 장치는 NAND 타입의 셀 어레이를 갖는다. 도 2 내지 도 8에서 각 단면도들은 제1 방향으로 액티브 영역을 절단하였을 때 보여지는 것이다.
도 1을 참조하면, 단결정 실리콘과 같은 반도체 물질로 이루어진 기판(100) 에 셸로우 트렌치 소자 분리 공정을 수행함으로써 소자 분리막 패턴(104)을 형성한다. 상기 소자 분리막 패턴(104)은 제1 방향으로 연장되는 라인 형상을 갖도록 형성한다. 즉, 상기 소자 분리막 패턴(104)에 의해 정의되는 액티브 영역 및 소자 분리 영역은 제1 방향으로 연장되는 라인 형상을 가지며 서로 교번하여 형성된다.
구체적으로, 상기 기판(100)상에 제1 패드 산화막(도시안됨) 및 제1 실리콘 질화막(도시안됨)을 형성한다. 이후, 상기 소자 분리 영역에 해당하는 기판(100) 부위가 선택적으로 노출되도록 상기 제1 실리콘 질화막 및 제1 패드 산화막의 일부분을 식각하여 제1 하드 마스크 패턴(도시안됨)을 형성한다.
상기 제1 하드 마스크 패턴을 식각 마스크로 사용하여 상기 기판(100)을 식각함으로써 소자 분리용 트렌치(102)를 형성한다. 상기 소자 분리용 트렌치(102)들을 형성하는 동안 발생된 트렌치 내벽의 손상을 치유하기 위하여, 상기 소자 분리용 트렌치(102)의 내부면에는 내벽 산화막(도시안됨)을 형성한다. 상기 내벽 산화막은 상기 소자 분리용 트렌치(102) 내벽의 기판을 산화시켜 형성할 수 있다.
상기 소자 분리용 트렌치(102)들을 채우면서 상기 제1 하드 마스크 패턴 상에 소자 분리용 절연막(도시안됨)을 형성한다. 상기 소자 분리용 절연막은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 고밀도 플라즈마-화학 기상 증착(HDP-CVD) 공정을 이용하여 형성된다. 또한, 상기 소자 분리용 절연막은 실리콘 산화물과 같은 산화물을 사용하여 형성된다.
이 후, 상기 제1 하드 마스크 패턴이 노출될 때까지 상기 소자 분리용 절연막을 연마하여 소자 분리용 트렌치(102)들을 채우는 소자 분리막 패턴(104)을 형성 한다. 다음에, 상기 제1 하드 마스크 패턴을 제거함으로써 상기 기판(100)은 액티브 영역 및 소자 분리 영역으로 구분된다.
도 2를 참조하면, 상기 소자 분리막 패턴(104)이 형성된 기판(100) 상에 제2 패드 산화막(도시안됨) 및 제2 실리콘 질화막(도시안됨)을 형성한다.
상기 액티브 영역의 기판(100)에서 리세스부(112)가 형성될 부위가 노출되도록 상기 제2 실리콘 질화막 및 제2 패드 산화막의 일부분을 식각하여 패드 산화막 패턴(106) 및 실리콘 질화막 패턴(108)이 적층된 제2 하드 마스크 패턴(110)을 형성한다. 상기 리세스부(112)는 단위 셀을 이루는 저항 물질막 패턴 및 하부 전극 패턴이 형성되기 위한 영역이 된다. 그러므로, 상기 리세스부(112)는 일정 간격을 가지면서 반복적으로 형성되어야 한다. 또한, 상기 리세스부(112)의 일부 측벽에는 상기 소자 분리막 패턴이 노출되어야 한다.
상기와 같은 형상의 리세스부(112)를 형성하기 위하여, 상기 제2 하드 마스크 패턴(110)은 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상을 갖는 것이 바람직하다.
다음에, 상기 제2 하드 마스크 패턴(110)을 식각 마스크로 사용하여 노출된 기판(100) 부위를 선택적으로 식각함으로써 리세스부(112)를 형성한다. 이 때, 상기 소자 분리막 패턴(104)은 거의 식각되지 않으면서 상기 기판(100)이 식각될 수 있도록 공정이 수행되어야 한다.
도 3을 참조하면, 상기 리세스부(112)를 포함하는 기판(100) 표면이 노출되도록 상기 제2 하드 마스크 패턴(110)을 제거한다. 상기 제2 하드 마스크 패 턴(110)의 하부에 위치하는 기판(100) 표면의 손상을 감소시키기 위하여, 상기 제2 하드 마스크 패턴(110)을 제거하는 공정은 습식 식각 공정을 통해 수행하는 것이 바람직하다.
이 후, 상기 리세스부(112) 내부면 및 기판(100) 표면 상에 저항 물질막(114)을 형성한다. 이 때, 상기 저항 물질막(114)은 상기 리세스부(112) 내부를 완전히 채우지 않으면서 상기 리세스부(112)의 내벽 프로파일을 따라 균일한 두께로 형성되는 것이 바람직하다.
상기 저항 물질막(114)은 상기 저항 물질막(114)의 양단에 인가되는 전압에 따라 저항이 가변되는 물질로 이루어진다. 상기 저항 물질막(114)은 금속 산화물로 이루어질 수 있다. 상기 저항 물질막(114)으로 사용될 수 있는 물질의 예로는 니켈 산화물, 지르코늄 산화물, 티타륨 산화물, 니오븀 산화물, 납 산화물, 탄탈륨 산화물등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하지만 복수의 물질을 적층시켜 사용할 수도 있다.
또한, 상기 저항 물질막(114)은 상기 리세스부(112) 내부면 및 기판(100) 표면 상에 균일한 두께로 형성되는 것이 바람직하다. 때문에, 상기 저항 물질막(114)은 스텝커버러지 특성이 양호한 증착법인 유기 금속 화학 기상 증착법 또는 원자층 적층 방법을 통해 형성되는 것이 바람직하다. 그러나, 상기 저항 물질막(114)은 물리 기상 증착법을 통해 형성될 수도 있다.
도 9는 기판 상에 상기 저항 물질막이 형성된 상태를 확대 도시한 것이다. 도시된 것과 같이, 증착 공정에 의해 형성된 상기 저항 물질막 내에는 무질서하게 그레인 바운더리(130)들이 생성되어 있다.
도 4를 참조하면, 상기 저항 물질막(114)에 금속 이온을 주입시켜 상기 저항 물질막(114) 내의 그레인 바운더리를 따라 금속 필라멘트(116)를 생성시킨다.
도 10은 상기 저항 물질막에 금속 이온을 주입한 상태를 확대 도시한 것이다.
도 10을 참조하여 보다 구체적으로 설명하면, 상기 저항 물질막(114) 상에 금속 이온을 주입하면, 무질서한 그레인 바운더리(130)를 따라 금속 필라멘트(116)가 생성된다. 상기 금속 필라멘트(116)의 생성에 의해 무질서한 결정 구조들이 균일한 결정 구조를 갖도록 변화된다. 이와 같이, 상기 저항 물질막의 상기 결정 구조가 변화함에 따라 상기 저항 물질막의 전기적 특성이 매우 양호해진다. 특히, 상기 기판의 전체 영역에 형성되는 저항 물질막의 양단에 인가되는 전압에 따른 저항의 산포가 매우 균일하게 된다. 또한, 상기 저항 물질막의 양단에 인가되는 전압에 따른 저항값의 재현성이 매우 우수하다.
도 5를 참조하면, 상기 리세스부(112) 내부를 완전히 채우도록 하부 전극용 도전막(118)을 형성한다. 상기 하부 전극용 도전막(118)으로 사용할 수 있는 물질으 예로는 불순물이 도핑된 폴리실리콘, 금속, 실리콘 나노 크리스탈 등 들 수 있다. 바람직하게, 상기 하부 전극용 도전막(118)은 스텝커버러지 특성이 우수한 폴리실리콘으로 형성한다.
도 6을 참조하면, 상기 기판(100) 표면이 노출되도록 상기 하부 전극용 도전막(118) 및 저항 물질막(114)을 연마하여 상기 리세스부(112) 내부에 저항 물질막 패턴(114a) 및 하부 전극용 도전막을 형성한다. 상기 저항 물질막 패턴(114a)은 상기 하부 전극 패턴(118a)을 감싸는 형상을 갖게 된다. 또한, 상기 기판(100), 하부 전극 패턴(118a) 및 저항 물질막 패턴(114a)의 상부면이 동일한 평면 상에 있게 된다.
도 7을 참조하면, 상기 기판(100), 하부 전극 패턴(118a) 및 저항 물질막 패턴(114a) 상에 유전막(120)을 형성한다.
상기 유전막(120)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물을 순차적으로 적층시켜 형성할 수 있다. 상기 실리콘 산화물 및 실리콘 질화물은 화학 기상 증착 공정을 통해 형성할 수 있다. 또는, 상기 유전막(120)은 실리콘 산화물에 비해 고유전율을 갖는 금속 산화물을 증착시켜 형성할 수 있다. 상기 금속 산화물은 유기 금속 화학 기상 증착 공정 또는 원자층 적층 공정에 의해 형성할 수 있다.
상기 금속 산화물의 예로는 탄탈륨 산화막(Ta2O5), 티타늄 산화막(TiO2), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 하프늄 실리케이트(HfSixOy), 지르코늄 실리케이트(ZrSixOy), 질화 하프늄 실리케이트(HfSixOyNz), 질화 지르코늄 실리케이트(ZrSixOyNz), 알루미늄 산화막(Al2O3), 질화 알루미늄 산화막(AlxOyNz), 하프늄 알루미네이트(HfAlxOy), 이트륨 산화막(Y2O3), 세슘 산화막(CeO2), 인듐 산화막(InO3), 란탈륨 산화막(LaO2), 스트론튬 티타늄 산화막(SrTiO3), 납 티타늄 산화막(PbTiO3), 스트론튬 루테늄 산화막(SrRuO3), 칼슘 루테늄 산화막(CaRuO3) 등을 들 수 있다. 상기 막들은 단독 또는 혼합하여 형성될 수 있다.
도 8을 참조하면, 상기 유전막(120) 상에 상부 전극용 도전막(도시안됨)을 형성한다. 상기 상부 전극용 도전막은 불순물이 도핑된 폴리실리콘으로 형성할 수 있다. 또는, 상기 상부 전극용 도전막은 금속 물질로 형성할 수도 있다.
상기 상부 전극용 도전막 상에 제3 하드 마스크 패턴(도시안됨)을 형성하고, 상기 제3 하드 마스크 패턴을 식각 마스크로 사용하여 상기 상부 전극용 도전막을 패터닝한다.
상기 공정을 통하여, 상기 각각의 하부 전극 패턴(118a) 및 저항 물질막 패턴(114a)과 대향하도록 위치하는 상부 전극 패턴(122a)이 형성된다. 상기 상부 전극 패턴(122a)은 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상을 갖는다. 따라서, 상기 상부 전극 패턴(122a)은 상기 제2 방향으로 배치되어 있는 다수의 하부 전극 패턴(118a) 및 저항 물질막 패턴(114a)을 제어한다.
한편, 상기 리세스부(112)가 형성되어 있지 않는 부위에도 패터닝에 의해 전극 패턴(122b)을 형성한다. 상기 전극 패턴(122b)은 단위 셀 스트링들을 제어하기 위한 MOS 트랜지스터의 게이트 전극으로 사용된다.
다음에, 상기 상부 전극 패턴(122a) 및 전극 패턴(122b) 양측으로 노출되어 있는 기판(100) 표면에 N형 불순물을 주입하여 불순물 영역(124)을 형성한다. 이 때, 상기 불순물 영역(124)의 일부분은 상기 저항 물질막 패턴(114a)의 외측벽과 접촉하게 된다.
상기 NAND 타입의 셀 어레이를 갖는 본 발명의 실시예 1에 따른 비휘발성 메 모리 장치의 구체적인 동작 방법에 대해 간단하게 설명한다.
도 11은 실시예 1의 비휘발성 메모리 장치의 셀 스트링을 나타내는 등가 회로도이다.
도 11에 도시된 것과 같이, NAND형 비휘발성 메모리 장치의 경우 각 셀들이 서로 직렬로 연결되어 있는 스트링 구조를 갖고, 이웃하는 스트링들 간에 상부 전극 패턴(즉, 워드 라인)을 공유하는 구조를 가지므로 선택된 셀에 데이터를 프로그래밍할 경우에는 이웃하는 선택되지 않는 셀들에 프로그래밍이 이루어지지 않도록 프로그래밍 억제 전압(Vinhibit)을 인가하여야 한다.
즉, 선택된 셀에 데이터를 프로그래밍하기 위해서는 선택된 셀(150)에 해당하는 상부 전극 패턴에 프로그래밍 전압(Vpgm)을 인가한다. 상기 프로그래밍 전압은 상기 저항 물질막 패턴이 저저항을 갖도록 전이시키는데 필요한 전압을 의미한다.
또한, 상기 선택된 셀(150) 아래의 벌크 기판 부위가 0V의 전압 레벨을 갖도록 한다. 상기와 같이, 선택된 셀(150) 아래의 벌크 기판 부위가 0V의 전압 레벨을 갖도록 하기 위하여, 선택된 셀(150)의 일단에 연결되어 있는 선택 트랜지스터(160)의 불순물 영역(즉, B/L1)에 0V를 인가하고, 상기 선택 트랜지스터(160)와 직렬로 연결되어 있는 이웃하는 셀들의 상부 전극 패턴들에는 상기 리세스부 아래에 채널이 형성될 수 있을 정도의 통과 전압(Vpass)을 인가한다.
이와 같이, 상부 전극 패턴에 가해지는 전압에 따라 상기 저항 물질막 패턴의 저항이 가변된다. 상기 저항 물질막 패턴이 저저항을 갖는 경우에는, 상기 제1 및 제2 불순물 영역간에 직접적인 전류 경로가 생성된다. 때문에, 인가되는 전원 전압에 따라 채널 영역에서 많은 전류가 흐르게 된다. 반면에, 상기 저항 물질막 패턴이 고저항을 갖는 경우, 상기 제1 및 제2 불순물 영역 간에 직접적인 전류 경로가 생성되지 않게 된다. 그러므로, 인가되는 전원 전압에 따라 채널 영역에 흐르는 전류가 상기 저저항의 경우에 비해 감소된다.
그런데, 본 발명의 방법에 의해 형성된 상기 저항 물질막 패턴에는 금속 필라멘트들이 생성되어 있으므로 상기 상부 전극 패턴에 가해지는 전압에 따른 저항의 산포가 양호하다.
한편, 선택된 상부 전극 패턴은 제2 방향으로 연장되는 라인 형상을 가지기 때문에, 제2 방향으로 일렬로 배치되어 있는 하부 전극 패턴 및 저항 물질막 패턴들까지 제어한다. 따라서, 선택된 셀(150)의 상부 전극 패턴에 프로그래밍 전압을 인가하면, 제2 방향으로 상기 선택된 셀(150)과 이웃하고 있는 비선택된 셀(152)들도 함께 프로그래밍될 수 있다. 그러므로, 상기 비선택된 셀(152)들이 프로그래밍되지 않도록 하기 위하여, 상기 비선택된 셀(152)들에는 프로그래밍 억제 전압(programming inhibit voltage)이 인가되도록 하여야 한다.
구체적으로, 상기 비선택된 셀(152)들의 일단에 연결되어 있는 선택 트랜지스터(162)의 불순물 영역(즉, B/L2)에 전원 전압(Vcc)을 인가한다. 또한, 상기에서도 설명한 것과 같이, 상기 선택 트랜지스터(162)와 직렬로 연결되어 있는 이웃하는 셀들의 상부 전극 패턴들에는 상기 리세스부 아래에 채널이 형성될 수 있을 정도의 통과 전압(pass voltage)이 인가된다. 이 경우, 상기 비선택된 셀(152) 아래 의 벌크 기판 부위가 전원 전압(Vcc)보다 다소 낮은 전압 레벨을 갖게 된다. 상기와 같이, 비선택된 셀(152) 아래의 벌크 기판 부위에 프로그래밍 전압이 인가되어 있으므로, 상기 상부 전극 패턴에 프로그래밍 전압(Vpgm)이 인가되더라도 상기 저항 물질막 패턴의 양단에는 전위차가 거의 발생되지 않게 된다. 따라서, 상기 비선택된 셀(152)에서는 프로그래밍이 이루어지지 않는다.
상기와 같이, 상기 저항 물질막 패턴이 저저항을 갖는 경우에는 인가되는 전압에 따라 상대적으로 많은 전류가 흐르게 된다. 반면에, 상기 저항 물질막 패턴이 고저항을 갖는 경우 인가되는 전압에 따른 전류가 상기 저저항의 경우에 비해 감소된다.
이와 같이, 본 발명의 일실시예에 따른 비휘발성 메모리 장치의 프로그래밍 동작은 통상적인 낸드형 플래시 메모리 셀의 프로그래밍 동작과 유사하다.
도 12 내지 도 21은 본 발명의 실시예 2에 따른 비휘발성 메모리 장치의 제조 방법을 나타내는 단면도이다.
도 12를 참조하면, 단결정 실리콘으로 이루어지는 반도체 기판(200)을 마련한다.
상기 기판(200)에 실리콘 산화물로 이루어지는 희생막(202) 및 제1 하드 마스크막(도시안됨)을 증착한다. 이 후, 상기 제1 하드 마스크막을 패터닝함으로써 제1 및 제2 불순물 영역으로 제공될 부위의 희생막을 노출시키는 제1 하드 마스크 패턴(204)을 형성한다.
다음에, 상기 제1 하드 마스크 패턴(204)을 이온 주입 마스크로 사용하여 상기 기판(200) 표면 아래에 불순물을 주입한다. 이 때, 상기 희생막(202)은 이온 주입 공정 시에 상기 기판이 손상되는 것을 방지하는 역할을 한다. 상기 이온 주입 공정을 수행함으로써 상기 기판(200) 표면 아래에는 제1 및 제2 불순물 영역(206, 208)이 형성된다. 상기 제1 및 제2 불순물 영역(206, 208)은 N형의 불순물이 도핑된 형상을 갖는다.
도 13을 참조하면, 상기 제1 하드 마스크 패턴(204)을 식각 마스크로 사용하여 상기 기판(200) 표면이 노출되도록 상기 희생막(202)의 일부분을 식각함으로써 희생막 패턴(202a)을 형성한다. 상기 제1 및 제2 불순물 영역(206, 208)이 형성되어 있는 기판(200) 표면의 손상을 감소시키기 위하여, 상기 희생막(202)을 식각하는 공정은 습식 식각 공정을 통해 수행되는 것이 바람직하다.
도 14를 참조하면, 상기 노출된 기판(200) 표면 및 상기 제1 하드 마스크 패턴(204)을 덮도록 기판 보호막(도시안됨)을 형성한다. 이 때, 상기 기판 보호막은 상기 제1 하드 마스크 패턴(204)과는 다른 물질막으로 형성되어야 한다. 바람직하게는, 상기 기판 보호막은 상기 제1 하드 마스크 패턴(204)을 식각할 때 거의 식각되지 않는 물질을 사용하여 형성하여야 한다.
이 후, 상기 제1 하드 마스크 패턴(204)의 상부 표면이 노출되도록 상기 기판 보호막을 화학 기계적 연마 공정을 통해 연마한다. 그리고, 상기 연마에 의해 서로 분리된 기판 보호막을 에치백함으로써 상기 제1 하드 마스크 패턴(204)의 상부면보다 낮은 상부면을 갖는 기판 보호 패턴(210)을 형성한다.
설명한 것과 같이, 상기 제1 하드 마스크 패턴과 동일한 상부면을 갖도록 기판 보호막을 평탄화한 후 에치백을 통해 기판 보호 패턴(210)을 형성하면, 상기 기판 보호 패턴(210)이 기판(200) 전 영역에서 균일한 두께를 가질 수 있다.
이와는 달리, 상기 기판 보호막을 연마하는 공정을 생략하여 공정을 단순화시킬 수 있다. 이 경우, 상기 연마 공정을 수행하지 않은 상태에서, 상기 제1 하드 마스크 패턴(204) 상부 표면에 형성되어 있는 상기 기판 보호막이 제거되도록 상기 기판 보호막의 일부를 에치백한다.
도 15를 참조하면, 상기 제1 하드 마스크 패턴(204)을 등방성으로 식각함으로써 상기 제1 하드 마스크 패턴(204)에 비해 작은 선폭을 갖는 제2 하드 마스크 패턴(212)을 형성한다. 상기 식각 공정을 수행하면, 상기 제2 하드 마스크 패턴(212)과 상기 기판 보호 패턴(210)과의 사이에 공간이 생성된다.
후속 공정에서, 상기 제2 하드 마스크 패턴(212)과 상기 기판 보호 패턴(210) 사이의 노출 부위를 식각함으로써 저항 물질막 패턴을 형성하기 위한 리세스부를 생성시킨다. 그러므로, 상기 제2 하드 마스크 패턴(212)과 상기 기판 보호 패턴(210) 사이의 이격 거리에 의해 상기 저항 물질막 패턴의 폭이 결정된다.
도 16을 참조하면, 상기 제2 하드 마스크 패턴(212)을 이용하여 상기 희생막 패턴(202a) 및 기판(200)을 부분적으로 식각함으로써 리세스부(214)를 형성한다. 상기 리세스부(214)는 상기 제1 및 제2 불순물 영역(206, 208)의 일 측부와 접하게 된다.
상기 식각 공정에서 식각되는 기판(200)의 두께에 따라 상기 저항 물질막 패 턴의 두께가 달라지게 된다. 그러므로, 상기 기판(200)의 식각 두께에 의해 상기 저항 물질막 패턴의 두께를 조절할 수 있다.
본 실시예에서, 상기 식각 공정은 상기 리세스부(214)의 저면이 상기 제1 및 제2 불순물 영역(206, 208)의 저면보다 높게 되도록 수행된다.
그러나, 이와는 달리 상기 리세스부(214)의 저면이 상기 제1 및 제2 불순물 영역(206, 208)의 저면과 인접하게 되도록 식각 공정을 수행할 수도 있다.
도 17을 참조하면, 상기 리세스부(214) 내부를 채우도록 저항 물질막(도시안됨)을 형성한다. 상기 저항 물질막은 상기 저항 물질막의 양단에 인가되는 전압에 따라 저항이 가변되는 물질로 이루어진다. 상기 저항 물질막은 금속 산화물로 이루어질 수 있다. 구체적으로, 상기 저항 물질막은 니켈 산화물, 지르코늄 산화물, 티타륨 산화물, 니오븀 산화물, 납 산화물, 탄탈륨 산화물등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하지만 복수의 물질을 적층시켜 사용할 수도 있다.
다음에, 상기 제2 하드 마스크 패턴(204) 및 기판 보호 패턴(210)의 상부 표면이 노출되도록 상기 저항 물질막을 화학 기계적 연마 공정을 통해 연마한다. 그리고, 상기 연마에 의해 서로 분리된 저항 물질막을 에치백함으로써 저항 물질막 패턴(218)을 형성한다. 이 때, 상기 저항 물질막 패턴(218)이 상기 기판(200) 표면으로부터 돌출되지 않도록, 상기 저항 물질막 패턴(218)의 상부면과 상기 기판(200) 상부 표면이 동일한 평면 상에 위치하는 것이 바람직하다.
설명한 것과 같이, 상기 제2 하드 마스크 패턴(212) 및 기판 보호 패턴(210)과 동일한 상부면을 갖도록 상기 저항 물질막을 평탄화한 후 에치백을 통해 저항 물질막 패턴(218)을 형성하면, 상기 저항 물질막 패턴(218)의 두께를 조절하기가 용이하다. 그러므로, 상기 저항 물질막 패턴(218)의 두께가 기판(200) 전 영역에서 균일하게 형성될 수 있다.
이와는 달리, 상기 저항 물질막을 연마하는 공정을 생략하고, 상기 제2 하드 마스크 패턴(212) 및 기판 보호 패턴(210) 상에 형성되어 있는 상기 저항 물질막을 에치백하여 저항 물질막 패턴(218)을 형성할 수도 있다.
도 18을 참조하면, 상기 저항 물질막 패턴(218)으로 금속 이온을 주입시켜 상기 저항 물질막 패턴(218)에 포함되어 있는 그레인 바운더리를 따라 금속 필라멘트(220)를 생성시킨다.
예를 들어, 상기 저항 물질막 패턴(218)이 니켈 산화물로 이루어진 경우, 상기 저항 물질막 패턴(218)에 니켈 이온 주입 공정을 수행한다. 상기와 같이 니켈 이온 주입 공정을 수행하면, 상기 저항 물질막 패턴(218)의 그레인 바운더리를 따라 니켈 필라멘트가 생성된다.
이 때, 상기 저항 물질막 패턴(218)이 형성되는 부위 이외의 기판 상에는 상기 기판 보호 패턴(210) 및 제2 하드 마스크 패턴(212)이 형성되어 있다. 그러므로, 상기 금속 이온 주입 공정을 수행하더라도 상기 제1 및 제2 불순물 영역(206, 208)으로는 상기 금속 이온이 주입되지 않는다.
도 19를 참조하면, 상기 제2 하드 마스크 패턴(212) 및 희생막 패턴(202a)을 제거한다. 상기 제거 공정을 수행하면, 상기 기판 보호 패턴(210)들 사이에 개구부가 생성된다.
상기 제2 하드 마스크 패턴(212) 및 희생막 패턴(202a)을 제거하는 공정에서 상기 기판(200)이 손상되는 것을 방지하기 위하여, 상기 제거는 습식 식각 공정을 통해 이루어지는 것이 바람직하다.
다음에, 상기 기판 보호 패턴(210)의 표면 및 기판(200) 상부면의 프로파일을 따라 게이트 산화막(222)을 형성한다. 상기 게이트 산화막(222)은 실리콘 산화물을 증착시켜 형성할 수 있다. 또는, 상기 게이트 산화막(222)은 실리콘 산화물에 비해 고유전율을 갖는 금속 산화물을 증착시켜 형성할 수 있다. 상기 금속 산화물은 유기 금속 화학 기상 증착 공정 또는 원자층 적층 공정에 의해 형성할 수 있다.
상기 게이트 산화막(222) 상에 상기 개구부 내부를 완전히 채우도록 게이트 전극용 도전막(224)을 형성한다. 상기 게이트 전극용 도전막(224)은 불순물이 도핑된 폴리실리콘으로 형성할 수 있다. 또는, 상기 게이트 전극용 도전막(224)은 금속 물질로 형성할 수도 있다.
도 20을 참조하면, 표면에 기판 보호 패턴(210)의 상부면이 노출되도록 상기 게이트 도전막(224) 및 게이트 산화막(222)을 부분적으로 제거하여 게이트 산화막 패턴(222a) 및 게이트 전극 패턴(224a)을 형성한다. 상기 제거는 화학 기계적 연마 공정 또는 에치백 공정을 통해 이루어질 수 있다.
상기 공정에 의해 형성된 게이트 산화막 패턴(222a)은 상기 게이트 전극 패턴(224a)의 저면 아래 뿐 아니라 상기 게이트 전극 패턴(224a)의 측벽에도 구비된다. 즉, 상기 게이트 산화막 패턴(222a)은 상기 게이트 전극 패턴(224a)의 측벽 및 저면을 둘려싸는 형상을 갖는다.
도 21을 참조하면, 상기 기판 보호 패턴(210)을 제거함으로써 비휘발성 메모리 장치를 완성한다. 상기 기판 보호 패턴을 제거하는 공정은 습식 식각 공정을 통해 수행되는 것이 바람직하다.
도 22 내지 도 23은 본 발명의 실시예 3에 따른 비휘발성 메모리 장치의 제조 방법을 나타내는 단면도이다.
이하에서 설명하는 실시예 3에 따른 비휘발성 메모리 장치는 게이트 산화막 패턴 및 게이트 전극 패턴의 형성 방법을 제외하고는 실시예 1과 동일하다. 그러므로 중복되는 설명은 생략한다.
먼저, 도 12 내지 도 18을 참조로 설명한 것과 동일한 공정을 수행하여 도 18에 도시된 구조를 형성한다.
다음에, 도 22를 참조하면, 상기 희생막 패턴(202a), 제2 하드 마스크 패턴 (212)및 기판 보호 패턴(210)을 모두 제거하여 기판(200) 상부면 및 저항 물질막 패턴(218)의 상부면을 노출시킨다. 상기 제거 공정은 습식 식각에 의해 이루어지는 것이 바람직하다.
도시하지는 않았지만, 상기 제거 공정을 수행하기 이 전에 상기 희생막 패턴(202a), 제2 하드 마스크 패턴(212) 및 기판 보호 패턴(210)의 높이를 감소시키기 위한 화학 기계적 연마 공정을 수행할 수도 있다.
도 23을 참조하면, 상기 기판(200) 및 저항 물질막 패턴(218) 상에 게이트 산화막(250)을 형성한다. 상기 게이트 산화막(250)은 실리콘 산화물을 증착시켜 형성할 수 있다. 또는, 상기 게이트 산화막(250)은 실리콘 산화물에 비해 고유전율을 갖는 금속 산화물을 증착시켜 형성할 수 있다. 상기 금속 산화물은 유기 금속 화학 기상 증착 공정 또는 원자층 적층 공정에 의해 형성할 수 있다.
상기 게이트 산화막(250) 상에 게이트 전극용 도전막(도시안됨)을 형성한다. 상기 게이트 전극용 도전막은 불순물이 도핑된 폴리실리콘으로 형성할 수 있다. 또는, 상기 게이트 전극용 도전막은 금속 물질로 형성할 수도 있다.
상기 게이트 전극용 도전막 상에 제3 하드 마스크 패턴(도시안됨)을 형성하고, 상기 제3 하드 마스크 패턴을 식각 마스크로 사용하여 상기 게이트 전극용 도전막을 패터닝한다. 상기 공정을 통하여, 상기 저항 물질막 패턴(218) 사이의 기판을 덮는 게이트 전극 패턴(252)이 형성된다. 상기 게이트 전극 패턴(252)은 상기 제1 및 제2 불순물 영역(206, 208)까지 덮는 형상을 가질 수도 있다.
상기 설명한 실시예 2 및 실시예 3은 노아형 셀 어레이의 구성이 가능하다.
상기 실시예 2 및 실시예 3의 비휘발성 메모리 장치는 상기 워드 라인 전압에 따라 상기 저항 물질막 패턴의 저항을 가변시켜 데이터를 기록한다. 또한, 상기 저항 물질막 패턴의 저항에 따라 각 셀에서 전류가 흐르는 경로가 달라지는 것을 이용하여 데이터를 읽어낸다. 즉, 상기 전류가 흐르는 경로가 길어지는 경우 상기 전류가 상대적으로 감소된다.
그런데, 상기 실시예 2 및 실시예 3의 비휘발성 메모리 장치에 포함된 저항 물질막 패턴에는 그레인 바운더리에 따라 금속 필라멘트가 생성되어 있음으로써 상기 게이트 전극 패턴에 가해지는 전압에 따른 저항의 산포가 양호하다. 따라서, 상기 비휘발성 메모리 장치의 동작 특성이 양호하다.
상술한 바와 같이 본 발명에 의한 비휘발성 메모리 장치는 셀 간의 간섭 및 셀 산포가 감소됨으로써 동작 특성이 매우 우수하다. 또한, 저전압하에서 동작이 가능할 뿐 아니라 NAND형 또는 NOR형으로 어레이 구성이 가능하여 고도로 집적화시킬 수 있다. 따라서, 간단한 공정을 통해 저비용으로 비휘발성 메모리 장치를 구현할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (18)

  1. 기판의 일부 영역을 식각하여 리세스부를 형성하는 단계;
    상기 리세스부 표면 및 기판 상부면에 저항 물질막을 형성하는 단계;
    상기 저항 물질막으로 금속 이온을 주입시켜 상기 저항 물질막에 포함된 그레인 바운더리를 따라 금속 필라멘트를 생성시키는 단계;
    상기 리세스부를 채우면서 상기 저항 물질막 상에 하부 전극 패턴을 형성하는 단계;
    상기 기판, 저항 물질막 및 하부 전극 패턴 상에 유전막을 형성하는 단계; 및
    상기 유전막 상에 상기 저항 물질막 패턴 및 하부 전극 패턴과 대향하도록 위치하는 상부 전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  2. 제1항에 있어서, 상기 하부 전극 패턴을 형성하는 단계는,
    상기 리세스부 내부를 완전히 채우도록 도전막을 형성하는 단계; 및
    상기 기판 표면이 노출되도록 상기 도전막 및 저항 물질막을 연마하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  3. 제1항에 있어서, 상기 저항 물질막 패턴은 금속 산화물을 포함하는 것을 특 징으로 하는 비휘발성 메모리 장치의 제조 방법.
  4. 제3항에 있어서, 상기 저항 물질막 패턴은 니켈 산화물, 지르코늄 산화물, 탄탈륨 산화물, 니오븀 산화물, 납 산화물, 탄탈륨 산화물로 이루어지는 군에서 선택된 적어도 하나인 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  5. 제1항에 있어서, 상기 상부 전극 패턴 양측의 기판 표면 아래에 불순물 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  6. 제1항에 있어서, 상기 이온 주입되는 금속은 니켈을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  7. 액티브 영역 및 소자 분리 영역을 구분하기 위하여, 기판에 제1 방향으로 연장되는 소자 분리막 패턴을 형성하는 단계;
    상기 액티브 영역의 기판의 일부를 식각하여 리세스부들을 형성하는 단계;
    상기 리세스부 표면 상에 저항 물질막을 형성하는 단계;
    상기 저항 물질막으로 금속 이온을 주입시켜 상기 저항 물질막에 포함된 그레인 바운더리를 따라 금속 필라멘트를 생성시키는 단계;
    상기 리세스부를 채우면서 상기 저항 물질막 상에 제1 방향과 수직한 제2 방 향으로 연장되는 라인 형상의 하부 전극 패턴을 형성하는 단계;
    상기 기판, 저항 물질막 및 하부 전극 패턴 상에 유전막을 형성하는 단계; 및
    상기 유전막 상에 상기 저항 물질막 패턴 및 하부 전극 패턴과 대향하도록 위치하는 상부 전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  8. 기판의 일부 영역에 불순물을 주입시켜 제1 및 제2 불순물 영역을 형성하는 단계;
    상기 기판의 일부 영역을 식각하여 상기 제1 및 제2 불순물 영역의 일 측부와 접하는 리세스부들을 형성하는 단계;
    상기 리세스부들 내부를 채우도록 저항 물질막 패턴을 형성하는 단계;
    상기 저항 물질막 패턴으로 금속 이온을 주입시켜 상기 저항 물질막에 포함된 그레인 바운더리를 따라 금속 필라멘트를 생성시키는 단계; 및
    상기 기판 상에, 게이트 산화막 및 게이트 전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  9. 제8항에 있어서, 상기 제1 및 제2 불순물 영역을 형성하는 단계는,
    기판 상에 상기 제1 및 제2 불순물 영역이 형성될 부위를 선택적으로 노출시키는 제1 마스크 패턴을 형성하는 단계; 및
    상기 제1 마스크 패턴이 형성되어 있는 기판 표면으로 불순물을 주입하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  10. 제9항에 있어서, 상기 제1 마스크 패턴을 형성하기 이 전에, 상기 기판 상에 이온 주입 희생막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  11. 제9항에 있어서, 상기 리세스부들을 형성하는 단계는,
    상기 제1 마스크 패턴 사이의 기판을 덮는 보호 패턴을 형성하는 단계;
    상기 제1 마스크 패턴을 등방성 식각하여 상기 제1 마스크 패턴에 비해 작은 선폭을 갖는 제2 마스크 패턴을 형성하는 단계; 및
    상기 제2 마스크 패턴을 식각 마스크로 사용하여 기판을 부분적으로 식각하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  12. 제11항에 있어서, 상기 보호 패턴은 상기 제1 마스크 패턴의 상부면보다 낮은 상부면을 갖도록 형성되는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  13. 제11항에 있어서, 상기 저항 물질막 패턴을 형성하는 단계는,
    상기 리세스부 내부를 완전히 채우도록 저항 물질막을 증착하는 단계;
    상기 보호 패턴 및 제2 마스크 패턴의 상부면이 노출되도록 상기 저항 물질막을 연마하는 단계; 및
    상기 기판 표면과 동일한 상부면을 갖도록 상기 저항 물질막을 에치백하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  14. 제11항에 있어서, 상기 게이트 산화막 및 게이트 전극 패턴을 형성하는 단계는,
    상기 기판 보호 패턴 사이에 기판 상부면이 노출되도록 상기 제2 마스크 패턴을 제거하는 단계;
    상기 기판 보호 패턴, 저항막 물질막 패턴 및 기판의 표면을 따라 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 상에 상기 기판 보호 패턴 사이의 공간을 채우는 도전막을 형성하는 단계; 및
    상기 기판 보호 패턴의 상부면이 노출되도록 상기 도전막을 연마하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  15. 제11항에 있어서, 상기 게이트 산화막 및 게이트 전극 패턴을 형성하기 이 전에, 상기 기판 및 저항 물질막 패턴이 노출되도록 상기 제2 마스크 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  16. 제8항에 있어서, 상기 저항 물질막 패턴은 금속 산화물을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  17. 제16항에 있어서, 상기 저항 물질막 패턴은 니켈 산화물, 지르코늄 산화물, 탄탈륨 산화물, 니오븀 산화물, 납 산화물, 탄탈륨 산화물로 이루어지는 군에서 선택된 적어도 하나인 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  18. 제8항에 있어서, 상기 이온 주입되는 금속은 니켈을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
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