CN101308824A - 非易失性存储装置及其制造方法 - Google Patents
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Abstract
一种非易失性存储装置及其制造方法。本发明提供了一种非易失性存储装置及其制造方法，以防止存储于电荷俘获层的电荷移动到邻近的存储单元。制造非易失性存储装置的方法包括：在半导体衬底上形成第一介质层，半导体衬底中由隔离层定义有源区；在第一介质层上形成电荷俘获层；除去隔离层上的第一介质层和电荷俘获层；在包括电荷俘获层的隔离层上形成第二介质层；以及在第二介质层上形成导电层。
Description
技术领域
本发明涉及一种非易失性存储装置及其制造方法。
背景技术
一般而言，在其中存储数据的非易失性存储装置的存储单元具有堆叠栅极结构。该堆叠栅极结构是通过在存储单元的沟道区上顺序地堆叠隧道介质层、浮置栅极、栅极间介质层、控制栅极、以及栅电极而形成。该浮置栅极用作电荷俘获层，且通常由例如多晶硅的导电层形成。
然而，已经披露了使用非导电层(例如，氮化物层)代替多晶硅作为电荷俘获层的非易失性存储装置。依照栅电极层的材料等，如上所述的使用非导电层作为电荷俘获层的非易失性存储装置，可分类成SONOS(硅/氧化物/氮化物/氧化物/硅)非易失性存储装置、MANOS(金属/Al2O3/氮化物/氧化物/硅)非易失性存储装置等。该非易失性存储装置具有形成直接隧穿层的隧道介质层、用于存储电荷的氮化物层、用作阻挡层的绝缘层、以及控制栅电极。
在使用例如多晶硅的导电层作为电荷俘获层的非易失性存储装置中，存在这样的问题，如果浮置栅极中存在任何微缺陷，则保持时间(retention time)显著减少。然而，在使用例如氮化物层的非导电层作为电荷俘获层的非易失性存储装置中，存在这样的优点，由于氮化物层的特性，对工艺中的缺陷的敏感性相对小。
此外，在使用导电层作为电荷俘获层的非易失性存储装置中，由于厚度约70埃以上的隧道介质层形成于浮置栅极下，低电压操作和高速操作的实施存在局限性。然而，在使用非导电层作为电荷俘获层的非易失性存储装置中，具有高速操作且要求低电压和低功耗的存储装置可以实现，因为相对薄的直接隧穿介质层形成于氮化物层下。
在制造使用非导电层作为电荷俘获层的非易失性存储装置时，一般而言，隔离层通过STI(浅沟槽隔离)方案形成在半导体衬底中，并且，栅极氧化物层、用于存储电荷的氮化物层、用作阻挡层的氧化物层、栅电极层等形成在包括隔离层的半导体衬底上。然后执行栅极图案化工艺，从而形成构成存储单元的栅极。
然而，如果制造使用非导电层作为电荷俘获层的闪存装置，用于存储电荷的氮化物层没有分离地形成于各个存储单元，而是沿存储单元的方向相互连接，即使在栅极图案化工艺进行之后。在此情况下，特定存储单元中包含的电荷俘获层中捕获的电荷会随着时间流逝而沿水平方向扩散到邻近的存储单元中。
图1是剖面图，说明制造MANOS型非易失性存储装置的传统方法。
见图1，半导体衬底10被蚀刻从而形成沟槽。用绝缘层缝隙填充(gap-filling)沟槽，形成隔离层11。然后隧道介质层12形成于半导体装置的有源区上。电荷俘获层13、阻挡绝缘层14、金属电极层15、以及栅电极层16和17顺序地形成于整个表面上。然后执行栅极图案化蚀刻工艺从而形成单元区域的栅极。
在传统的MANOS型非易失性存储装置中，电荷俘获层13也形成于有源区之间的隔离区上。因此，如果通过将电荷俘获到电荷俘获层13来实施编程之后，在高温进行烘烤，则捕获的电荷移动到邻近的栅极，这会减小编程阈值电压。这导致退化的保持特性(即，单元的电荷保持能力)。
图2是剖面图，说明制造SONOS型非易失性存储装置的传统方法。
见图2，半导体衬底20的隔离区被蚀刻从而形成隔离沟槽。使用绝缘层缝隙填充沟槽，形成隔离层21。隧道介质层22、电荷俘获层23、阻挡层24、用于控制栅极的导电层25、以及栅电极层26顺序地堆叠于包括隔离层21的整个表面上。
在传统的SONOS型非易失性存储装置中，低电压晶体管和高电压晶体管首先形成于外围区域(即，周边区域)，然后将用作存储介质(medium)的单元形成。依照上述方法，单元区域的电荷俘获层沿字线方向与邻近单元共享。由此出现这样的问题，由于捕获的电荷会移动到邻近栅极，从而降低单元的编程阈值电压。这导致退化的保持特性(即，单元的电荷保持能力)。
此外，与浮置栅极比较，电荷俘获层的电荷捕获效率约为70％，因为不是所有通过隧道介质层的电荷都被捕获，而是仅其中部分被捕获。这样，必须通过增大编程偏压来补偿与这种低的效率相对应的阈值电压，不过很难形成用于传送高电压的高电压晶体管。
发明内容
本发明目的在于通过对电荷俘获层执行图案化工艺从而只在每个存储单元中形成电荷俘获层，由此防止电荷俘获层中存储的电荷扩散到邻近的存储单元。
此外，本发明的目的还在于提供一种制造非易失性存储器装置的方法，通过在半导体衬底的隔离区中形成的隔离层之间的空间内形成电荷俘获层，从而防止在编程操作时，电荷俘获层中捕获的电荷扩散到邻近单元的栅极中，由此提高编程阈值电压以及单元的保持特性。
更进一步地，本发明的目的还在于提供一种制造非易失性存储器装置的方法，其通过在半导体衬底上形成电荷俘获层，随后通过后续工艺形成隔离层，从而通过该隔离层将存储单元的电荷俘获层与沿位线方向邻近的其它存储单元的电荷俘获层电学隔离，由此能够防止电荷俘获层中捕获的电荷在编程操作时移动到邻近单元栅极中，并由此提高编程阈值电压以及单元的保持特性。
根据本发明的一个方面，提供种制造非易失性存储器装置的方法，包括：在半导体衬底上形成第一介质层，在半导体衬底中由隔离层定义有源区；在第一介质层上形成电荷俘获层；除去隔离层上的第一介质层和电荷俘获层；在包括电荷俘获层的隔离层上形成第二介质层；以及在第二介质层上形成导电层。
电荷俘获层可以形成于有源区上以及隔离层的边缘部分。
电荷俘获层可以仅仅形成于有源区上。在半导体衬底中形成隔离层包括：在半导体衬底上形成衬垫氮化物层；在衬垫氮化物层上形成第一掩模图案，该第一掩模图案具有与隔离层相对应的开口区域；使用第一掩模图案来图案化衬垫氮化物层并在半导体衬底中形成沟槽；以及用绝缘材料填充沟槽以形成隔离层。第一掩模图案可具有与第二掩模图案同样或者更宽的开口区域。
电荷俘获层可以由绝缘材料例如氮化物层形成。
根据本发明的另一个方面，提供一种非易失性存储装置，其包括：半导体衬底，半导体衬底中由隔离层定义有源区；第一介质层，相互隔离且分别形成于有源区中；电荷俘获层，由绝缘材料形成且仅形成在第一介质层上；第二介质层，形成于半导体衬底和电荷俘获层上；以及导电层，形成于第二介质层上。
第一介质层可以部分地形成于隔离层上。
根据本发明的另一个方面，提供一种制造非易失性存储器装置的方法，包括：在半导体衬底上顺序形成绝缘层和硬掩模层；通过使用硬掩模层的蚀刻工艺来蚀刻半导体衬底的隔离区，形成沟槽；使用绝缘层缝隙填充沟槽，由此形成隔离层；在包括隔离层的区域，在用于绝缘层的硬掩模上形成钝化介质层；蚀刻和除去钝化介质层、硬掩模层和绝缘层，从而形成突出的隔离层；顺序地堆叠隧道介质层、电荷俘获层和缓冲介质层于包括隔离层的半导体基层的整个表面上；并执行抛光工艺以露出突出的隔离层的顶面，使得隧道介质层和电荷俘获层保留在半导体基层的有源区上。
抛光工艺之后，可以顺序地堆叠阻挡绝缘层、金属层和栅电极层于包括隔离层的整个表面上。
钝化介质层可以由厚度为200到4000埃的氮化物层通过LP-CVD(低压化学气相沉积)或PE-CVD(等离子体增强化学气相沉积)方法形成。隔离层的突出的高度可以在200到800埃的范围。
隧道介质层可以通过干法热氧化工艺、湿法热氧化工艺或自由基氧化工艺形成。电荷俘获层的高度可以低于隔离层顶面的高度。
电荷俘获层可以由厚度在40到200埃的化学计量比的硅氮化物或富硅氮化物通过LP-CVD或PE-CVD方法形成。
缓冲介质层可以由厚度在500到4000埃的HDP(高密度等离子体)、SOG(旋涂玻璃)、USG(未掺杂硅酸盐玻璃)、PSG(磷硅酸盐玻璃)或BPSG(硼磷硅酸盐玻璃)形成。
根据本发明的另一个方面，提供一种制造非易失性存储器装置的方法，包括一种制造非易失性存储器装置的方法，包括顺序地堆叠第一隧道介质层、电荷俘获层、阻挡绝缘层和第一导电层于半导体衬底上，半导体衬底中定义有单元区域和外围区域；通过蚀刻第一导电层、阻挡绝缘层、电荷俘获层、第一隧道介质层和半导体衬底形成隔离沟槽；通过使用绝缘层缝隙填充隔离沟槽形成隔离层；以及顺序地形成第二导电层和金属栅极层于包括第一导电层的整个表面上。
该方法还包括：在形成隔离层之后，形成第二导电层形成之前，在单元区域中形成钝化介质层；除去形成于外围区域中的第一导电层、阻挡绝缘层、电荷俘获层和第一隧道介质层；通过蚀刻形成于外围区域的隔离层的突出顶面，控制隔离层的高度；在外围区域的露出的半导体衬底上形成用于晶体管的第二隧道介质层；以及除去钝化介质层。
隧道介质层可以由厚度在10-100埃的氧化物层形成。电荷俘获层可以由厚度在10到100埃之间的氧化物层和氮化物层的混合层或者氮化物层形成。阻挡绝缘层可具有氧化物层、氮化物层或氧化物层和氮化物层的双重结构，且形成为厚度在10到500埃。用于控制栅极的第一和第二导电层可以由多晶硅层形成。
在形成第一导电层之后，可以通过在隔离沟槽形成之前执行离子注入工艺，将离子进一步注入电荷俘获层。离子注入工艺可以使用As或P作为杂质。
钝化介质层可由氮化物层形成。
对于高电压晶体管的情形，用于晶体管的隧道介质层可形成为厚度在100到600埃之间，对于低电压晶体管的情形，用于晶体管的隧道介质层可形成为厚度在100到200埃之间。
电荷俘获层可由氧化物层和氮化物层的混合层或者氮化物层形成。电荷俘获层可由HfO2、ZrO2、HfAlO、HfSiO、ZrAlO或ZrSiO形成。在形成阻挡绝缘层之后，可以执行RTP(快速热处理)以改善阻挡绝缘层的膜质量。
第一导电层和第二导电层可以由多晶硅层或金属层形成。多晶硅层可由掺杂N+杂质的多晶硅层形成。离子掺杂浓度可以在1E19原子/cm3到5E20原子/cm3之间。金属层可以由TaN形成。
根据本发明的另一个方面，提供一种非易失性存储器装置，包括：隧道介质层、电荷俘获层、阻挡绝缘层和第一导电层，顺序地堆叠于半导体衬底上；隔离层，该隔离层突出得与半导体衬底的隔离区中的第一导电层的高度一样高，且配置成将隧道介质层、电荷俘获层、阻挡绝缘层和第一导电层与邻近的隧道介质层、邻近的电荷俘获层、邻近的阻挡绝缘层和邻近的第一导电层隔离；以及第二导电层和金属栅极层，顺序地堆叠于隔离层和第一导电层上。
电荷俘获层可由氧化物层和氮化物层的混合层或者氮化物层形成。电荷俘获层可由HfO2、ZrO2、HfAlO、HfSiO、ZrAlO或ZrSiO形成。
附图说明
图1为说明制造MANOS型非易失性存储装置的传统方法的剖面图；
图2为说明制造SONOS型非易失性存储装置的传统方法的剖面图；
图3A到3F为说明根据本发明的第一实施例的制造非易失性存储装置的方法的剖面图；
图4A到4G为说明根据本发明的第二实施例的制造非易失性存储装置的方法的剖面图；
图5A到5E为说明根据本发明的第三实施例的制造非易失性存储装置的方法的剖面图。
具体实施方式
现在，将参照附图描述根据本发明的具体实施例。然而，本发明并非局限于所揭示的实施例，而是能够以多种方式实施。实施例被提供以完成对本发明的揭示，并使得本领域的普通技术人员能够理解本发明的范围。本发明的范畴由权利要求限定。
图3A到3F为说明根据本发明的第一实施例的制造非易失性存储装置的方法的剖面图。
见图3A，形成屏蔽氧化物层(未示出)于半导体衬底300上。屏蔽氧化物层功能为防止在后续工艺例如阱离子注入工艺或阈值电压离子注入工艺中对半导体衬底300表面的损伤。随后，执行阱离子注入工艺以在半导体衬底300中形成阱区，执行阈值电压离子注入工艺以控制半导体元件例如晶体管的阈值电压。阱区(未示出)形成于半导体衬底300中，且可具有三重(triple)结构。
在除去屏蔽氧化物层之后，形成衬垫(pad)氮化物层302于半导体层300上。然后，形成第一掩模图案304于衬垫氮化物层302上。第一掩模图案304具有与在后续工艺中形成于半导体衬底300内的沟槽相对应的开口区域(open region)。具有不同于衬垫氮化物层302的蚀刻选择性的氧化物层(未示出)，可以进一步形成于衬垫氮化物层302和第一掩模图案304之间。该氧化物层(未示出)可用于防止在后续蚀刻工艺中对半导体衬底300表面的损伤。
见图3B，衬垫氮化物层302(见图3A)通过使用第一掩模图案304(见图3A)作为蚀刻掩模的蚀刻工艺而被图案化。沟槽随后形成于半导体衬底300中。绝缘材料被形成于包括沟槽的第一掩模图案304上(见图3A)，因而使用绝缘材料缝隙填充沟槽。形成于半导体衬底300上的绝缘材料、第一掩模图案304(见图3A)和衬垫氮化物层302(见图3A)通过对半导体衬底300执行抛光工艺，例如CMP(化学机械抛光)工艺而除去。因此，绝缘材料仅保留在形成于半导体衬底300中的沟槽中，由此形成隔离层306。多个有源区(未示出)也由半导体衬底300中的隔离区306定义。
见图3C，第一介质层308形成于包括隔离区306的半导体衬底300上。第一介质层308在使用非导电层作为电荷俘获层的非易失性半导体存储装置中可用作隧道介质层。电荷俘获层310随后形成于第一介质层308上。电荷俘获层310形成于半导体衬底300的整个上表面上方，位于由隔离层306定义的多个有源区上方。电荷俘获层310可以是非导电层，例如氮化物层。
缓冲层312形成于电荷俘获层310上。缓冲层312可用于防止在后续蚀刻工艺中对电荷俘获层310的损伤。第二掩模图案314随后形成于缓冲层312上。第二掩模图案314具有与形成于半导体衬底300内的隔离层306相对应的开口区域。第二掩模图案314的开口区域可以远小于第一掩模图案304的开口区域。同时，虽然图中未示出，第二掩模图案314可以按照与先前工艺中第一掩模图案304形成方式相同的方式来形成。这种情况下，具有这样的优点，用于形成第一掩模图案304的光掩模可以用于形成第二掩模图案314而无需改变。
见图3D，形成于第二掩模图案314下的缓冲层312、电荷俘获层310和第一介质层308通过使用第二掩模图案314作为蚀刻掩模的蚀刻工艺来图案化。因此，布置于第二掩模图案314的开口区域中的电荷俘获层310被除去。电荷俘获层310形成为水平地连接于多个有源区上方，在有源区上未连接且隔离。这里，将电荷俘获层310的边缘部分调整到隔离层306的边界部分。然而，如果第二掩模图案314的开口区域远小于第一掩模图案304的开口区域，在使用第二掩模图案314的蚀刻工艺之后保留的电荷俘获层310的宽度被进一步增宽，因而部分未连接的电荷俘获层310会存在于隔离层306上。这种情况下，存储在电荷俘获层310中的电荷的数量可增加，从而改善装置的特性。同时，如果第二掩模图案314的开口区域与第一掩模图案304的开口区域一样大，电荷俘获层310不存在于隔离层306上，而可以仅形成在有源区上。
传统地，电荷俘获层310水平地形成于多个有源区上方，并且即使在后续的栅极蚀刻工艺之后仍在多个存储单元上方沿水平方向保持连接。这种情况下，特定的存储单元中包含的电荷俘获层310中存储的电荷会随着时间流逝而水平地扩散，因此由于势能差异而导致阈值电压的偏移。这会退化存储单元的数据保持特性。随着存储单元的尺寸逐渐变小，必需严肃地考虑这个问题。
如上，根据本发明，电荷俘获层310相互隔离，以便它们仅分别地形成于有源区中。因此，电荷俘获层310可以相互隔离，并且仅形成于通过后续工艺形成的相应存储单元中。相应地，这可以减少当电荷俘获层310中存储的电荷移动到邻近的存储单元时产生的诸如势能下降、阈值电压偏移以及数据保持特性退化的问题的发生。
见图3E，形成于半导体衬底300上的第二掩模图案314(见图3D)和缓冲层312(见图3D)被除去。
见图3F，第二介质层316形成于包括隔离层306和电荷俘获层310的半导体衬底300上方。第二介质层316可以形成，同时维持由堆叠于半导体衬底300上方的第一介质层308和电荷俘获层310形成的台阶。第二介质层316可以由氧化物层例如Al2O3形成。这时，电荷俘获层310中存储的电荷无法移动到邻近的电荷俘获层310，因为在电荷俘获层310和第二介质层316之间存在能量势垒。导电层318随后形成于第二介质层316上。导电层318可以由金属层形成。虽然图中未示出，包括相互隔离的电荷俘获层310的存储单元的形成工艺，是通过栅极蚀刻工艺对堆叠层进行图案化而完成。
图4A到4G为说明根据本发明的第二实施例的制造非易失性存储装置的方法的剖面图。
见图4A，覆盖(capping)介质层401、用于形成隔离层的绝缘层402、以及硬掩模层403顺序地形成于半导体衬底400上方。覆盖介质层401可以由氧化物层形成。覆盖介质层401、绝缘层402和硬掩模层403的总厚度可以在500到4000埃之间。绝缘层402可由氮化物层形成。随后，用于形成隔离沟槽的光刻胶图案404通过曝光和显影工艺形成。
见图4B，硬掩模层403、绝缘层402和覆盖介质层401通过以光刻胶图案404为蚀刻掩模的蚀刻工艺而顺序地蚀刻和图案化。曝光的半导体衬底400被蚀刻以形成沟槽405。沟槽405可以通过蚀刻半导体衬底400而形成，沟槽405的深度在1500到2500埃之间。
见图4C，在通过剥离(strip)工艺除去光刻胶图案后，绝缘层沉积于整个表面上。然后执行CMP工艺以露出硬掩模层403，由此在沟槽405内形成隔离层406。隔离层406可以由HDP(高密度等离子体)氧化物层、SOG(旋涂玻璃)氧化物层、USG(未掺杂硅酸盐玻璃)、PSG(磷硅酸盐玻璃)或BPSG(硼磷硅酸盐玻璃)形成。钝化介质层407随后形成于包括隔离层406的整个表面上。钝化介质层407起着防止隔离层406的顶面在后续蚀刻工艺中损耗的作用。钝化介质层407可以由使用LP-CVD或PE-CVD方法由氮化物层形成，其厚度在200到4000埃。
见图4D，通过进行蚀刻工艺，顺序地除去形成于有源区上方的钝化介质层407、硬掩模层403、绝缘层402和覆盖介质层401。隔离层406具有从半导体衬底400向上突出的突出部(protrusion)。突出部的高度可在200到800埃的范围之间。在这里，钝化介质层407、硬掩模层403和绝缘层402可以通过使用H2PO4的湿法蚀刻工艺除去。备选地，钝化介质层407、硬掩模层403和绝缘层402可以通过干法蚀刻工艺除去。
见图4E，隧道介质层408形成于半导体衬底400的有源区上。也就是说，隧道介质层408形成于隔离层406之间的区域内。隧道介质层408可以通过干法热氧化工艺、湿法热氧化工艺或自由基氧化工艺形成。电荷俘获层409随后形成于包括隧道介质层408的整个表面上。这里，形成在有源区上的电荷俘获层409的厚度可低于形成在隔离层406的顶面上的电荷俘获层409的厚度。电荷俘获层409可以使用LP-CVD或PE-CVD方法形成，其厚度在40到200埃。电荷俘获层409可以由化学计量比的硅氮化物或富硅氮化物形成。缓冲介质层410随后形成于整个表面。缓冲介质层410可由HDP氧化物、SOG、USG、PSG或BPSG形成，其厚度在500到4000埃。
见图4F，执行CMP处理直到隔离层406的顶面露出。如此，形成于隔离层406的顶面上的电荷俘获层409被移除，使得电荷俘获层409仅保留在有源区上。
见图4G，阻挡绝缘层411、金属层412、第一栅电极层413和第二栅电极层414顺序地堆叠于包括隔离层406的整个表面上。然后执行图案化工艺从而形成单元区域的栅极。阻挡绝缘层411可以由SiO2(氧化硅)、Al2O3(氧化铝)(即，高介电常数材料)、Ta2O5(氧化钽)、ZrO3(氧化锆)、HfO2(氧化铪)、La2O3(氧化镧)、TiO2(氧化钛)、SrTiO3(氧化锶氧化钛)或其组合、或钙钛结构的氧化物和铁电材料形成。金属层412可由TiN、TiCN、TaN或TaCN形成。阻挡绝缘层411和金属层412的每一个可由CVD(化学气相沉积)、PVD(物理气相沉积)或ALD(原子层沉积)方法形成。第一栅电极层413可以由多晶硅形成，第二栅电极层可由WSix形成。
图5A到5E为说明根据本发明的第三实施例的制造非易失性存储装置的方法的剖面图。
见图5A，第一隧道介质层501和电荷俘获层502顺序地形成于半导体衬底500上。第一隧道介质层501可以使用自由基氧化方法或者热氧化方法由氧化物层形成，由厚度为10到500埃。电荷俘获层502可由氮化物层形成。电荷俘获层502可使用ALD或CVD方法形成。电荷俘获层502可由厚度为10到500埃的LP-CVD氮化物层或PE-CVD氮化物层形成。电荷俘获层502可以由氧化物层和氮化物层的混合层代替氮化物层形成。电荷俘获层502也可以由HfO2、ZrO2、HfAIO、HfSiO、ZrAlO或ZrSiO形成。
阻挡绝缘层503和第一导电层504随后顺序地堆叠。阻挡绝缘层503可由氧化物层形成。阻挡绝缘层503也可由铪氧化物，铝氧化物或锆氧化物形成。备选地，阻挡绝缘层503可由氮化物层而非氧化物层形成。备选地，阻挡绝缘层503可具有氧化物层和氮化物层的双重结构。阻挡绝缘层503形成为10到500埃的厚度。在阻挡绝缘层503形成之后，可执行RTP(快速热处理)以提高阻挡绝缘层503的膜质量。
第一导电层504可由多晶硅层或金属层形成。多晶硅层可以由掺杂N+杂质的多晶硅层形成。这种情况下，多晶硅层的离子掺杂浓度可以在1E19原子/cm3到5E20原子/cm3的范围。TaN层可以用做该金属层以形成第一导电层504。
此后，进行离子注入工艺，以增加电荷俘获层502的可能的陷阱数目。可以注入As或P作为杂质来进行该离子注入工艺。随后在第一导电层504上形成硬掩模层505。
见图5B，通过顺序地蚀刻形成于单元区域的隔离区(即，存储单元区域)上的硬掩模层505、第一导电层504、阻挡绝缘层503、电荷俘获层502和第一隧道氧化物层501，以露出半导体衬底500。露出的半导体衬底500被蚀刻从而在单元区域中形成沟槽506a。通过相似的方法，在外围区域(即，周边区域)的隔离区中形成沟槽506b。单元区域的沟槽506a和外围区域的沟槽506b可以分别形成或者同时形成。
在包括沟槽506a、506b的整个表面上形成用于元件隔离的绝缘层507。绝缘层507可由SOG、SOD或HDP氧化物层形成。
可以在阻挡绝缘层503形成之后和第一导电层504形成之前，进行单元区域的沟槽506a和外围区域的沟槽506b的形成工艺以及绝缘层507的形成工艺。
见图5C，执行抛光工艺直到第一导电层504露出。优选地，可执行CMP工艺从而形成隔离层507。对于在阻挡绝缘层503形成之后进行单元区域的沟槽506a和外围区域的沟槽506b的形成工艺以及绝缘层507的形成工艺，而不形成第一导电层504的情形，优选地执行抛光工艺直到阻挡绝缘层503露出。
因此，通过隔离层507，电荷俘获层502沿位线方向与邻近的电荷俘获层502电绝缘。这防止所捕获的电荷移动到邻近的单元。
钝化介质层508形成于包括隔离层507的整个表面上。钝化介质层508可由氮化物层形成。随后执行蚀刻工艺，由此除去形成于外围区域上的钝化介质层508。
见图5D，通过顺序地蚀刻在外围区域上露出的第一导电层504、阻挡绝缘层503、电荷俘获层502和第一隧道氧化物层501，由此露出半导体衬底500。这里，第一隧道氧化物层501可不被除去而保留，从而通过在后续的氧化工艺中控制其厚度而将其形成为第二隧道介质层。其后，蚀刻隔离层507的突出的顶面从而控制隔离层507的高度。然后执行氧化工艺从而在露出的半导体衬底500上形成第二隧道介质层509。第二隧道介质层509可由氧化物层形成。当外围区域中待形成的晶体管是低电压晶体管时，第二隧道介质层509可形成为厚度在500到200埃，以及当外围区域中待形成的晶体管是高电压晶体管时，第二隧道介质层509可形成为厚度在500到600埃。
如上所述，在单元区域中形成钝化介质层508之后，可在外围区域形成用于高电压的隧道介质层。相应地，可容易地形成高电压晶体管。
随后执行蚀刻工艺以除去形成在存储单元区域中的钝化介质层508。
见图5E，第二导电层510形成于包括在单元区域中形成的第一导电层504和在外围区域中形成的第二隧道介质层509的整个表面上。第二导电层510可由和第一导电层504相同的材料形成。为了减少栅电极的电阻率，在第二导电层510上形成金属栅极层511。如果第一导电层504和第二导电层510是由多晶硅层形成，金属栅极层511可由WSi或WN/WSi形成。备选地，如果第一导电层504和第二导电层510是由金属层形成，金属栅极层511可由多晶硅/WN/WSi形成。
应理解，本发明的上述实施例也可应用于TANOS(钽/Al2O3/氮化物/氧化物/硅)型非易失性存储装置以及SONOS型和MANOS型非易失性存储装置。
根据本发明的第一实施例，通过对电荷俘获层执行图案化工艺，在每个存储单元内形成电荷俘获层。可以防止存储于电荷俘获层的电荷扩散到邻近的存储单元。相应地，它能够减少当电荷俘获层中存储的电荷移动到邻近的存储单元时产生的诸如势能下降、阈值电压偏移以及数据保持特性退化等的问题的发生。
根据本发明的第二实施例，电荷俘获层形成于半导体衬底的隔离区内的隔离层之间的空间内。这可以防止在编程操作时，俘获在电荷俘获层中的电荷移动到邻近单元栅极中。相应地，可以提高编程阈值电压，并由此改善单元的保持特性。
根据本发明的第三实施例，在通过后续工艺形成隔离层之前，将电荷俘获层形成于半导体衬底上。通过该隔离层，存储单元的电荷俘获层沿位线方向与邻近存储单元的电荷俘获层电学隔离。这可以防止在编程操作时，俘获在电荷俘获层中的电荷移动到邻近单元栅极中。相应地，可以提高编程阈值电压，并由此改善单元的保持特性。更进一步地，在单元区域中形成钝化介质层之后，通过控制隧道介质层的厚度，在外围区域中形成用于高电压晶体管或低电压晶体管的隧道介质层。相应地，能够容易地形成高电压或低电压晶体管。
在此揭示的上述实施例目的在于使本领域技术人员容易地实施本发明，本领域技术人员可通过组合上述实施例来实施本发明。因此，本发明的保护范围不局限于上述的实施例，而仅由权利要求及其等同特征来解释和限定。
本申请要求2007年3月22日提交的韩国专利申请2007-28001、2007年5月3日提交的韩国专利申请2007-42979、2007年6月27日提交的韩国专利申请2007-63605、以及2007年9月10日提交的韩国专利申请2007-91555的优先权，其全部内容引用结合于此。
Claims (33)
1.一种制造非易失性存储器装置的方法，所述方法包括：
在半导体衬底上形成第一介质层，在所述半导体衬底中由隔离层定义有源区；
在所述第一介质层上形成电荷俘获层；
除去所述隔离层上的所述第一介质层和所述电荷俘获层；
在包括所述电荷俘获层的所述隔离层上形成第二介质层；以及
在所述第二介质层上形成导电层。
2.如权利要求1所述的方法，其中所述电荷俘获层形成于所述有源区上并形成在所述隔离层的边缘部分。
3.如权利要求1所述的方法，其中所述电荷俘获层仅形成于所述有源区上。
4.如权利要求1所述的方法，其中在所述半导体衬底中形成所述隔离层包括：
在所述半导体衬底上形成衬垫氮化物层；
在所述衬垫氮化物层上形成第一掩模图案，所述第一掩模图案具有与所述隔离层相对应的开口区域；
使用所述第一掩模图案来图案化所述衬垫氮化物层并在所述半导体衬底中形成沟槽；以及
用绝缘材料填充所述沟槽以形成所述隔离层。
5.如权利要求4所述的方法，其中当所述隔离层上的所述电荷俘获层和所述第一介质层被除去时，在所述电荷俘获层上形成具有开口区域的第二掩模图案。
6.如权利要求5所述的方法，其中所述第一掩模图案具有与所述第二掩模图案相同的开口区域。
7.如权利要求5所述的方法，其中所述第一掩模图案具有比第二掩模图案的开口区域宽的开口区域。
8.如权利要求1所述的方法，其中所述电荷俘获层由绝缘材料形成。
9.如权利要求1所述的方法，其中所述电荷俘获层由氮化物层形成。
10.一种非易失性存储装置，包括：
半导体衬底，所述半导体衬底中由隔离层定义有源区；
第一介质层，相互隔离且分别形成于所述有源区中；
电荷俘获层，由绝缘材料形成且仅形成在所述第一介质层上；
第二介质层，形成于所述半导体衬底和所述电荷俘获层上；以及
导电层，形成于所述第二介质层上。
11.如权利要求10所述的非易失性存储装置，其中所述第一介质层部分地形成于所述隔离层上。
12.一种制造非易失性存储器装置的方法，所述方法包括：
在半导体衬底上顺序形成绝缘层和硬掩模层；
通过使用所述硬掩模层作为蚀刻掩模的蚀刻工艺来蚀刻所述半导体衬底，从而形成沟槽；
使用绝缘材料填充所述沟槽并形成隔离层；
除去所述绝缘层和所述硬掩模层，从而形成突出的隔离层；
在包括所述隔离层的所述半导体底层的整个表面上形成隧道介质层、电荷俘获层和缓冲介质层；以及
露出所述突出的隔离层的顶面，使得所述隧道介质层和所述电荷俘获层保留在所述半导体衬底的有源区上。
13.如权利要求12所述的方法，还包括：
在包括所述隔离层的所述硬掩模层上形成钝化介质层，
其中所述钝化介质层在除去所述绝缘层和所述硬掩模层以形成突出的隔离层的步骤中被除去。
14.如权利要求12所述的方法，还包括在抛光工艺之后，在包括所述隔离层的整个表面上顺序地堆叠阻挡绝缘层、金属层和栅电极层。
15.如权利要求13所述的方法，其中所述钝化介质层通过低压化学气相沉积或等离子体增强化学气相沉积方法，由厚度为200到4000埃的氮化物层形成。
16.如权利要求12所述的方法，其中所述隔离层的突出高度在200到800埃的范围内。
17.如权利要求12所述的方法，其中所述隧道介质层通过干法热氧化工艺、湿法热氧化工艺或自由基氧化工艺形成。
18.如权利要求12所述的方法，其中所述电荷俘获层的高度低于所述隔离层的顶面的高度。
19.如权利要求12所述的方法，其中所述电荷俘获层通过低压化学气相沉积或等离子体增强化学气相沉积方法，由厚度为40到200埃的化学计量比的硅氮化物或富硅氮化物形成。
20.如权利要求12所述的方法，其中所述缓冲介质层由厚度为500到4000埃的高密度等离子体氧化物层、旋涂玻璃、未掺杂硅酸盐玻璃、磷硅酸盐玻璃或硼磷硅酸盐玻璃形成。
21.一种制造非易失性存储器装置的方法，所述方法包括：
形成第一隧道介质层、电荷俘获层、阻挡绝缘层和第一导电层于半导体衬底上，所述半导体衬底中定义有单元区域和外围区域；
通过蚀刻所述第一导电层、阻挡绝缘层、电荷俘获层、第一隧道介质层和半导体衬底以形成隔离沟槽；
通过使用绝缘层缝隙填充所述隔离沟槽以形成隔离层；以及
除去所述外围区域的所述第一导电层、阻挡绝缘层和电荷俘获层。
22.如权利要求21所述的方法，还包括：在形成所述隔离层之后，在除去所述外围区域的所述第一导电层、阻挡绝缘层和电荷俘获层之前，在所述单元区域的所述第一导电层上形成钝化介质层。
23.如权利要求22所述的方法，还包括：
在除去所述外围区域的所述第一导电层、阻挡绝缘层和电荷俘获层后，蚀刻形成于所述外围区域中的所述隔离层的突出顶面，从而控制所述隔离层的高度；
在所述外围区域的所述第一隧道介质层上形成用于晶体管的第二隧道介质层；以及
除去所述钝化介质层。
24.如权利要求23所述的方法，还包括：在所述外围区域中形成用于所述晶体管的所述第二隧道介质层之后，在包括所述单元区域和外围区域的整个表面上形成用于晶体管的导电层。
25.如权利要求21所述的方法，还包括：在形成所述第一导电层之后，通过在形成所述隔离沟槽之前执行离子注入工艺，将杂质注入所述电荷俘获层。
26.如权利要求25所述的方法，其中所述离子注入工艺使用As或P作为架质。
27.如权利要求22所述的方法，其中所述钝化介质层由氮化物层形成。
28.如权利要求23所述的方法，其中对于高电压晶体管的情形，用于晶体管的所述第二隧道介质层形成为500到600埃的厚度，以及对于低电压晶体管的情形，用于晶体管的所述第二隧道介质层形成为500到200埃的厚度。
29.如权利要求21所述的方法，其中所述电荷俘获层由氧化物层和氮化物层的混合层或者氮化物层形成。
30.如权利要求21所述的方法，还包括：在形成所述阻挡绝缘层之后，执行快速热处理以提高所述阻挡绝缘层的膜质量。
31.一种非易失性存储装置，包括：
隧道介质层、电荷俘获层、阻挡绝缘层和第一导电层，顺序地堆叠于半导体衬底上；
隔离层，所述隔离层突出得与所述半导体衬底的隔离区中的所述第一导电层的高度一样高，且配置成将所述隧道介质层、电荷俘获层、阻挡绝缘层和第一导电层与邻近的隧道介质层、邻近的电荷俘获层、邻近的阻挡绝缘层和邻近的第一导电层隔离；以及
第二导电层和金属栅极层，顺序地堆叠于所述隔离层和所述第一导电层上。
32.如权利要求31所述的非易失性存储装置，还包括：
用于晶体管的绝缘层，所述用于晶体管的绝缘层形成于所述半导体衬底的外围区域中；以及
隔离层，所述隔离层突出得与所述半导体衬底的所述外围区域中所述用于晶体管的绝缘层的高度一样高，且配置成将所述用于晶体管的绝缘层与邻近的用于晶体管的绝缘层隔离；
其中，所述第一导电层和第二导电层顺序地堆叠于所述外围区域的所述隔离层和所述用于晶体管的绝缘层上。
33.如权利要求31所述的非易失性存储装置，其中所述电荷俘获层由氧化物层和氮化物层的混合层或者氮化物层形成。
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Cited By (10)
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|---|---|---|---|---|
| CN101894804A (zh) * | 2009-05-21 | 2010-11-24 | 海力士半导体有限公司 | 制造非易失性存储器件的方法 |
| CN102263109A (zh) * | 2010-05-31 | 2011-11-30 | 海力士半导体有限公司 | 非易失性存储器件及其制造方法 |
| CN103765592A (zh) * | 2011-07-18 | 2014-04-30 | 埃皮根股份有限公司 | 用于生长iii-v外延层的方法 |
| US9000509B2 (en) | 2010-05-31 | 2015-04-07 | Hynix Semiconductor Inc. | Three dimensional pipe gate nonvolatile memory device |
| CN104538365A (zh) * | 2014-12-30 | 2015-04-22 | 上海华虹宏力半导体制造有限公司 | 半导体器件及其形成方法 |
| CN104733368A (zh) * | 2013-12-18 | 2015-06-24 | 中芯国际集成电路制造(上海)有限公司 | 浅沟槽隔离结构的减薄方法 |
| CN104916591A (zh) * | 2014-03-11 | 2015-09-16 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制造方法 |
| CN104124247B (zh) * | 2013-04-24 | 2018-06-12 | 旺宏电子股份有限公司 | 非易失性存储器结构及其制造方法 |
| CN108172582A (zh) * | 2017-12-27 | 2018-06-15 | 上海华虹宏力半导体制造有限公司 | 一种sonos存储器的制造方法 |
| CN112002638B (zh) * | 2020-10-30 | 2021-02-05 | 晶芯成(北京)科技有限公司 | 半导体隔离结构及其制作方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000306989A (ja) | 1999-04-20 | 2000-11-02 | Sony Corp | 半導体装置の製造方法 |
| KR100375235B1 (ko) * | 2001-03-17 | 2003-03-08 | 삼성전자주식회사 | 에스.오.엔.오.에스 플래시 기억소자 및 그 형성 방법 |
| KR20060083509A (ko) * | 2005-01-17 | 2006-07-21 | 삼성전자주식회사 | 부유게이트 간에 낮은 커패시턴스를 가지는 비휘발성기억소자 |
| KR100753134B1 (ko) * | 2005-06-30 | 2007-08-30 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
-
2007
- 2007-03-22 KR KR1020070028001A patent/KR100966989B1/ko not_active IP Right Cessation
-
2008
- 2008-03-24 CN CNA2008101428567A patent/CN101308824A/zh active Pending
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101894804A (zh) * | 2009-05-21 | 2010-11-24 | 海力士半导体有限公司 | 制造非易失性存储器件的方法 |
| CN102263109B (zh) * | 2010-05-31 | 2016-05-04 | 海力士半导体有限公司 | 非易失性存储器件及其制造方法 |
| CN102263109A (zh) * | 2010-05-31 | 2011-11-30 | 海力士半导体有限公司 | 非易失性存储器件及其制造方法 |
| US9362301B2 (en) | 2010-05-31 | 2016-06-07 | SK Hynix Inc. | Method for fabricating pipe gate nonvolatile memory device |
| US9000509B2 (en) | 2010-05-31 | 2015-04-07 | Hynix Semiconductor Inc. | Three dimensional pipe gate nonvolatile memory device |
| US8975683B2 (en) | 2010-05-31 | 2015-03-10 | SK Hynix Inc. | Nonvolatile pipe gate memory device |
| CN103765592A (zh) * | 2011-07-18 | 2014-04-30 | 埃皮根股份有限公司 | 用于生长iii-v外延层的方法 |
| CN103765592B (zh) * | 2011-07-18 | 2017-09-19 | 埃皮根股份有限公司 | 用于生长iii‑v外延层的方法 |
| US9748331B2 (en) | 2011-07-18 | 2017-08-29 | Epigan Nv | Method for growing III-V epitaxial layers |
| CN104124247B (zh) * | 2013-04-24 | 2018-06-12 | 旺宏电子股份有限公司 | 非易失性存储器结构及其制造方法 |
| CN104733368B (zh) * | 2013-12-18 | 2018-05-25 | 中芯国际集成电路制造(上海)有限公司 | 浅沟槽隔离结构的减薄方法 |
| CN104733368A (zh) * | 2013-12-18 | 2015-06-24 | 中芯国际集成电路制造(上海)有限公司 | 浅沟槽隔离结构的减薄方法 |
| CN104916591A (zh) * | 2014-03-11 | 2015-09-16 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制造方法 |
| CN104916591B (zh) * | 2014-03-11 | 2018-01-12 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制造方法 |
| CN104538365A (zh) * | 2014-12-30 | 2015-04-22 | 上海华虹宏力半导体制造有限公司 | 半导体器件及其形成方法 |
| CN104538365B (zh) * | 2014-12-30 | 2017-08-08 | 上海华虹宏力半导体制造有限公司 | 半导体器件及其形成方法 |
| CN108172582A (zh) * | 2017-12-27 | 2018-06-15 | 上海华虹宏力半导体制造有限公司 | 一种sonos存储器的制造方法 |
| CN112002638B (zh) * | 2020-10-30 | 2021-02-05 | 晶芯成(北京)科技有限公司 | 半导体隔离结构及其制作方法 |
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