CN104538365A - 半导体器件及其形成方法 - Google Patents

半导体器件及其形成方法 Download PDF

Info

Publication number
CN104538365A
CN104538365A CN201410854957.2A CN201410854957A CN104538365A CN 104538365 A CN104538365 A CN 104538365A CN 201410854957 A CN201410854957 A CN 201410854957A CN 104538365 A CN104538365 A CN 104538365A
Authority
CN
China
Prior art keywords
memory block
external zones
substrate
layer
mask layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410854957.2A
Other languages
English (en)
Other versions
CN104538365B (zh
Inventor
高超
王哲献
江红
李冰寒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN201410854957.2A priority Critical patent/CN104538365B/zh
Publication of CN104538365A publication Critical patent/CN104538365A/zh
Application granted granted Critical
Publication of CN104538365B publication Critical patent/CN104538365B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种半导体器件及其形成方法，包括：提供衬底，衬底包括存储区和外围区；在存储区的衬底上形成存储区掩模层；在存储区的衬底上形成围绕所述存储区掩模层的保护环；在外围区的衬底上依次形成外围区浮栅层和外围区掩模层；在存储区掩模层、保护环以及外围区掩模层上形成保护层，位于存储区的保护层为存储区保护层，位于外围区的保护层为外围区保护层；依次去除外围区保护层、外围区掩模层以及外围区浮栅层，露出外围区的衬底。本发明通过设置包围存储区的保护层和保护环，在去除外围区衬底上膜层的时候，保护存储区，可以是存储区不受外围区刻蚀工艺的影响，能够有效扩大外围区的刻蚀工艺窗口，提高器件制造良品率，降低器件制造成本。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造领域，特别涉及一种半导体器件及其形成方法。
背景技术
刻蚀工艺为半导体制造领域中常用工艺之一。刻蚀工艺中，常采用光刻胶作为掩模。但是随着半导体器件尺寸的逐渐减小，在曝光时容易引起光的散射，从而使形成的光刻胶图形与原设计相比存在偏差。因此，半导体刻蚀中更多的是采用硬掩模，以光刻胶为掩模刻蚀硬掩模，再以硬掩模为掩模刻蚀形成器件。器件形成后，再去除硬掩模。
参考图1至图2，示出了现有技术中一种半导体器件形成方法的示意图。此处，以形成嵌入式闪存为例进行说明。
如图1所示，提供衬底10，所述衬底10包括存储区a和外围区b。在所述衬底10内形成有多个隔离结构11，位于所述存储区a和外围区b交界处的隔离结构把所述衬底1分为存储区衬底10a和外围区衬底10b。所述存储区衬底10a上依次形成有存储区浮栅层12a和存储区控制栅层13a。在所述存储区控制栅层13a上形成有存储区掩膜层14a。在所述存储区a内还形成有互连结构15，所述互连结构贯穿所述存储区掩膜层14a、存储区控制栅层13a以及存储区浮栅层12a。所述外围区衬底10b上依次形成有外围区浮栅层12b和外围区掩膜层14b。
如图2所示，去除所述外围区掩模层14b和外围区浮栅层12b，露出所述外围区衬底10b和外围区内的隔离结构11的顶部。
然而，采用现有技术形成的半导体器件，在去除所述外围区掩模层14b的同时，存储区的掩模层14a也容易被去除，从而在外围电路制造过程中，存储区内器件受到损伤。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，去除外围区膜层的同时保持存储区不受影响，从而在外围区电路制造过程中，保护存储区器件。
为解决上述问题，本发明提供一种半导体器件形成方法，包括：
提供衬底，所述衬底包括存储区和外围区，所述存储区用于形成存储单元，所述外围区用于形成外围电路；
在存储区的衬底上形成存储区掩模层；
在存储区的衬底上形成围绕所述存储区掩模层的保护环；
在外围区的衬底上依次形成外围区浮栅层和外围区掩模层；
在所述存储区掩模层、保护环以及外围区掩模层上形成保护层，位于存储区的保护层为存储区保护层，位于外围区的保护层为外围区保护层；
依次去除所述外围区保护层、所述外围区掩模层以及外围区浮栅层，露出外围区的衬底。
可选的，所述存储区掩模层和所述外围区掩模层的材料相同。
可选的，所述保护层材料为氧化硅。
可选的，所述保护层厚度在到范围内。
可选的，形成所述保护层的步骤包括：采用化学气相沉积、原子层沉积或炉管的方式形成所述保护层。
可选的，所述衬底中还形成有隔离结构，位于所述存储区和所述外围区交界处的隔离结构将所述衬底分隔为存储区衬底和外围区衬底；所述去除所述外围区保护层、所述外围区掩模层以及外围区浮栅层的步骤包括：去除所述外围区保护层和部分厚度的外围区掩模层；去除剩余的外围区掩模层，露出所述外围区浮栅层和所述隔离结构的顶部；去除所述外围区浮栅层，露出所述外围区衬底。
可选的，采用干法刻蚀的方法去除所述外围区保护层和部分厚度的外围区掩模层。
可选的，采用湿法刻蚀去除剩余的外围区掩模层。
可选的，所述采用湿法刻蚀去除剩余的外围区掩模层的步骤包括：采用热磷酸刻蚀去除剩余的外围区掩模层。
可选的，所述去除所述外围区浮栅层的步骤包括：采用各向同性干法刻蚀去除所述外围区浮栅层，露出所述外围区衬底。
可选的，在提供衬底之后，所述形成方法还包括：在衬底中形成隔离结构，位于所述存储区和所述外围区交界处的所述隔离结构将所述衬底分为存储区衬底和外围区衬底；在存储区衬底上依次形成存储区浮栅层和存储区控制栅层；形成存储区掩模层的步骤包括：在所述存储区控制栅层上形成所述存储区掩模层；之后，以所述存储区掩模层为掩模刻蚀所述存储区浮栅层和存储区控制栅层，在所述存储区控制栅层和所述存储区浮栅层上形成露出衬底的第一开口，并在存储区和外围区交界处形成露出隔离结构且围绕所述存储区的第二开口，所述第二开口的宽度小于所述第一开口的宽度；在所述第一开口的侧壁上形成第一侧墙，并在所述第二开口的侧壁上形成第二侧墙；在形成有第一侧墙的第一开口中填充导电材料，形成第一导电结构，所述第一导电结构与所述第一侧墙构成所述互连结构；在形成有第二侧墙的第二开口中填充导电材料，形成第二导电结构；所述第二导电结构与所述第二侧墙构成所述保护环。
可选的，所述保护环的宽度小于所述互连结构的宽度。
可选的，所述互连结构与所述保护环的宽度差值在100nm以内。
可选的，所述保护环的宽度为200nm～400nm。
本发明还提供一种半导体器件，其特征在于，包括：
衬底，所述衬底包括存储区，所述存储区用于形成存储单元；
位于存储区衬底上的存储区掩模层，所述存储区掩模层用于在存储区衬底上形成所述存储单元时作为掩模；
位于所述存储区衬底上，围绕所述存储区掩模层的保护环。
可选的，所述衬底还包括外围区；
所述衬底中形成有隔离结构，位于所述存储区和外围区交界处的隔离结构将所述衬底分为存储区衬底和外围区衬底；
依次位于所述存储区衬底上的存储区浮栅层和存储区控制栅层；
所述存储区掩模层位于所述存储区控制栅层上；
形成于存储区控制栅层和存储区浮栅层中的第一开口，以及形成于存储区边界处的隔离结构上且围绕所述存储区的第二开口，所述第二开口的宽度小于所述第一开口的宽度；
形成于所述第一开口的侧壁上的第一侧墙，填充于所述第一开口中的第一导电结构，由第一导电结构和第一侧墙构成的互连结构；
形成于所述第二开口的侧壁上的第二侧墙，填充于所述第二开口中的第二导电材料，由第二导电结构和第二侧墙构成的保护环。
可选的，所述第二侧墙与所述第一侧墙材料相同，所述第二导电材料与所述第一导电材料相同。
可选的，所述保护环的宽度小于所述互连结构的宽度。
可选的，所述互连结构与所述保护环的宽度差值在100nm以内。
可选的，所述保护环的宽度为200nm～400nm。
与现有技术相比，本发明的技术方案具有以下优点：
本发明中，在半导体器件中设置包围存储区的保护层和保护环，这样在去除外围区衬底上膜层的过程中，所述保护层和保护环可以起到保护存储区的作用，从而可以使存储区不受外围区刻蚀工艺的影响，避免了存储区掩模层在外围区刻蚀工艺中一起被去除的问题，能够有效扩大去除外围区衬底上膜层工艺的刻蚀窗口，提高了器件制造的良品率，降低了器件制造成本。
附图说明
图1和图2是一种现有技术形成半导体器件的示意图；
图3至图7是本发明所提供半导体器件的形成方法一实施例的示意图。
图8和图9是本发明所提供半导体器件一实施例的示意图。
具体实施方式
由背景技术可知，采用现有技术形成半导体器件的时候，容易出现存储区掩模层材料被去除的问题，结合器件的形成过程分析问题原因：
参考图1至图2，在形成衬底10的时候，所述外围区掩膜层14b在外围区浮栅层12b和隔离结构11上的厚度不同，无法用干法刻蚀全部去除。因此在去除外围区掩膜层14b的过程中，往往需要采用湿法刻蚀的方式。但是所述存储区掩膜层14a和所述外围区掩膜层14b的材料相同。因此，在湿法刻蚀去除外围区掩膜层14b的过程中，所述存储区掩模层14a也同时会被去除。
为解决所述技术问题，本发明提供一种半导体器件的形成方法，包括：
提供衬底，所述衬底包括存储区和外围区，所述存储区用于形成存储单元，所述外围区用于形成外围电路；在存储区的衬底上形成存储区掩模层；在存储区的衬底上形成围绕所述存储区掩模层的保护环；在外围区的衬底上依次形成外围区浮栅层和外围区掩模层；在所述存储区掩模层、保护环以及外围区掩模层上形成保护层，位于存储区的保护层为存储区保护层，位于外围区的保护层为外围区保护层；依次去除所述外围区保护层、所述外围区掩模层以及外围区浮栅层，以露出外围区的衬底。
本发明中，在半导体器件中设置包围存储区的保护层和保护环，这样在去除外围区衬底上膜层的过程中，所述保护层和保护环可以起到保护存储区的作用，从而可以使存储区不受外围区刻蚀工艺的影响，避免了存储区掩模层在外围区刻蚀工艺中一起被去除的问题，能够有效扩大去除外围区衬底上膜层工艺的刻蚀窗口，提高了器件制造的良品率，降低了器件制造成本
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图7是本发明所提供的半导体器件形成方法一实施例中各个步骤的结构示意图。需要说明的是，本实施例以嵌入式闪存为例进行说明，不应以此限制本发明。
参考图3，提供衬底100，所述衬底100包括用于形成存储单元的存储区A和用于形成外围电路的外围区B。
所述衬底100是后续工艺的工作平台。所述衬底100的材料选自单晶硅、多晶硅或非晶硅；所述衬底100也可以选自硅、锗、砷化镓或硅锗化合物；所述衬底100还可以选自具有外延层或外延层上硅结构；所述衬底100还可以是其他半导体材料，本发明对此不作任何限定。本实施例中所述衬底100材料为硅。
需要说明的是，所述衬底100中形成有隔离结构101，所述隔离结构101的作用是实现不同半导体器件的电隔离，位于所述存储区A和所述外围区B交界处的隔离结构101将所述衬底100分为存储区衬底100A和外围区衬底100B。本实施例中，所述隔离结构101的材料为氧化硅。
之后，在所述存储区的衬底100上依次形成存储区浮栅层102A和存储区控制栅层103A。
所述存储区浮栅层102A用于形成存储单元的浮栅。具体的，在嵌入式闪存中，所述浮栅用于在存储单元工作时存储信息。具体的，所述存储区浮栅层102A的材料为多晶硅。本实施例中，采用炉管沉积的工艺形成所述存储区浮栅层102A。
所述存储区控制栅层103A的作用是用于形成存储单元的控制栅。具体的，在嵌入式闪存中，所述控制栅用于控制所述浮栅内存储信息的写入和擦除。具体的，所述存储区控制栅103A的材料为多晶硅。本实施例中，采用炉管沉积的工艺形成所述存储控制栅103A。
继续参考图3，形成所述存储区浮栅层102A和存储区控制栅层103A的步骤之后，形成所述存储区掩模层104A。
具体的，形成存储区掩模层104A的步骤包括：
在所述存储区控制栅层103A上形成所述存储区掩模层104A。
所述存储区掩模层104A的作用是在后续形成存储区的导电结构和保护环的过程中作为刻蚀掩模保护存储区控制栅层103A和存储区浮栅层102A免受损伤。具体的，所述存储区掩模层104A材料为氮化硅，可以采用化学气相沉积(Chemical vapor deposition,CVD)、物理气相沉积(Physical VaporDeposition,PVD)或原子层沉积(Atomic layer deposition,ALD)等方式形成。
之后，以所述存储区掩模层104A内为掩模，形成互连结构105和围绕所述存储区掩模层104A的保护环106。
具体的，本实施例中，形成所述互连结构105和所述保护环106的步骤包括：
以所述存储区掩模层104A为掩模刻蚀所述存储区控制栅层103A和所述存储区浮栅层102A，在所述存储区控制栅层103A和所述存储区浮栅102A内形成露出存储区衬底100A的第一开口，并在存储区和外围区交界处形成露出隔离结构101且围绕所述存储区的第二开口，所述第二开口的宽度小于所述第一开口的宽度；在所述第一开口的侧壁上形成第一侧墙，并在所述第二开口的侧壁上形成第二侧墙；在形成有第一侧墙的第一开口中填充导电材料，形成第一导电结构，所述第一导电结构与所述第一侧墙构成所述互连结构105；在形成有第二侧墙的第二开口中填充导电材料，所述导电材料与所述第二侧墙构成所述保护环106。
需要说明的是，如果所述保护环106过宽，就难以与所述互连结构105同时完成。因此，所述保护环106的宽度小于所述互连结构105的宽度。但是如果所述保护环106的宽度过小，难以在后续工艺中起到保护存储区掩模层104A以及存储区内器件的作用。所以，具体的所述互连结构105与所述保护环106的宽度差值在100nm以内。本实施例中，所述保护环106的宽度在200nm到400nm范围内。
继续参考图3，在形成存储区浮栅层102A和存储区控制栅层103A，以及存储区掩模层104A、互连结构105和保护环106的过程中，在外围区衬底100B上依次形成外围区浮栅层102B和外围区掩模层104B。
所述外围区浮栅层102B在后续工艺中需去除。本实施例中，所述外围区浮栅层102B的材料为多晶硅，可以采用炉管沉积的工艺形成所述外围区浮栅层102B。
所述外围区掩模层104B的作用是在形成存储区元器件的工艺中保护外围区衬底不受影响。需要说明的是，所述外围区掩模层104B与所述存储区掩模层104A的材料相同。本实施例中，所述外围区掩模层104B的材料同为氮化硅。
参考图4，在位于存储区的所述存储区掩模层104A、所述互连结构105和所述保护环106，以及位于外围区的所述外围区掩模层104B上形成保护层107。位于所述存储区内，所述保护环106、所述存储区掩模层104A和所述互连结构105上的为存储区保护层107A；位于外围区，所述外围区掩模层104B上的保护层为外围区保护层107B
所述保护层107用于在后续去除所述外围区掩模层104B和外围区浮栅层102B时，与保护环一起保护存储区不受影响。本实施例中所述保护层107的材料为氧化硅，具体的可以采用化学气相沉积、物理气相沉积或原子层沉积等方式形成所述保护层107。
需要说明的是，如果保护层107的厚度过小，难以在后续去除所述外围区掩模层104B和外围区浮栅层102B的过程中起到保护所述存储区的作用；如果保护层107的厚度过大，则容易造成材料的浪费或者增加工艺难度。可选的，所述保护层的厚度为之间。
进一步需要说明的是，所述覆盖所述保护环106、所述存储区掩模层104A和所述互连结构105的存储区保护层107A和围绕存储区的保护环106形成一封闭空间，包围所述存储区。在后续去除所述外围区保护层107B、所述外围区掩模层104B以及所述外围区浮栅层102B的过程中，保护所述存储区掩模层104A以及所述存储区其他元器件免受影响。
参考图5至图7，依次去除所述外围区保护层107B、所述外围区掩模层104B以及外围区浮栅层102B，露出所述外围区衬底100B和外围区衬底100B中的隔离结构101的顶部。具体地包括以下分步骤：
如图5所示，首先去除所述外围区保护层107B和部分厚度的外围区掩模层104B。
本实施例中，采用干法刻蚀工艺去除所述外围区保护层107B和部分厚度的外围区掩模层104B。需要说明的是，干法刻蚀去除部分外围区掩模层104B的步骤之后，所述外围区衬底100B中隔离结构101上还保留有剩余的外围区掩模层104B，干法刻蚀去除部分厚度的外围区掩模层104B的步骤不能露出所述外围区衬底100B中隔离结构101的顶部。
结合参考图6，去除剩余的外围区掩模层104B，露出所述外围区浮栅层102B和外围区衬底中的隔离结构101顶部。
本实施例中，采用热磷酸湿法刻蚀去除剩余外围区掩模层203b。具体的，磷酸(H3PO4)的浓度为85％，湿法刻蚀温度为80℃～165℃。
需要说明的是，采用干法刻蚀和湿法刻蚀结合的工艺去除所述外围区保护层107B和外围区掩模层104B的原因是：所述外围区掩模层104B在外围区浮栅102B上的厚度与在所述隔离结构101的厚度不同，干法刻蚀无法全部去除且同时保证不刻蚀到所述隔离结构101，因此需要结合湿法刻蚀：在湿法刻蚀之前采用干法刻蚀，主要是为了去除外围区保护层107B，同时去除部分厚度的外围区掩模层104B。在干法刻蚀过程中，存储区保护层107A由于有掩模的保护，不会受到干法刻蚀的影响；在去除外围区保护层107B和部分外围区掩模层104B之后，再采用湿法刻蚀，则湿法刻蚀的时间不需要很长即可去除剩余的外围区掩模层104B。由于在湿法刻蚀中，存储区保护层107A需要牺牲厚度来实现保护存储区掩模层104A以及存储区内其他半导体器件的作用，因此所述存储区保护层107A的厚度不需要很厚。如果单纯采用湿法刻蚀，则需要足够长的湿法刻蚀时间才能完全去除外围区保护层107B和外围区掩模层104B，因此存储区保护层107A需要很厚，即保护层107需要很大的厚度。但是如果保护层107的厚度过大，容易造成材料的浪费或者增加工艺难度。因此采用干法刻蚀和湿法刻蚀结合的工艺去除所述外围区保护层107B和外围区掩模层104B。
参考7，去除所述外围区浮栅层102B，露出所述外围区衬底100B。
本实施例中，采用各向同性干法刻蚀去除所述外围区浮栅层102B，露出所述外围区衬底100B。后续，在所述外围区衬底200上进一步形成外围电路模块。
本发明通过设置覆盖存储区的保护层和围绕存储区的保护环，在去除外围区衬底上膜层结构时，所述保护层和所述保护环形成一封闭空间，保卫所述存储区。在后续去除所述外围区衬底上膜层结构的过程中，保护所述存储区掩模层以及所述存储区其他器件免受影响，能够有效扩大刻蚀窗口，提高器件制造良品率，降低器件制造成本。
相应的，本发明还提供一种半导体器件，包括：
衬底，所述衬底包括存储区，所述存储区用于形成存储单元；位于存储区衬底上的存储区掩模层，所述存储区掩模层用于在存储区衬底上形成所述存储单元时作为掩模；位于所述存储区衬底上，围绕所述存储区掩模层的保护环。
参考图8，示出了本发明所提供半导体器件一实施例的示意图。
所述半导体器件包括：
衬底200，所述衬底200包括存储区C和外围区，所述存储区C用于形成存储单元，所述外围区用于形成外围电路。
所述衬底200是后续工艺的工作平台。所述衬底200的材料选自单晶硅、多晶硅或非晶硅；所述衬底200也可以选自硅、锗、砷化镓或硅锗化合物；所述衬底200还可以选自具有外延层或外延层上硅结构；所述衬底200还可以是其他半导体材料，本发明对此不作任何限定。本实施例中所述衬底200材料为硅。
结合参考图9，所述图9是图8中存储区C沿A-A’线的剖视图
需要说明的是所述衬底200中形成有隔离结构201，所述隔离结构201的作用是实现不同半导体器件的电隔离，位于所述存储区C边界处的隔离结构201把所述衬底200分为存储区衬底200C和外围区衬底。本实施例中，所述隔离结构201的材料为氧化硅。
所述存储区衬底200C上形成有存储区浮栅层202C和控制栅层203C。所述存储区浮栅层202C用于形成存储单元的浮栅。具体的，在嵌入式闪存中，存储区的浮栅用于在存储单元工作时存储信息。具体的，所述存储区浮栅层202C的材料为多晶硅。本实施例中，采用炉管沉积的工艺形成所述存储区浮栅层202C。
所述存储区控制栅层203C的作用是用于形成存储单元的控制栅。具体的，在嵌入式闪存中，存储区控制栅203C用于控制所述浮栅内存储信息的写入和擦除。具体的，所述存储区控制栅203C的材料为多晶硅。本实施例中，采用炉管沉积的工艺形成所述存储控制栅203C。
继续参考图8和图9，所述半导体器件还包括：位于存储区衬底200C上的存储区掩模层204C，所述存储区掩模层204C用于在存储区衬底200C上形成所述存储单元时作为掩模。
所述存储区掩模层204C位于所述存储区控制栅层203C上。
所述存储区掩模层204C的作用是在后续形成存储区的导电结构和保护环的过程中作为刻蚀掩模保护存储区控制栅层203C和存储区浮栅层202C免受损伤。具体的，所述存储区掩模层204C材料为氮化硅，可以采用化学气相沉积(Chemical vapor deposition，CVD)、物理气相沉积(Physical VaporDeposition，PVD)或原子层沉积(Atomic layer deposition，ALD)等方式形成。
继续参考图8和图9，所述半导体器件还包括：位于所述存储区衬底200C上，围绕所述存储区掩模层的保护环206。
需要说明的是，所述存储区掩模204C内还形成有互连结构205。
具体的，所述互连结构205和所述保护层206包括：形成于存储区浮栅层202C和存储区控制栅层203C中的第一开口，以及形成于存储区边界处的隔离结构201上且围绕所述存储区的第二开口，所述第二开口的宽度小于所述第一开口的宽度；形成于所述第一开口侧壁上的第一侧墙，填充于所述第一开口中的第一导电结构，所述第一导电结构与所述第一侧墙构成所述互连结构205；形成于所述第二开口的侧壁上的第二侧墙，以及填充于所述第二开口中的第二导电材料，所述第二导电材料与所述第二侧墙构成保护环206。
需要说明的是，所述第二侧墙与所述第一侧墙材料相同，所述第二导电材料与所述第一导电材料相同。
还需要说明的是，如果所述保护环206过宽，就难以与所述互连结构205同时完成。因此，所述保护环206的宽度d1小于所述互连结构205的宽度d2。但是如果所述保护环206的宽度d1过小，难以在后续工艺中起到保护存储区掩模层204C以及存储区内元器件的作用。所以，具体的所述互连结构205的宽度d2与所述保护环206的宽度d1差值在100nm以内。本实施例中，所述保护环206的宽度d1在200nm到400nm范围内。
进一步需要说明的是，本发明半导体器件可以由本发明半导体器件的形成方法形成的，但是本发明对此不作限制，还可以采用其他半导体器件的形成方法形成。
本发明通过设置包围存储区的保护层，保护存储区，可以使存储区不受所述衬底上其他区域工艺的影响，避免了存储区掩模层在刻蚀工艺中被去除，能够有效扩大去除衬底上其他区域膜层工艺的刻蚀窗口，提供器件制造过程中的良品率，降低器件制造成本。
此外需要说明的是，本发明的半导体器件可以但不限于采用上述的半导体器件的形成方法得到。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体器件的形成方法，其特征在于，包括：
提供衬底，所述衬底包括存储区和外围区，所述存储区用于形成存储单元，所述外围区用于形成外围电路；
在存储区的衬底上形成存储区掩模层；
在存储区的衬底上形成围绕所述存储区掩模层的保护环；
在外围区的衬底上依次形成外围区浮栅层和外围区掩模层；
在所述存储区掩模层、保护环以及外围区掩模层上形成保护层，位于存储区的保护层为存储区保护层，位于外围区的保护层为外围区保护层；
依次去除所述外围区保护层、所述外围区掩模层以及外围区浮栅层，露出外围区的衬底。
2.如权利要求1所述的形成方法，其特征在于，所述存储区掩模层和所述外围区掩模层的材料相同。
3.如权利要求1所述的形成方法，其特征在于，所述保护层材料为氧化硅。
4.如权利要求1所述的形成方法，其特征在于，所述保护层厚度在到范围内。
5.如权利要求1所述的形成方法，其特征在于，形成所述保护层的步骤包括：采用化学气相沉积、原子层沉积或炉管的方式形成所述保护层。
6.如权利要求1所述的形成方法，其特征在于，所述衬底中还形成有隔离结构，位于所述存储区和所述外围区交界处的隔离结构将所述衬底分隔为存储区衬底和外围区衬底；
所述去除所述外围区保护层、所述外围区掩模层以及外围区浮栅层的步骤包括：
去除所述外围区保护层和部分厚度的外围区掩模层；
去除剩余的外围区掩模层，露出所述外围区浮栅层和所述隔离结构的顶部；
去除所述外围区浮栅层，露出所述外围区衬底。
7.如权利要求6所述的形成方法，其特征在于，采用干法刻蚀的方法去除所述外围区保护层和部分厚度的外围区掩模层。
8.如权利要求6所述的形成方法，其特征在于，采用湿法刻蚀去除剩余的外围区掩模层。
9.如权利要求8所述的形成方法，其特征在于，所述采用湿法刻蚀去除剩余的外围区掩模层的步骤包括：采用热磷酸刻蚀去除剩余的外围区掩模层。
10.如权利要求6所述的形成方法，其特征在于，所述去除所述外围区浮栅层的步骤包括：采用各向同性干法刻蚀去除所述外围区浮栅层，露出所述外围区衬底。
11.如权利要求1所述的形成方法，其特征在于，在提供衬底之后，所述形成方法还包括：
在衬底中形成隔离结构，位于所述存储区和所述外围区交界处的所述隔离结构将所述衬底分为存储区衬底和外围区衬底；
在存储区衬底上依次形成存储区浮栅层和存储区控制栅层；
形成存储区掩模层的步骤包括：在所述存储区控制栅层上形成所述存储区掩模层；
之后，以所述存储区掩模层为掩模刻蚀所述存储区浮栅层和存储区控制栅层，在所述存储区控制栅层和所述存储区浮栅层上形成露出衬底的第一开口，并在存储区和外围区交界处形成露出隔离结构且围绕所述存储区的第二开口，所述第二开口的宽度小于所述第一开口的宽度；
在所述第一开口的侧壁上形成第一侧墙，并在所述第二开口的侧壁上形成第二侧墙；
在形成有第一侧墙的第一开口中填充导电材料，形成第一导电结构，所述第一导电结构与所述第一侧墙构成所述互连结构；
在形成有第二侧墙的第二开口中填充导电材料，形成第二导电结构；所述第二导电结构与所述第二侧墙构成所述保护环。
12.如权利要求11所述的形成方法，其特征在于，所述保护环的宽度小于所述互连结构的宽度。
13.如权利要求12所述的形成方法，其特征在于，所述互连结构与所述保护环的宽度差值在100nm以内。
14.如权利要求1所述的形成方法，其特征在于，所述保护环的宽度范围为200nm到400nm。
15.一种半导体器件，其特征在于，包括：
衬底，所述衬底包括存储区，所述存储区用于形成存储单元；
位于存储区衬底上的存储区掩模层，所述存储区掩模层用于在存储区衬底上形成所述存储单元时作为掩模；
位于所述存储区衬底上，围绕所述存储区掩模层的保护环。
16.如权利要求15所述的半导体器件，其特征在于，所述衬底还包括外围区；
所述衬底中形成有隔离结构，位于所述存储区和外围区交界处的隔离结构将所述衬底分为存储区衬底和外围区衬底；
依次位于所述存储区衬底上的存储区浮栅层和存储区控制栅层；
所述存储区掩模层位于所述存储区控制栅层上；
形成于存储区控制栅层和存储区浮栅层中的第一开口，以及形成于存储区边界处的隔离结构上且围绕所述存储区的第二开口，所述第二开口的宽度小于所述第一开口的宽度；
形成于所述第一开口的侧壁上的第一侧墙，填充于所述第一开口中的第一导电结构，由第一导电结构和第一侧墙构成的互连结构；
形成于所述第二开口的侧壁上的第二侧墙，填充于所述第二开口中的第二导电材料，由第二导电结构和第二侧墙构成的保护环。
17.如权利要求16所述的半导体器件，其特征在于，所述第二侧墙与所述第一侧墙材料相同，所述第二导电材料与所述第一导电材料相同。
18.如权利要求15所述的半导体器件，其特征在于，所述保护环的宽度小于所述互连结构的宽度。
19.如权利要求18所述的半导体器件，其特征在于，所述互连结构与所述保护环的宽度差值在100nm以内。
20.如权利要求15所述的半导体器件，其特征在于，所述保护环的宽度范围为200nm到400nm。
CN201410854957.2A 2014-12-30 2014-12-30 半导体器件及其形成方法 Active CN104538365B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410854957.2A CN104538365B (zh) 2014-12-30 2014-12-30 半导体器件及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410854957.2A CN104538365B (zh) 2014-12-30 2014-12-30 半导体器件及其形成方法

Publications (2)

Publication Number Publication Date
CN104538365A true CN104538365A (zh) 2015-04-22
CN104538365B CN104538365B (zh) 2017-08-08

Family

ID=52853868

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410854957.2A Active CN104538365B (zh) 2014-12-30 2014-12-30 半导体器件及其形成方法

Country Status (1)

Country Link
CN (1) CN104538365B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101099236A (zh) * 2004-12-22 2008-01-02 桑迪士克股份有限公司 具有自对准浅沟槽隔离的电可擦除可编程只读存储器阵列
CN101308824A (zh) * 2007-03-22 2008-11-19 海力士半导体有限公司 非易失性存储装置及其制造方法
US20100295111A1 (en) * 2009-05-20 2010-11-25 Koichi Kawashima Semiconductor device and method for fabricating the same
CN102314538A (zh) * 2011-09-20 2012-01-11 中国科学院微电子研究所 一种对容错存储单元的晶体管进行布局的方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101099236A (zh) * 2004-12-22 2008-01-02 桑迪士克股份有限公司 具有自对准浅沟槽隔离的电可擦除可编程只读存储器阵列
CN101308824A (zh) * 2007-03-22 2008-11-19 海力士半导体有限公司 非易失性存储装置及其制造方法
US20100295111A1 (en) * 2009-05-20 2010-11-25 Koichi Kawashima Semiconductor device and method for fabricating the same
CN102314538A (zh) * 2011-09-20 2012-01-11 中国科学院微电子研究所 一种对容错存储单元的晶体管进行布局的方法

Also Published As

Publication number Publication date
CN104538365B (zh) 2017-08-08

Similar Documents

Publication Publication Date Title
US9608000B2 (en) Devices and methods including an etch stop protection material
US8697536B1 (en) Locally isolated protected bulk finfet semiconductor device
CN105206613A (zh) 垂直存储器件和制造其的方法
JP5646416B2 (ja) 半導体装置の製造方法
CN103065952B (zh) 非易失性存储器件及其制造方法
US9269717B2 (en) EEPROM device and forming method and erasing method thereof
CN108156827A (zh) 制造具有绝缘体上硅衬底的嵌入式存储器设备的方法
CN105336695A (zh) 半导体器件的形成方法
CN104425220A (zh) 图案的形成方法
CN107204339B (zh) 隔离结构的形成方法和半导体结构的形成方法
CN104377204B (zh) 非易失性存储器（NVM）单元、高压晶体管和高-k以及金属栅晶体管集成
CN105374753B (zh) 一种存储器的制造方法
CN103794548A (zh) 局域互连结构的形成方法
US20150270336A1 (en) Method for manufacturing structure having air gap
TWI249223B (en) Spacer for a split gate flash memory cell and a memory cell employing the same
CN104465525B (zh) 嵌入式闪存的形成方法
CN104538365A (zh) 半导体器件及其形成方法
KR101864894B1 (ko) 비휘발성 메모리(ｎｖｍ)의 게이트 스택 패터닝
CN111312713B (zh) 三维存储器及其制备方法、及电子设备
CN104752358A (zh) 闪存器件及其形成方法
TWI455206B (zh) 蝕刻氧化層與氮化層之方法
CN104465489A (zh) 半导体器件及其形成方法
KR20080033130A (ko) 실리사이드 공정 전에 스페이서 제거
CN104979205B (zh) 晶体管的形成方法
CN104916591A (zh) 半导体器件的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant