CN104465525B - 嵌入式闪存的形成方法 - Google Patents
嵌入式闪存的形成方法 Download PDFInfo
- Publication number
- CN104465525B CN104465525B CN201410857351.4A CN201410857351A CN104465525B CN 104465525 B CN104465525 B CN 104465525B CN 201410857351 A CN201410857351 A CN 201410857351A CN 104465525 B CN104465525 B CN 104465525B
- Authority
- CN
- China
- Prior art keywords
- layer
- semiconductor substrate
- grid
- protective layer
- side wall
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 54
- 239000010410 layer Substances 0.000 claims abstract description 176
- 239000011241 protective layer Substances 0.000 claims abstract description 81
- 239000004065 semiconductor Substances 0.000 claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 230000002093 peripheral effect Effects 0.000 claims abstract description 35
- 238000003860 storage Methods 0.000 claims abstract description 30
- 238000005530 etching Methods 0.000 claims abstract description 17
- 238000003475 lamination Methods 0.000 claims abstract description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 40
- 239000000463 material Substances 0.000 claims description 38
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 33
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 32
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 32
- 238000007667 floating Methods 0.000 claims description 14
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 238000005516 engineering process Methods 0.000 claims description 9
- 125000006850 spacer group Chemical group 0.000 claims description 9
- 239000003989 dielectric material Substances 0.000 claims description 7
- 238000001312 dry etching Methods 0.000 claims description 6
- 238000001039 wet etching Methods 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 1
- 230000008569 process Effects 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 229910003978 SiClx Inorganic materials 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000005923 long-lasting effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
一种嵌入式闪存的形成方法，包括：提供半导体衬底，半导体衬底包括存储区域和外围电路区域；在半导体衬底的存储区域上形成栅极堆叠层；在栅极堆叠层上形成间隔排列的侧墙；沿着侧墙之间的间隔刻蚀栅极堆叠层，以在栅极堆叠层内形成沟槽；在沟槽以及间隔内形成字线栅；在字线栅上形成保护层，保护层为多层堆叠结构；在半导体衬底的外围电路区域形成逻辑电路的器件；形成逻辑电路的器件之后，以侧墙、字线栅、以及剩余的保护层为掩模刻蚀栅极堆叠层，以形成栅极结构。本发明解决了下述问题：现有嵌入式闪存的形成方法中，在形成栅极结构的过程中，字线栅的顶部会被去除，对闪存的结构造成破坏。
Description
技术领域
本发明涉及存储器技术领域，特别是涉及一种嵌入式闪存(Embedded FlashMemory)的形成方法。
背景技术
在目前的半导体产业中，集成电路产品主要可分为三大类型，分别为逻辑电路、存储器、模拟电路，其中存储器在集成电路产品中占了相当大的比例。而在存储器中，近年来闪存的发展尤为迅速。它的主要特点是在不加电的情况下能长期保持存储的信息，具有集成度高、存储速度快、易于擦除和重写等多项优点，因而在微机、自动化控制等多个领域具有广泛的应用。随着半导体技术的发展需要，要求将存储器与其他器件同时形成在同一个芯片上，以形成嵌入式存储器。
现有一种嵌入式闪存的形成方法包括：
如图1所示，提供半导体衬底1，半导体衬底1包括存储区域Ⅰ和外围逻辑区域Ⅱ；在半导体衬底1的存储区域Ⅰ上形成栅极堆叠层2，栅极堆叠层2自上至下依次包括遂穿氧化材料层21、浮栅层22、介电材料层23、以及控制栅层24；在栅极堆叠层2上形成间隔设置的侧墙3；沿着侧墙3之间的间隔刻蚀栅极堆叠层2，以在栅极堆叠层2内形成沟槽(未标识)；形成位于所述沟槽、以及所述间隔内的字线栅4。
继续参照图1所示，形成字线栅4之后，在半导体衬底1的外围逻辑区域Ⅱ形成逻辑电路的器件(未图示)。
如图2所示，形成逻辑电路的器件之后，以侧墙3和字线栅4为掩模刻蚀栅极堆叠层2，形成栅极结构20，栅极结构20自下至上依次包括遂穿氧化材料层210、浮栅220、电荷储存层230、控制栅240。
但是，在实际制造过程中发现，在形成栅极结构20的过程中，字线栅4的顶部会被去除(图中用虚线示意)，对闪存的结构造成破坏。
发明内容
本发明要解决的问题是：现有嵌入式闪存的形成方法中，在形成栅极结构的过程中，字线栅的顶部会被去除，对闪存的结构造成破坏。
为解决上述问题，本发明提供了一种嵌入式闪存的形成方法，包括：
提供半导体衬底，所述半导体衬底包括存储区域和外围电路区域；
在所述半导体衬底的存储区域上形成栅极堆叠层；
在所述栅极堆叠层上形成间隔排列的侧墙；
沿着所述侧墙之间的间隔刻蚀所述栅极堆叠层，以在所述栅极堆叠层内形成沟槽；
在所述沟槽以及间隔内形成字线栅；
在所述字线栅上形成保护层，所述保护层为多层堆叠结构；
在所述半导体衬底的外围电路区域形成逻辑电路的器件，在形成所述逻辑电路的器件步骤中所述保护层的厚度减薄；
形成所述逻辑电路的器件之后，以所述侧墙、字线栅、以及剩余的保护层为掩模刻蚀所述栅极堆叠层，以形成栅极结构。
可选地，所述多层堆叠结构包括：第一氧化硅层、以及位于所述第一氧化硅层上的氮化硅层，所述第一氧化硅层位于保护层的最底层。
可选地，所述第一氧化硅层利用氧化工艺形成。
可选地，所述氮化硅层利用低压化学气相沉积工艺形成。
可选地，所述侧墙的形成方法包括：
在所述栅极堆叠层、以及半导体衬底的外围逻辑区域上形成牺牲层，所述牺牲层在对应存储区域的位置形成有开口；
形成覆盖在所述牺牲层的上表面、以及所述开口的侧壁和底壁上的侧墙材料层；
刻蚀所述侧墙材料层，残留在所述开口侧壁上的侧墙材料层构成所述侧墙；
形成保护层之后、形成逻辑电路的器件之前还包括：去除所述半导体衬底的外围逻辑区域的牺牲层；
形成所述逻辑电路的器件之后、形成所述栅极结构之前还包括：去除所述半导体衬底的存储区域的牺牲层。
可选地，所述牺牲层的材料为氮化硅。
可选地，去除所述半导体衬底的外围逻辑区域的牺牲层的方法为干法刻蚀。
可选地，去除所述半导体衬底的外围逻辑区域的牺牲层的方法为湿法刻蚀；
所述保护层还包括：位于所述氮化硅层上的第二氧化硅层。
可选地，所述氮化硅层还覆盖在牺牲层和侧墙上。
可选地，所述剩余的保护层为第一氧化硅层，且厚度与形成保护层的步骤中第一氧化硅层的厚度相等。
与现有技术相比，本发明的技术方案具有以下优点：
在形成逻辑电路的器件之前，在字线栅上形成保护层，该保护层为多层堆叠结构。在形成逻辑电路的器件步骤中，保护层能够保护字线栅顶部不受工艺环境的影响使字线栅不会受损，保护层自身会因暴露在工艺环境中而减薄。在形成栅极结构的过程中，剩余的保护层能够继续保护字线栅，防止字线栅的顶部被去除，避免了闪存的结构被破坏，从而提高了嵌入式闪存的良率。
附图说明
图1至图2是现有一种嵌入式闪存的形成方法中闪存在不同制作阶段的剖面示意图；
图3至图16是本发明的第一实施例中嵌入式闪存在不同制作阶段的剖面示意图；
图17是本发明的第二实施例中嵌入式闪存在其中一个制作阶段的剖面示意图。
具体实施方式
如前所述，现有嵌入式闪存的形成方法中，在形成栅极结构的过程中，字线栅的顶部会被去除，对闪存的结构造成破坏。
为了解决上述问题，本发明提供了一种改进的嵌入式闪存的形成方法，该方法在形成逻辑电路的器件之前，在字线栅上形成保护层，该保护层为多层堆叠结构。在形成逻辑电路的器件步骤中，保护层能够保护字线栅顶部不受工艺环境的影响使字线栅不会受损，保护层自身会因暴露在工艺环境中而减薄。在形成栅极结构的过程中，剩余的保护层能够继续保护字线栅，防止字线栅的顶部被去除，避免了闪存的结构被破坏，从而提高了嵌入式闪存的良率。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
第一实施例
如图3所示，提供半导体衬底10，半导体衬底10包括存储区域Ⅰ和外围逻辑区域Ⅱ。半导体衬底10的存储区域Ⅰ用于形成存储器，半导体衬底10的外围逻辑区域Ⅱ用于形成逻辑电路。存储区域Ⅰ与外围逻辑区域Ⅱ之间通过浅沟槽隔离结构11隔离开。半导体衬底10的存储区域Ⅰ上形成有栅极堆叠层20，栅极堆叠层20包括：遂穿氧化材料层21、位于遂穿氧化材料层21上的浮栅层22、位于浮栅层22上的介电材料层23、以及位于介电材料层23上的控制栅层24。半导体衬底10的外围逻辑区域Ⅱ上形成有遂穿氧化材料层21、以及浮栅层22。
在具体实施例中，遂穿氧化材料层21的材料为氧化硅，浮栅层22的材料为多晶硅，介电材料层23为氧化硅层-氮化硅层-氧化硅层的叠层结构，控制栅层24的材料为多晶硅。
如图4所示，在半导体衬底10的存储区域Ⅰ和外围逻辑区域Ⅱ形成位于栅极堆叠层20上的牺牲层32，在存储区域Ⅰ的栅极堆叠层20上形成间隔排列的侧墙31，图中侧墙31的数量以四个为例。
侧墙31的形成方法包括：在牺牲层32中对应存储区域Ⅰ的位置形成开口33(图中以两个为例)；形成覆盖在牺牲层32的上表面、以及开口33的侧壁和底壁上的侧墙材料层；刻蚀所述侧墙材料层，残留在开口33侧壁上的侧墙材料层构成侧墙31。
在后续工艺中，侧墙31会用作掩模来对栅极堆叠层20进行刻蚀以形成栅极结构，牺牲层32会被去除，具体步骤将在后面描述。在本实施例中，侧墙31的材料为氧化硅，牺牲层32的材料为氮化硅。
如图5至图8所示，沿着侧墙31之间的间隔刻蚀栅极堆叠层20，以在栅极堆叠层20内形成沟槽25，沟槽25与后续形成的字线栅位置对应。
在本实施例中，沟槽25的形成方法包括：如图5所示，沿着侧墙31之间的间隔刻蚀栅极堆叠层20中的控制栅层24和介电材料层23直至露出浮栅层22，以在控制栅层24和介电材料层23内形成第一沟槽26；如图6所示，在第一沟槽26的侧壁形成侧墙34；如图7所示，沿着侧墙31和侧墙34刻蚀栅极堆叠层20中的浮栅层22，以在浮栅层22内形成第二沟槽27，第二沟槽27与第一沟槽26共同构成沟槽25；如图8所示，形成侧墙35，侧墙35覆盖在侧墙31的侧壁、侧墙34的侧壁、以及第二沟槽27的侧壁上。
在具体实施例中，侧墙34的材料为氧化硅，侧墙35的材料为氮化硅或氧化硅。
如图9所示，在沟槽25以及侧墙31之间的间隔内形成字线栅36。
在本实施例中，字线栅36的形成方法包括：形成覆盖在牺牲层32、侧墙31上、以及填充在沟槽25和侧墙31之间的间隔内的字线栅材料层；对所述字线栅材料层进行平坦化处理，直至露出牺牲层32的上表面，残留在沟槽25和侧墙31之间的间隔内的字线栅材料层构成字线栅36。字线栅36与栅极堆叠层20之间通过侧墙34和侧墙35隔离开。在本实施例的变换例中，字线栅36与栅极堆叠层20之间也可以通过形成其他绝缘层来进行电隔离。
在具体实施例中，字线栅36的材料为多晶硅。
如图10所示，在字线栅36上形成保护层40，保护层40为多层堆叠结构。
在本实施例中，保护层40包括：第一氧化硅层41、以及位于第一氧化硅层41上的氮化硅层42。其中，第一氧化硅层41仅覆盖在字线栅36的上表面，氮化硅层42不仅覆盖在字线栅36上方，还覆盖在侧墙31上、以及存储区域Ⅰ和外围逻辑区域Ⅱ的牺牲层32上面。
在本实施例中，第一氧化硅层41利用氧化工艺形成，使得仅在字线栅36的上表面形成有第一氧化硅层41，侧墙31上和牺牲层32上面不会形成第一氧化硅层。在其他实施例中，第一氧化硅层41也可以利用其他方法形成，例如化学气相沉积。
在本实施例中，氮化硅层42利用低压化学气相沉积工艺形成。当然，在其他实施例中也可以利用其他沉积工艺形成。
如图11至图13所示，去除半导体衬底10的外围逻辑区域Ⅱ的牺牲层32。
在本实施例中，去除半导体衬底10的外围逻辑区域Ⅱ的牺牲层32的方法包括：如图11所示，在保护层40上形成图形化光刻胶层50，图形化光刻胶层50将存储区域Ⅰ的保护层40覆盖住、露出外围逻辑区域Ⅱ的保护层40；如图12所示，以图形化光刻胶层50为掩模，利用干法刻蚀去除外围逻辑区域Ⅱ的氮化硅层42、以及牺牲层32；如图14所示，去除图形化光刻胶层50。
如图12所示，在本实施例中，在利用干法刻蚀去除外围逻辑区域Ⅱ的氮化硅层42、以及牺牲层32的同时，还去除外围逻辑区域Ⅱ的浮栅层22。
在本实施例中，由于保护层40中的氮化硅层42、牺牲层32的材料相同，均为氮化硅，故能够利用同样的刻蚀气体很方便地将三者同时去除，简化了工艺。
在其他实施例中，牺牲层32的材料也可以不为氮化硅。
在本实施例的变换例中，保护层40中的氮化硅层42也可以仅覆盖在存储区域Ⅰ、而未覆盖在外围逻辑区域Ⅱ上。在这种情况下，先要在存储区域Ⅰ和外围逻辑区域Ⅱ上都形成氮化硅层，再在氮化硅层上对应存储区域Ⅰ的位置形成掩模，接着去除外围逻辑区域Ⅱ上未被该掩模覆盖的氮化硅层。
比较可知，在本实施例中，通过先在存储区域Ⅰ和外围逻辑区域Ⅱ上都形成氮化硅层，再在去除外围逻辑区域Ⅱ的牺牲层32的步骤中将外围逻辑区域Ⅱ的氮化硅层42一并去除的方式能够简化工艺，降低制造成本。
如图14所示，在半导体衬底10的外围电路区域Ⅱ形成逻辑电路的器件(未图示)，在形成所述逻辑电路的器件步骤中保护层40的厚度减薄。
所述逻辑电路的器件有很多种，例如高压晶体管、低压晶体管等等。在形成所述逻辑电路的器件步骤中，保护层40能够保护字线栅36顶部不受工艺环境的影响，使字线栅36不会受损，但保护层40自身会因暴露在工艺环境中而减薄。导致保护层40厚度减薄的工艺有很多种，例如，干法刻蚀、湿法刻蚀、离子注入、清洗等工艺。
需说明的是，受形成所述逻辑电路的器件步骤不同、保护层40的厚度以及材料不同等因素的影响，形成所述逻辑电路的器件之后，厚度减薄的保护层40可能仍为多层堆叠结构，也可能为单层结构。在本实施例中，形成所述逻辑电路的器件之后，保护层40中的氮化硅层42仍有残留。在其他实施例中，形成逻辑电路的器件之后，保护层40中的氮化硅层42也有可能没有剩余，仅剩下保护层40中的第一氧化硅层41。
如图15所示，去除半导体衬底10的存储区域Ⅰ的牺牲层32。
在本实施例中，由于保护层40中的氮化硅层42、牺牲层32的材料相同，均为氮化硅，故能够在去除牺牲层32的同时将保护层40中剩余的氮化硅层42也去除。去除牺牲层32的方法为湿法刻蚀。由于保护层40中的氮化硅层42与第一氧化硅层41能够很容易获得较高的刻蚀选择比，故在去除氮化硅层42和牺牲层32的步骤中，保护层40层中的第一氧化硅层41几乎不会被刻蚀，使得在后续形成栅极结构的步骤中保护层40中的第一氧化硅层41能够对字线栅36起到足够的保护作用。
如图16所示，以侧墙31、字线栅36、以及剩余的保护层40为掩模刻蚀栅极堆叠层20，以形成栅极结构200，栅极结构200包括遂穿氧化层210、位于遂穿氧化层210上的浮栅220、位于浮栅220上的介电层230、以及位于介电层230上的控制栅240。
在本实施例中，在刻蚀栅极堆叠层20形成栅极结构200的过程中，剩余的保护层40能够继续保护字线栅36，防止字线栅36的顶部被去除，避免字线栅36的结构破坏从而提高了嵌入式闪存的良率。在刻蚀栅极堆叠层20形成栅极结构200的过程中，保护层40的厚度会减薄，为了防止在栅极结构200还未形成之前字线栅36上的保护层40已经完全被去除的问题发生，应确保在形成所述逻辑电路的器件之后剩余的保护层40仍有足够的厚度。
在本实施例中，在准备以侧墙31、字线栅36以及剩余的保护层40为掩模刻蚀栅极堆叠层20以形成栅极结构200时，剩余的保护层40为位于保护层40最底层的第一氧化硅层41，且此时第一氧化层41的厚度几乎与之前形成保护层40步骤中的厚度相同。因此，在形成栅极结构200时，第一氧化层41能够对字线栅36起到足够的保护作用，保护字线栅36的顶部不会被去除。
在本实施例中，刻蚀栅极堆叠层20的方法为干法刻蚀。
根据上述分析可知，在本发明的技术方案中，只要在对应字线栅36的位置形成有保护层40，即可实现下述目的：在形成逻辑电路的器件步骤中，保护层40能够保护字线栅36不受工艺环境的影响使字线栅36不会受损，在形成栅极结构200的过程中，剩余的保护层40能够继续保护字线栅36，防止字线栅36的顶部被去除。至于半导体衬底10上对应字线栅36以外的位置是否有形成保护层40，本发明并未对此作出限制要求。
因此，保护层40中的各层在半导体衬底10上的位置并不应局限于本实施例。在其他实施例中，保护层40中的各层也可以仅覆盖在字线栅36的上方，或者，保护层40中的各层也可以均覆盖在字线栅36、以及字线栅36以外的位置。
另外，需说明的是，在本发明的技术方案中，保护层40中各层的材料并不局限于本实施例，只要满足以下要求即可：在形成逻辑电路的器件步骤中，暴露在工艺环境中的保护层40不易被腐蚀，在刻蚀栅极堆叠层20以形成栅极结构200的步骤中，栅极堆叠层20与剩余的保护层40容易获得较高的刻蚀选择比。
另外，保护层40并不应局限于本实施例中双层堆叠结构的形式，在其他实施例中，保护层40也可以为三层堆叠结构、四层堆叠结构等等。
另外，在本发明的技术方案中，保护层设置成多层堆叠结构而并非单层的原因在于：若保护层设置成单层，则为了使得保护层能够起到足够的保护作用，保护层需具备较大的厚度，意味着保护层的形成工艺时间较长，半导体衬底需长时间持续地处于高温工艺环境中，所述高温工艺环境往往会对半导体衬底上已经形成的结构造成不良影响。将保护层设置成多层堆叠结构时，形成保护层中的每一层时间较短，缩短了半导体衬底持续处于高温工艺环境的时间，进而降低了所述高温工艺环境对半导体衬底上已经形成结构造成的不良影响。
第二实施例
第二实施例与第一实施例之间的区别在于：在第二实施例中，如图17所示，保护层40还包括位于氮化硅层42上的第二氧化硅层43；去除半导体衬底10的外围逻辑区域Ⅱ的牺牲层32的方法为湿法刻蚀，在湿法刻蚀牺牲层32的过程中，第二氧化硅层43能够保护存储区域Ⅰ的氮化硅层42不会被刻蚀。
在形成所述逻辑电路的器件步骤中，保护层40中的第二氧化硅层43会因暴露在工艺环境中而被去除。
本发明中，各实施例采用递进式写法，重点描述与前述实施例的不同之处，各实施例中的相同部分可以参照前述实施例。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (10)
1.一种嵌入式闪存的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括存储区域和外围电路区域；
在所述半导体衬底的存储区域上形成栅极堆叠层，所述栅极堆叠层包括：遂穿氧化材料层、位于遂穿氧化材料层上的浮栅层、位于浮栅层上的介电材料层、以及位于介电材料层上的控制栅层；
在所述栅极堆叠层上形成间隔排列的侧墙；
沿着所述侧墙之间的间隔刻蚀所述栅极堆叠层，以在所述栅极堆叠层内形成沟槽；
在所述沟槽以及间隔内形成字线栅；
在所述字线栅上形成保护层，所述保护层为多层堆叠结构，所述保护层包括：第一氧化硅层、以及位于第一氧化硅层上的氮化硅层；其中，第一氧化硅层仅覆盖在字线栅的上表面；
在所述半导体衬底的外围电路区域形成逻辑电路的器件；
形成所述逻辑电路的器件之后，以所述侧墙、字线栅、以及剩余的保护层为掩模刻蚀所述栅极堆叠层，以形成栅极结构。
2.如权利要求1所述的形成方法，其特征在于，所述多层堆叠结构包括：第一氧化硅层、以及位于所述第一氧化硅层上的氮化硅层，所述第一氧化硅层位于保护层的最底层。
3.如权利要求2所述的形成方法，其特征在于，所述第一氧化硅层利用氧化工艺形成。
4.如权利要求2所述的形成方法，其特征在于，所述氮化硅层利用低压化学气相沉积工艺形成。
5.如权利要求2所述的形成方法，其特征在于，所述侧墙的形成方法包括：
在所述栅极堆叠层、以及半导体衬底的外围逻辑区域上形成牺牲层，所述牺牲层在对应存储区域的位置形成有开口；
形成覆盖在所述牺牲层的上表面、以及所述开口的侧壁和底壁上的侧墙材料层；
刻蚀所述侧墙材料层，残留在所述开口侧壁上的侧墙材料层构成所述侧墙；
形成保护层之后、形成逻辑电路的器件之前还包括：去除所述半导体衬底的外围逻辑区域的牺牲层；
形成所述逻辑电路的器件之后、形成所述栅极结构之前还包括：去除所述半导体衬底的存储区域的牺牲层。
6.如权利要求5所述的形成方法，其特征在于，所述牺牲层的材料为氮化硅。
7.如权利要求5所述的形成方法，其特征在于，去除所述半导体衬底的外围逻辑区域的牺牲层的方法为干法刻蚀。
8.如权利要求5所述的形成方法，其特征在于，去除所述半导体衬底的外围逻辑区域的牺牲层的方法为湿法刻蚀；
所述保护层还包括：位于所述氮化硅层上的第二氧化硅层。
9.如权利要求5所述的形成方法，其特征在于，所述氮化硅层还覆盖在牺牲层和侧墙上。
10.如权利要求5所述的形成方法，其特征在于，所述剩余的保护层为第一氧化硅层，且厚度与形成保护层的步骤中第一氧化硅层的厚度相等。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410857351.4A CN104465525B (zh) | 2014-12-30 | 2014-12-30 | 嵌入式闪存的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410857351.4A CN104465525B (zh) | 2014-12-30 | 2014-12-30 | 嵌入式闪存的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104465525A CN104465525A (zh) | 2015-03-25 |
| CN104465525B true CN104465525B (zh) | 2017-12-08 |
Family
ID=52911360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410857351.4A Active CN104465525B (zh) | 2014-12-30 | 2014-12-30 | 嵌入式闪存的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104465525B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107994032B (zh) * | 2017-11-23 | 2019-01-01 | 长江存储科技有限责任公司 | 防止外围电路受损的方法及结构 |
| CN110993605B (zh) * | 2019-11-29 | 2023-10-24 | 上海华力微电子有限公司 | 闪存器件的形成方法 |
| CN112750787B (zh) * | 2021-01-22 | 2023-11-07 | 上海华虹宏力半导体制造有限公司 | 分栅快闪存储器的制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102637646A (zh) * | 2011-02-10 | 2012-08-15 | 上海宏力半导体制造有限公司 | 存储器制备方法 |
| CN102637645A (zh) * | 2011-02-10 | 2012-08-15 | 上海宏力半导体制造有限公司 | 存储器制备方法 |
| CN104091786A (zh) * | 2014-07-23 | 2014-10-08 | 上海华虹宏力半导体制造有限公司 | 闪存存储器的形成方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7176083B2 (en) * | 2004-06-17 | 2007-02-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | High write and erase efficiency embedded flash cell |
| CN102916053A (zh) * | 2012-10-25 | 2013-02-06 | 上海宏力半导体制造有限公司 | 存储器件及其制作方法 |
-
2014
- 2014-12-30 CN CN201410857351.4A patent/CN104465525B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102637646A (zh) * | 2011-02-10 | 2012-08-15 | 上海宏力半导体制造有限公司 | 存储器制备方法 |
| CN102637645A (zh) * | 2011-02-10 | 2012-08-15 | 上海宏力半导体制造有限公司 | 存储器制备方法 |
| CN104091786A (zh) * | 2014-07-23 | 2014-10-08 | 上海华虹宏力半导体制造有限公司 | 闪存存储器的形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104465525A (zh) | 2015-03-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI664665B (zh) | 金屬浮動閘極合成三維反及型記憶體裝置與相關聯方法 | |
| CN103426824B (zh) | 制造非易失性存储器件的方法 | |
| JP6343721B2 (ja) | 金属ゲートを備えた自己整合型分割ゲートメモリセルアレイ及び論理デバイスの形成方法 | |
| TWI482241B (zh) | 具有多層級架構之快閃記憶體 | |
| CN102751230B (zh) | 浅沟槽隔离内的隔离电容器 | |
| KR101923874B1 (ko) | 메모리 어레이 및 로직 디바이스들을 형성하는 방법 | |
| CN104425508B (zh) | 集成的分裂栅非易失性存储器单元和逻辑结构 | |
| CN105720058A (zh) | 用于HKMG CMOS技术的嵌入式多晶SiON CMOS或NVM的边界方案 | |
| CN106057739A (zh) | 用于防止浮置栅极变化的方法 | |
| CN108630698B (zh) | 半导体存储装置及其形成方法 | |
| CN107251199A (zh) | 形成分裂栅存储器单元阵列及低和高电压逻辑器件的方法 | |
| CN107408557A (zh) | 分裂栅闪存阵列和逻辑器件的集成 | |
| CN105870324B (zh) | 薄膜存储器技术的l形电容器 | |
| JP2017502498A (ja) | 自己整合された浮遊ゲートおよび制御ゲートを有するメモリ構造体および関連する方法 | |
| CN103021955B (zh) | 多晶硅电阻结构及对应的半导体集成器件形成方法 | |
| CN104465525B (zh) | 嵌入式闪存的形成方法 | |
| CN109979818A (zh) | 具有具不同特征尺寸的图案的半导体装置及其制造方法 | |
| KR20160113178A (ko) | 3d nand 메모리 구조체에서의 터널 산화물 층 형성 방법 및 관련 디바이스 | |
| CN107710412A (zh) | 在预先图案化的底部电极和阻挡氧化层上制造铁电随机存取存储器的方法 | |
| CN107437549A (zh) | 一种半导体器件及其制作方法、电子装置 | |
| CN103021953B (zh) | 半导体集成器件形成方法 | |
| JP7348208B2 (ja) | シリコンオンインシュレータ基板を備えた埋め込みメモリデバイスを製造する方法 | |
| CN105118866B (zh) | 浮栅型闪存结构及其制备方法 | |
| CN105633021A (zh) | 半导体元件的制造方法 | |
| US9330923B1 (en) | Non-volatile memory and method of manufacturing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |