CN105118866B - 浮栅型闪存结构及其制备方法 - Google Patents
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Abstract
本发明涉及半导体制造技术领域，尤其涉及一种浮栅型闪存结构及其制备方法，通过形成具有棱台状凸起的浮栅提高控制栅与浮栅的接触面积，进而提高控栅到浮栅的耦合比，改善器件写入和擦除效率，提高器件的工作速度。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种浮栅型闪存结构及其制备方法。
背景技术
控制栅(Control Gate，简称CG)到浮栅(Floating Gate，简称FG)耦合比(coupling ratio)直接影响到浮栅型闪存的写入和擦除效率，提高控制栅到浮栅的耦合比对于浮栅型闪存的工作效率至关重要；现有的做法是在浮栅做完之后沉积SiO2/SIN/SiO2(ONO)，然后在ONO上再沉积控制栅，利用ONO作为介质形成电容，控制栅利用该电容来控制浮栅(FG)。
基于目前的工艺流程，要增大控制栅到浮栅的耦合比，势必要减薄ONO厚度，减薄ONO的同时会降低电荷的存储时间；这是本领域技术人员所不愿看到的。
发明内容
针对上述存在的问题，本发明公开一种浮栅型闪存结构，，包括：
衬底；
遂穿氧化层，覆盖所述衬底的上表面；
浮栅，设置于所述遂穿氧化层的上表面；
ONO层，覆盖所述浮栅的上表面；
控制栅，覆盖所述ONO层的上表面；
其中，所述浮栅具有棱台状凸起。
上述的浮栅型闪存结构，其中，位于所述浮栅两侧的衬底中还设置有源漏极。
上述的浮栅型闪存结构，其中，所述衬底为P型硅衬底。
本发明还提供了一种浮栅型闪存结构的制备方法，包括如下步骤：
提供一衬底，所述衬底上设置有浮栅区域和非浮栅区域；
于所述衬底上形成具有棱台状凸起的浮栅，且所述棱台状凸起位于所述浮栅区域中；
在所述浮栅上依次沉积ONO层和控制栅；
去除位于所述非浮栅区域的所述控制栅、ONO层和浮栅以形成所述浮栅型闪存。
上述的浮栅型闪存结构的制备方法，其中，于所述衬底上形成具有棱台状凸起的浮栅的具体步骤为：
于所述衬底上按照从下至上的顺序依次形成遂穿氧化层、浮栅多晶硅层和二氧化硅层；
去除位于所述非浮栅区域的所述二氧化硅层，形成棱台状的二氧化硅薄膜；
去除所述二氧化硅薄膜，形成所述具有棱台状凸起的浮栅。
上述的浮栅型闪存结构的制备方法，其中，利用光刻和湿法刻蚀工艺去除位于所述非浮栅区域的所述二氧化硅层。
上述的浮栅型闪存结构的制备方法，其中，利用二氧化硅和多晶硅蚀刻率相同的干法程式去除所述二氧化硅薄膜，形成所述具有棱台状凸起的浮栅。
上述的浮栅型闪存结构的制备方法，其中，所述衬底为P型硅衬底。
上述的浮栅型闪存结构的制备方法，其中，去除位于所述非浮栅区域的所述控制栅、ONO层和浮栅后，还包括形成器件电极的步骤。
上述的浮栅型闪存结构的制备方法，其中，向所述衬底进行源漏离子注入并退火以形成所述器件电极。
上述发明具有如下优点或者有益效果：
本发明公开了一种浮栅型闪存结构及其制备方法，通过形成具有棱台状凸起的浮栅以提高控制栅与浮栅的接触面积，进而提高控栅到浮栅的耦合比，改善器件写入和擦除效率，提高器件的工作速度。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更加明显。在全部附图中相同的标记指示相同的部分。并未可以按照比例绘制附图，重点在于示出本发明的主旨。
图1是本发明实施例一中浮栅闪存结构的示意图；
图2～8是本发明实施例二中制备浮栅闪存结构的流程结构示意图。
具体实施方式
下面结合附图和具体的实施例对本发明作进一步的说明，但是不作为本发明的限定。
实施例一:
如图1所示，本实施例涉及一种浮栅闪存结构，该浮栅闪存结构具体包括：衬底101、覆盖衬底101的上表面遂穿氧化层102、设置于遂穿氧化层102的上表面的浮栅103、覆盖浮栅103上表面的ONO层104以及覆盖该ONO(SiO2/SIN/SiO2)层104上表面的控制栅105，其中该浮栅103具有棱台状凸起，以提高控制栅与浮栅的接触面积，进而提高控栅到浮栅的耦合比，改善器件写入和擦除效率，提高器件的工作速度。
在本发明一个优选的实施例中，位于浮栅103两侧的衬底101中还设置有源漏极106。
在本发明一个优选的实施例中，衬底101为P型硅衬底。
在本发明一个优选的实施例中，该衬底101中设置有浅沟槽隔离结构(并未于图中示出)。
实施例二:
本发明还提供了一种浮栅型闪存结构的制备方法，包括如下步骤：
步骤S1，提供一衬底1，且该衬底1上设置有浮栅区域(后续预形成浮栅的区域)和非浮栅区域(后续不会形成浮栅的区域)，在本发明的实施例中，该衬底1中制作有浅沟槽隔离结构(图中并未示出)以实现器件的隔离，在本发明的实施例中，该衬底1为P型硅衬底，图2示的结构。
步骤S2，于衬底1上按照从下至上的顺序依次形成遂穿氧化层2、浮栅多晶硅层3和二氧化硅层4；该步骤2的具体步骤为：首先于衬底1生长一层遂穿氧化层2，之后于该遂穿氧化层2上表面采用化学气相沉积法沉积一层浮栅多晶硅层3，之后继续于该浮栅多晶硅层3的上表面沉积一层二氧化硅层4，形成如图3所示的结构。
步骤S3，去除位于非浮栅区域的二氧化硅层4，形成棱台状的二氧化硅薄膜；该步骤具体为：首先于二氧化硅4之上形成一层光刻胶，并于曝光和显影后，形成仅覆盖位于浮栅区域的二氧化硅层4上表面的光阻，以该光阻为掩膜，利用湿法刻蚀工艺刻蚀二氧化硅层4并停在浮栅多晶硅上，由于湿法蚀刻二氧化硅的横向速率与纵向速率相等，所以在二氧化硅湿法蚀刻完之后会在光阻下方形成棱台状二氧化硅薄膜4，之后进行湿法清洗工艺去除光阻，形成如图4所示的结构。
步骤S4，去除二氧化硅薄膜4，形成具有棱台状凸起的浮栅3，由于棱台状二氧化硅薄膜4位于浮栅区域中，因此该浮栅3的棱台状凸起也位于浮栅区域中；该步骤具体为：利用二氧化硅和多晶硅蚀刻率相同的干法程式去除二氧化硅薄膜4，形成具有棱台状凸起的浮栅3，形成如图5所示的结构。
步骤S5，在浮栅上依次沉积ONO层5和控制栅6；具体的，首先于浮栅上按照从下至上的顺序依次沉积SiO2/SIN/SiO2形成ONO层5，之后于该ONO层5上沉积控制栅6，形成如图6所示的结构。
步骤S6，采用干法刻蚀工艺按照从上至下的顺序依次刻蚀控制栅6、ONO层5以及浮栅3，以去除位于非浮栅区域中的控制栅/ONO层/浮栅，形成浮栅型闪存器件的基本结构，形成如图7所示的结构。
步骤S7，向衬底1进行源漏离子注入并退火以形成源漏极7，该源漏极7为浮栅型闪存器件的电极，形成如图8所示的结构。
不难发现，本实施例为与上述浮栅型闪存结构的实施例相对应的方法实施例，本实施例可与上述浮栅型闪存结构的实施例互相配合实施。上述浮栅型闪存结构的实施例中提到的相关技术细节在本实施例中依然有效，为了减少重复，这里不再赘述。相应地，本实施方式中提到的相关技术细节也可应用在上述浮栅型闪存结构的实施例中。
综上，本发明公开了一种浮栅型闪存结构及其制备方法，通过在浮栅沉积完之后，在浮栅上沉积一层二氧化硅，然后使位于浮栅区域的二氧化硅形成棱台状凸形，之后去除光刻胶用二氧化硅和多晶硅选择比相同的程式将浮栅上的二氧化硅蚀刻干净，从而形成具有棱台状凸形的浮栅，接着进行ONO和控制栅沉积，利用浮栅上的棱台状凸形实现控制栅到浮栅更大的接触面积，进而提高控栅到浮栅的耦合比，改善器件写入和擦除效率，提高器件的工作速度。
本领域技术人员应该理解，本领域技术人员在结合现有技术以及上述实施例可以实现变化例，在此不做赘述。这样的变化例并不影响本发明的实质内容，在此不予赘述。
以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (6)
1.一种浮栅型闪存结构的制备方法，其特征在于，包括如下步骤：
提供一衬底，所述衬底上设置有浮栅区域和非浮栅区域；
于所述衬底上形成具有棱台状凸起的浮栅，且所述棱台状凸起位于所述浮栅区域中；
在所述浮栅上依次沉积ONO层和控制栅；
去除位于所述非浮栅区域的所述控制栅、ONO层和浮栅以形成所述浮栅型闪存；
于所述衬底上形成具有棱台状凸起的浮栅的具体步骤为：
于所述衬底上按照从下至上的顺序依次形成遂穿氧化层、浮栅多晶硅层和二氧化硅层；
去除位于所述非浮栅区域的所述二氧化硅层，形成棱台状的二氧化硅薄膜；
去除所述二氧化硅薄膜，形成所述具有棱台状凸起的浮栅。
2.如权利要求1所述的浮栅型闪存结构的制备方法，其特征在于，利用光刻和湿法刻蚀工艺去除位于所述非浮栅区域的所述二氧化硅层。
3.如权利要求1所述的浮栅型闪存结构的制备方法，其特征在于，利用二氧化硅和多晶硅蚀刻率相同的干法程式去除所述二氧化硅薄膜，形成所述具有棱台状凸起的浮栅。
4.如权利要求1所述的浮栅型闪存结构的制备方法，其特征在于，所述衬底为P型硅衬底。
5.如权利要求1所述的浮栅型闪存结构的制备方法，其特征在于，去除位于所述非浮栅区域的所述控制栅、ONO层和浮栅后，还包括形成器件电极的步骤。
6.如权利要求5所述的浮栅型闪存结构的制备方法，其特征在于，向所述衬底进行源漏离子注入并退火以形成所述器件电极。
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