KR101892682B1 - 3d nand 메모리 구조체에서의 터널 산화물 층 형성 방법 및 관련 디바이스 - Google Patents
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Abstract
3D NAND 메모리 구조들 및 관련 방법이 제공된다. 일부 실시예들에서 그러한 구조들은 제1 절연층과 제2 절연층 사이에 배치된 제어 게이트 재료 및 플로팅 게이트 재료, 상기 제어 게이트 재료를 상기 플로팅 게이트 재료로부터 전기적으로 격리시키도록 상기 제어 게이트 재료와 상기 플로팅 게이트 재료 사이에 배치된 인터폴리 유전체(IPD) 층, 및 상기 제어 게이트 재료의 반대편에 상기 플로팅 게이트 재료상에 퇴적된 터널 유전체 재료를 포함할 수 있다.
Description
메모리 구조체들은 다양한 전자 디바이스들에 데이터 저장을 제공하는 집적 회로들이다. 메모리는 전력이 공급되지 않을 때 저장된 정보를 잃는 휘발성 메모리 구조체들(예를 들어, RAM-Random Access Memory), 및 전력이 공급되지 않을 때에도 저장된 정보를 유지하는 비휘발성 메모리 구조체를 포함할 수 있다. 이러한 비휘발성 메모리의 일례는 플래시 메모리이다. 비휘발성 플래시 메모리는 다양한 휴대용 디바이스들에서 사용될 수 있고, 물리적 전송 동안 전력이 공급되지 않는 경우 하나의 전자 디바이스로부터 또 하나의 전자 디바이스로 데이터를 전송할 때 사용하기에 유익할 수 있다.
도 1a는 발명 실시예에 따른 메모리 구조체의 단면의 개략도이다;
도 1b는 발명 실시예에 따른 메모리 구조체의 단면의 개략도이다;
도 1c는 발명 실시예에 따른 메모리 구조체의 단면의 개략도이다;
도 2는 발명 실시예에 따른 3D NAND 메모리 셀의 단면의 개략도이다;
도 3은 발명 실시예에 따른 3D NAND 메모리 셀을 제조하는 방법의 흐름도이다;
도 4a는 발명 실시예에 따른 제조 동안 3D NAND 메모리 셀의 단면의 개략도이다;
도 4b는 발명 실시예에 따른 제조 동안 3D NAND 메모리 셀의 단면의 개략도이다;
도 4c는 발명 실시예에 따른 제조 동안 3D NAND 메모리 셀의 단면의 개략도이다;
도 5는 발명 실시예에 따른 제조 동안 3D NAND 메모리 셀의 단면의 개략도이다;
도 6은 공지된 프로세스들과 비교하여 발명 실시예들을 이용하여 획득된 터널 유전체 두께들을 비교하여 수집된 데이터의 박스 플롯 및 그래프이다.
도 7은 공지된 프로세스들과 비교하여 발명 실시예들을 이용하여 획득된 플로팅 게이트 사이즈를 비교하여 수집된 데이터의 박스 플롯 및 그래프이다.
도 1b는 발명 실시예에 따른 메모리 구조체의 단면의 개략도이다;
도 1c는 발명 실시예에 따른 메모리 구조체의 단면의 개략도이다;
도 2는 발명 실시예에 따른 3D NAND 메모리 셀의 단면의 개략도이다;
도 3은 발명 실시예에 따른 3D NAND 메모리 셀을 제조하는 방법의 흐름도이다;
도 4a는 발명 실시예에 따른 제조 동안 3D NAND 메모리 셀의 단면의 개략도이다;
도 4b는 발명 실시예에 따른 제조 동안 3D NAND 메모리 셀의 단면의 개략도이다;
도 4c는 발명 실시예에 따른 제조 동안 3D NAND 메모리 셀의 단면의 개략도이다;
도 5는 발명 실시예에 따른 제조 동안 3D NAND 메모리 셀의 단면의 개략도이다;
도 6은 공지된 프로세스들과 비교하여 발명 실시예들을 이용하여 획득된 터널 유전체 두께들을 비교하여 수집된 데이터의 박스 플롯 및 그래프이다.
도 7은 공지된 프로세스들과 비교하여 발명 실시예들을 이용하여 획득된 플로팅 게이트 사이즈를 비교하여 수집된 데이터의 박스 플롯 및 그래프이다.
이하의 상세한 설명은 예시의 목적으로 많은 구체 사항들을 포함하지만, 본 기술분야의 통상의 기술자는 이하의 세부 사항들에 대한 많은 변형들 및 변경들이 이루어질 수 있고, 본 명세서에 포함되는 것으로 고려된다는 점을 인식할 것이다. 따라서, 이하의 실시예들은 제시되는 임의의 청구항들에 대한 어떠한 일반성도 잃지 않고 이에 대한 제한들을 부여하지 않으면서 제시된다. 또한 본 명세서에 사용되는 용어는 특정한 실시예들을 기술하기 위한 것일 뿐이며, 제한적인 것으로 의도되지 않은 것을 이해해야 한다. 달리 정의되지 않는 한, 본 명세서에 사용된 모든 기술 및 과학 용어들은 본 개시내용이 속하는 기술분야의 통상의 기술자에 의해 통상적으로 이해되는 것과 동일한 의미를 갖는다.
이 명세서 및 첨부된 청구항들에서 사용될 때, 단수 형태 "a, an 및 the"는 문맥이 명백하게 달리 기술하지 않으면 복수의 대상을 포함한다. 따라서, 예를 들면 "하나의 층(a layer")"에 대한 언급은 복수의 그러한 층을 포함한다.
본 개시내용에서, "구비하다", "구비하는", "함유하는" 및 "갖는" 및 그와 유사한 것은 미국 특허법에서 그들에 부여되는 의미를 가질 수 있고, 일반적으로 "포함하다", "포함하는", 및 그와 유사한 것을 의미할 수 있고, 일반적으로 개방적 용어들로 해석된다. 용어들 "구성되는" 또는 "구성된다"는 폐쇄적 용어이고, 미국 특허법에 따르는 것뿐만 아니라, 그와 같은 용어들과 관련하여 구체적으로 목록화된 성분들, 구조들, 단계들 또는 그와 유사한 것만을 포함한다. 특히, 이러한 용어들은, 그와 관련하여 사용된 항목(들)의 기초적이고 신규한 특성들 또는 기능에 실질적으로 영향을 주지 않는 추가적인 항목들, 재료들, 성분들, 단계들 또는 요소들의 포함을 허용하는 것을 제외하고는, 일반적으로 폐쇄적 용어들이다. 예를 들어, 조성물에는 존재하지만, 조성물 속성 또는 특성들에 영향을 미치지 않는 미량의 요소들은, 이러한 용어에 선행하는 항목들의 목록에 명시적으로 기재되지 않을지라도, "본질적으로 구성되는"이라는 표현 하에서 존재하는 경우에 허용될 것이다. "구비하는" 또는 "포함하는"과 같은 개방적 용어를 사용할 때, 명시적으로 언급된 것처럼 "구성되는"이라는 표현뿐만 아니라 "본질적으로 구성되는"이라는 표현에도 직접적인 지지가 제공되며 그 반대도 마찬가지라고 이해한다.
이 설명 및 청구항들에서의 용어들 "제1", "제2", "제3", "제4" 등은, 만약 존재한다면, 유사한 요소들을 구별하기 위해 사용되며 반드시 특정한 순차적(sequential) 또는 시간순(chronological) 순서를 기술하기 위한 것은 아니다. 그렇게 사용되는 임의의 용어들은 적절한 상황하에서 교체 가능하며 따라서 본 명세서에 기술된 실시예들은, 예를 들어, 본 명세서에 예시된 또는 달리 기술된 것들과는 다른 순서로 동작 가능하다는 것을 이해해야 한다. 유사하게, 본 명세서에서 방법이 일련의 단계들을 포함하는 것으로 기술된다면, 본 명세서에 제시된 그러한 단계들의 순서는 반드시 그러한 단계들이 수행될 수 있는 유일한 순서는 아니며, 진술된 단계들 중 특정 단계는 생략될 가능성이 있으며 그리고/또는 본 명세서에 기술되지 않은 특정한 다른 단계들이 방법에 추가될 가능성이 있다.
명세서 및 청구항들에서의 용어들 "좌", "우", 앞", "뒤", "상부", "하부", "위", "아래" 등은, 만약 존재한다면, 설명적인 목적으로 사용되며 반드시 영구적인 상대적 위치를 기술하기 위한 것은 아니다. 그렇게 사용되는 용어들은 적절한 상황하에서 교체 가능하며 따라서 본 명세서에 기술된 실시예들은, 예를 들어, 본 명세서에 예시된 또는 달리 기술된 것들과는 다른 방향으로 동작 가능하다는 것을 이해해야 한다. 본 명세서에서 사용된 용어 "결합된(coupled)"은, 전기적 또는 비전기적 방식으로 직접 또는 간접적으로 접속된 것으로 정의된다. 본 명세서에서 서로 "인접"한 것으로 기술된 대상들은, 그 문구가 사용된 문맥에 적절하게, 서로 물리적인 접촉 상태에 있을 수 있거나, 서로 근접해 있거나, 또는 서로와 동일한 일반 영역 또는 구역에 있을 수 있다. 본 명세서에서 "일 실시예에서" 또는 "일 양태에서"라는 문구의 출현이 반드시 모두 동일한 실시예 또는 양태를 언급하는 것은 아니다.
본 명세서에서 사용될 때, "실질적으로"라는 용어는 동작, 특성, 속성, 상태, 구조, 항목, 또는 결과의 완전한 또는 거의 완전한 범위(extent) 또는 정도(degree)를 나타낸다. 예를 들어, "실질적으로" 둘러싸인 대상은 그 대상이 완전히 둘러싸였거나 거의 완전히 둘러싸인 것을 의미할 것이다. 절대적 완전성으로부터 정확히 허용되는 편차의 정도는 일부 경우에 구체적인 문맥에 따라 다를 것이다. 그러나, 일반적으로 말해서 완전함에 대한 근접성은, 마치 절대적이고 완벽한 완전함이 획득된 것과 전반적으로 동일한 결과를 가지는 것일 것이다. "실질적으로"라는 용어의 사용은 동작, 특성, 속성, 상태, 구조, 항목 또는 결과의 완전한 또는 거의 완전한 결핍을 나타내기 위해 부정적인 의미로 사용된 경우에도 동등하게 적용 가능하다. 예를 들어, 입자들이 "실질적으로 없는" 조성물은 완전히 입자가 결핍된 것, 또는 마치 완전히 입자가 결핍된 것과 효과가 동일할 정도로 거의 완전히 입자가 결핍된 것일 것이다. 다시 말해서, 구성 요소 또는 성분이 "실질적으로 없는" 조성물은 그에 대한 측정 가능한 효과가 없는 한 여전히 실제로는 그러한 항목을 함유할 것이다.
본 명세서에서 사용될 때, "약"이라는 용어는 주어진 값이 수치 범위 종점보다 "약간 높거나" 또는 "약간 낮을" 수 있다는 것을 제공함으로써, 수치 범위 종점에 융통성을 제공하기 위해 사용된다. 달리 언급되지 않는다면, 특정 수 또는 수치 범위에 따른 용어 "약"의 사용은 또한 용어 "약"이 없는 그러한 수치 용어 또는 범위에 대한 지지를 제공하는 것으로 이해되어야 한다. 예를 들어, 편의성과 간결성을 위하여, "약 50옹스트롬 내지 약 80옹스트롬"의 수치 범위는 또한 "50옹스트롬 내지 80옹스트롬"의 범위에 대한 지지를 제공하는 것으로 이해되어야 한다.
본 명세서에서 사용될 때, 복수의 항목들, 구조적 요소들, 조성적 요소들 및/또는 재료들은 편의를 위해 공통 목록에 제시될 수 있다. 그러나 이러한 목록은 마치 목록의 각 부재가 별개의 고유한 구성으로서 개별적으로 식별되는 것처럼 해석되어야 한다. 따라서, 그러한 목록의 어떤 개별 부재도, 반대되는 암시가 없다면 오직 그것들이 공통 그룹에 제시되었다는 것에만 기초하여 동일한 목록의 임의의 다른 부재와 사실상 동등한 것으로 해석되어서는 안 된다.
농도, 양, 및 다른 수치 데이터는 범위 형식으로 본 명세서에 표현되거나 또는 제시될 수 있다. 이러한 범위 형식은 단지 편의성과 간결성을 위해 사용되며, 따라서 범위의 한계로서 명시적으로 기재되는 수치 값들을 포함할 뿐만 아니라, 그 범위 내에 포함되는 모든 개별적 수치 값들 또는 하위 범위들을, 마치 각각의 수치 값 및 하위 범위가 명시적으로 기재된 것처럼, 포함하는 것으로 융통성 있게 해석되어야 한다는 점이 이해되어야 한다. 예시로서, "약 1 내지 약 5"의 수치 범위는 약 1에서 약 5의 명확하게 기재된 값들을 포함하는 것뿐만 아니라, 표시된 범위 내의 개별 값들과 하위 범위들을 포함하는 것으로 해석되어야 한다. 따라서, 이러한 수치 범위에는, 개별적으로, 1, 2, 3, 4 및 5뿐만 아니라, 2, 3, 4와 같은 개별 값들 및 1 내지 3, 2 내지 4, 및 3 내지 5 등과 같은 하위 범위들이 포함된다.
이러한 동일한 원리는 최소값 또는 최대값으로서 하나의 수치 값만을 기재하는 범위들에 적용된다. 더욱이, 이러한 해석은 기술되는 범위 또는 특성들의 폭에 상관없이 적용되어야 한다.
본 명세서 전반적으로 "예"에 대한 언급은, 그 예와 관련하여 기술되는 특정 특징, 구조, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반적으로 다양한 곳들에서 나타나는 "예에서"라는 문구들의 출현이 모두 반드시 동일한 실시예를 언급하는 것은 아니다.
이 명세서에서는 "개선된" 성능을 제공하는 디바이스들, 구조들, 시스템들 또는 방법들에 대해 언급될 수 있다. 달리 언급되지 않는 한, 그러한 "개선"은 종래 기술에서의 디바이스들, 구조들, 시스템들 또는 방법들에 기초하여 획득된 이익의 측정이라는 점이 이해되어야 한다. 또한, 개선된 성능의 정도는 개시된 실시예들 사이에 달라질 수 있고 개선된 성능의 양, 정도, 또는 실현에서 균등성 또는 일관성이 보편적으로 적용 가능한 것으로 가정되어서는 안 된다는 점이 이해되어야 한다.
예시적인 실시예들
기술 실시예들의 초기 개요가 이하 제공되며, 구체적인 기술 실시예들은 그 후 더욱 상세히 기술된다. 이러한 초기 요약은 독자들이 기술을 더 빠르게 이해하는 것을 돕기 위한 것이지, 기술의 핵심적인 또는 본질적인 특징들을 식별하기 위한 것도 아니고, 청구된 주제의 범위를 한정하기 위한 것도 아니다.
3D NAND 메모리는 플로팅-게이트 트랜지스터들을 가지는 복수의 메모리 셀들을 일반적으로 포함한다. 현재의 3D NAND 메모리 셀들은 중심 셀 필러(central cell pillar) 주위에 3차원으로 배열되는 복수의 NAND 메모리 구조체들을 포함할 수 있다. 메모리 구조체는 터널 유전체 층이라 불리는 얇은 유전체 층에 의해 지지 반도체 기판으로부터 전기적으로 격리되는 플로팅 게이트를 일반적으로 포함할 수 있다. 도전성 재료가 플로팅 게이트에 인접하여 배치되고, 인터-폴리 유전체(inter-poly dielectric)(IPD) 층에 의해 그로부터 전기적으로 격리된다. 인터-폴리 유전체는 적층형 구조(layered structure)일 수 있고, 일부 양태들에서는 실리콘 산화물의 2개 층들 사이에 샌드위칭되는 실리콘 질화물 층을 포함할 수 있다. 플로팅 게이트는 전기 전하에 대한 전하 저장 요소의 역할을 하는 도전성 재료로 일반적으로 구성된다. 이러한 전하 저장 요소는 그것에 관련되는 특정 트랜지스터의 메모리 상태를 정의한다. 플로팅 게이트는 주위의 도전성 재료들로부터 전기적으로 격리되며, 따라서 그 안에 저장된 전하는 디바이스로의 전력이 중단될 때에도 남는다.
다양한 종래의 3D NAND 기술들에서, 터널 산화물 층 형성은 플로팅 게이트상에 직접 산화시키는 것에 의해 달성된다. 이것은 불균일한 산화물 성장, 플로팅 게이트로부터의 도펀트들에 의한 터널 산화물 층의 오염, 플로팅 게이트/터널 산화물 계면에 도펀트가 모이는 것, 및 플로팅 게이트 사이즈의 축소와 같은, 다수의 바람직하지 못한 효과들을 야기한다는 것이 발견되었다. 불균일한 산화물 성장의 일례가 도 1a에 도시되어 있다. 볼 수 있는 바와 같이, NAND 메모리 구조체(102)는 제1 절연층(108)와 제2 절연층(110) 사이에 배치된 제어 게이트 재료(104) 및 플로팅 게이트 재료(106)를 가진다. 인터폴리 유전체(IPD) 층(114)이 제어 게이트 재료(104)와 플로팅 게이트 재료(106) 사이에 배치되고, 따라서 IPD 층(114)이 제어 게이트 재료(104)를 플로팅 게이트 재료(106)로부터 전기적으로 격리시킨다. 이 구조는 플로팅 게이트 재료(106)상에 직접 산화시키는 것에 의해 형성된 터널 유전체 재료 또는 층(116)을 더 포함한다. 볼 수 있는 바와 같이, 터널 유전체 층이 플로팅 게이트(106)상에 성장되었다는 사실은 플로팅 게이트/터널 산화물 계면을 따라 "스마일링(smiling)" 프로필 또는 형상을 생성하는 둥근 에지들(120)을 야기하였다. 이러한 형상은 전술한 특성들과 함께 메모리 셀을 가로질러 전기장의 균일성의 감소에 기여하고 따라서 셀 프로그램 및 소거 성능의 감소에 기여한다.
따라서, 터널 산화물 층을 플로팅 게이트로부터 직접 성장시키는 일 없이 터널 산화물 층이 형성되는 프로세서를 이용함으로써 전술한 불리점들을 회피할 수 있다. 이렇게 하여, 형상, 사이즈, 및 도펀트 분포와 같은 플로팅 게이트의 속성들 및 특성들이 최초 의도된 대로 유지될 수 있다.
도 1b를 참조하면, 개선된 프로그램 및 소거 성능을 가진 NAND 메모리 구조체(102)가 도시되어 있다. 메모리 구조체는 제1 절연층(108)과 제2 절연층(110) 사이에 배치되는 제어 게이트 재료(104)와 플로팅 게이트 재료(106)를 포함할 수 있다. 인터폴리 유전체(IPD) 층(114)이 제어 게이트 재료(104)와 플로팅 게이트 재료(106) 사이에 배치되고, 따라서 IPD 층(114)이 플로팅 게이트 재료(106)로부터 제어 게이트 재료(104)를 전기적으로 격리시킨다. 이 구조는 제어 게이트 재료(104) 반대편에 플로팅 게이트 재료(106)에 결합되는 터널 유전체 재료 또는 층(116)을 더 포함한다. 일부 실시예들에서, 터널 유전체 재료(116)는 플로팅 게이트 재료(106)상에 퇴적될 수 있다. 볼 수 있는 바와 같이, 도 1a의 메모리 구조체와 대조적으로, 도 1b에 도시된 플로팅 게이트(106)는 플로팅 게이트/터널 산화물 계면에 둥근 코너들을 갖지 않고, "스마일링 프로필" 또는 효과가 발생하지 않는다.
본 명세서에 더 상세히 설명되는 바와 같이, 일부 실시예들에서, 터널 유전체 재료(116)는 플로팅 게이트 재료(106)상에 퇴적 후에 미처리될 수 있다. 그러한 경우에, 퇴적된 터널 유전체 재료(116)는 추가의 처리 없이 터널 유전체 층의 기능을 수행하기에 효과적인 재료일 것이다. 다른 실시예들에서, 터널 유전체 재료(116)는 플로팅 게이트 재료(106)상에 퇴적 후에 처리될 수 있다. 그러한 경우에, 퇴적된 재료는 터널 유전체 층(116)으로 기능하기에 적합할 수 있거나 적합하지 않을 수 있지만, 플로팅 게이트(106)상에 퇴적 후에 재료의 처리에 따라, 적합하거나, 더 적합하게 될 수 있다. 그러한 처리의 일례는 퇴적된 재료의 산화이다.
퇴적된 재료의 타입의 변화에 더하여, 퇴적된 재료의 두께도 변화될 수 있다. 어떤 퇴적후 처리도 없이 터널 유전체 층(116)으로서 작용하기에 적합한 재료가 사용될 때, 퇴적된 터널 유전체 재료의 두께는 최종 터널 유전체 층의 두께일 수 있다. 일 실시예에서, 퇴적된 그러한 재료의 두께는 약 50 내지 약 80옹스트롬일 수 있다. 또 다른 실시예에서, 두께는 약 60옹스트롬일 수 있다. 퇴적된 재료가 플로팅 게이트(106)상에 퇴적 후에 더 처리되는 실시예들에서, 퇴적된 재료의 두께는 최종 터널 유전체 층(116)에 대한 원하는 두께, 및 퇴적후 처리의 결과로서 발생할 수 있는 임의의 두께 변동들을 고려할 것이다. 일 실시예에서, 퇴적된 재료의 두께는 약 25옹스트롬 내지 약 40옹스트롬일 수 있다. 또 다른 실시예에서, 두께는 약 60옹스트롬 내지 약 100옹스트롬일 수 있다. 또 다른 실시예에서, 두께는 약 70 내지 약 80옹스트롬일 수 있다.
어떤 퇴적후 처리도 없이 터널 유전체 층으로 기능하기에 충분한 재료의 퇴적에 의해 터널 유전체 층(116)을 생성하기 위해 매우 다양한 재료들이 사용될 수 있다. 그러한 재료들의 예들은 실리콘 이산화물, 실리콘 산질화물, 및 금속 산화물들을 포함하지만, 이에 한정되지 않는다. 일 실시예에서, 그 재료는 실리콘 이산화물일 수 있다.
마찬가지로, 터널 유전체 층(116)의 역할을 하기 위하여 또는 터널 유전체 층으로서 개선된 성능을 갖기 위하여, 퇴적후 프로세싱, 또는 처리를 겪어야 하는 매우 다양한 재료들이 사용될 수 있다. 그러한 재료들의 예들은 폴리실리콘(도핑되지 않은 폴리실리콘을 포함함) 및 실리콘 질화물을 포함하지만, 이에 한정되지 않는다. 일 실시예에서, 재료는 폴리실리콘일 수 있다. 언급한 바와 같이, 그러한 재료들은 그것들을 터널 유전체 층(116)으로서 사용하기에 적합하게 만드는 산화 또는 다른 처리들에 의해 처리될 수 있다.
퇴적된 재료가 퇴적 후에 산화되거나 또는 다르게 처리되는 정도는 터널 산화물 층(116)의 그리고 더욱이 메모리 셀 또는 구조(102)의 구체적으로 원하는 특성들 또는 성능을 획득하기 위하여 선택될 수 있다. 일 실시예에서, 퇴적된 재료는 터널 유전체 재료 층(116)이 충분히 또는 완전히보다는 적게(즉, 부분적으로) 산화되는 정도까지 산화될 수 있다. 또 다른 실시예에서, 퇴적된 재료는 터널 유전체 재료 층이 충분히 또는 완전히 산화되는 정도까지 산화될 수 있다. 또 다른 실시예에서, 전체 퇴적된 재료에 걸쳐 그리고 또한 터널 유전체 층(116)과 접촉하는 플로팅 게이트(106)의 부분 내로 산화가 진행될 수 있다. 그러한 실시예가 도 1c에 도시되어 있는데, 플로팅 게이트(106)의 산화된 부분(118)이 도시되어 있다. 일부 실시예들에서, 산화되는 플로팅 게이트의 부분은 플로팅 게이트와 터널 유전체 층 사이의 최초의 계면으로부터 약 10옹스트롬, 또는 10옹스트롬 미만, 예를 들어 약 1옹스트롬 내지 약 10옹스트롬이다. 이런 식으로 퇴적된 재료의 과산화(over-oxidation)는 터널 유전체 층(116)의 생성을 완성할 뿐만 아니라, 플로팅 게이트(106)에 의한 잠재적인 전류 누설로부터 효과적으로 더 절연한다.
언급한 바와 같이, 예시적인 메모리 구조체들은 개선된 성능 이점들을 제공하는 여러 물리적 특성들을 가진다. 일 실시예에서, 터널 유전체 층(116)에 결합된 플로팅 게이트(106) 사이의 계면(120)은 실질적으로 평평하다(즉, 눈에 띄는 뒤틀림(warping)이나 만곡(curving)을 전혀 또는 실질적으로 전혀 포함하지 않는다). 바꾸어 말해서, 터널 유전체 층과 계면을 형성하는 플로팅 게이트의 표면은 터널 유전체 층(116)의 형성 또는 생성 전에 가졌던 것과 실질적으로 동일한 형상 및/또는 구성을 가질 수 있다. 일부 실시예들에서, 그러한 표면은 플로팅 게이트(106)와 터널 유전체 층(116) 사이의 전체 계면을 따라 연장한다. 다른 실시예들에서, 플로팅 게이트(106)는 터널 유전체 층(116)의 형성 또는 생성 바로 전에 발견된 대로 실질적으로 그것의 최초 사이즈로 유지된다. 또 다른 실시예들에서, 터널 유전체 층(116)은 터널 유전체 층의 형성 또는 생성 후에 플로팅 게이트로부터의 도펀트 오염이 실질적으로 없이 유지된다. 또 다른 실시예들에서, 플로팅 게이트(106)는 터널 유전체 층(116)의 형성 후에, 터널 유전체 층(116)의 형성 또는 생성 전과 실질적으로 동일한 도펀트 분포를 가진다. 일부 실시예들에서, 플로팅 게이트의 도펀트 분포는 실질적으로 균일하다. 또 다른 실시예들에서, 플로팅 게이트(106)는 터널 유전체 층(116)의 형성 또는 생성 후에, 그 전에 가졌던 것과 실질적으로 동일한 형상을 가진다. 추가적인 실시예들에서, 플로팅 게이트(106)와 제1 또는 제2 절연층들(108 및 110) 중 어느 하나 사이의 계면이 플로팅 게이트(106)와 터널 유전체 층(116) 사이의 계면과 약 20도 내지 약 160도의 각도를 형성하도록 교차하거나 다르게 만날 수 있다. 일부 실시예들에서, 그 각도는 약 30 내지 약 60도일 수 있다. 다른 실시예들에서, 그 각도는 약 45도 내지 약 120도일 수 있다. 또 다른 실시예들에서, 그 각도는 약 30도 내지 80도일 수 있다. 일 실시예에서, 그 각도들은 실질적으로 동일할 수 있다. 또 다른 실시예에서, 그 각도들은 상이할 수 있다. 또 다른 실시예에서, 플로팅 게이트(106)는 터널 유전체 층(116)에 인접한 측면(즉, 그것과의 계면)에서, IPD 층(114)에 인접한 측면(즉, 그것과의 계면)에서의 높이 및 폭 치수들과 실질적으로 동일한 높이 및 폭 치수들을 가질 수 있다. 또 다른 실시예에서, 플로팅 게이트(116)의 폭은 제1 절연층(108)과의 계면을 따라, 제2 절연층(110)과의 계면을 따르는 그것의 폭과 실질적으로 동일할 수 있다. 일 실시예에서, 플로팅 게이트(106)는 만곡된 표면들이 실질적으로 없을 수 있다.
그러한 NAND 메모리 구조체는 단일 NAND 디바이스로서 이용될 수 있거나, 또는 그 메모리 구조체는 복수의 그러한 구조를 포함하는 하나의 디바이스에 통합될 수 있다. 더욱이, 본 명세서에 기술되는 특정 아키텍처의 레이아웃들은 제한적인 것으로 간주되어서는 안 되며, 복수의 이러한 메모리 구조체들을 디바이스에 통합하기 위해 다른 아키텍처들이 고려된다는 점이 이해되어야 한다. 일 양태에서, 예를 들어, 도 2에 도시된 바와 같이, 개선된 성능을 가진 3D NAND 메모리 셀(202)이 제공된다. 이러한 메모리 셀은 선택 게이트 소스(select gate source)(SGS) 영역(210)상에 배치되는 도전성(206) 및 절연성(208) 재료들의 교호하는 층들을 가지는 셀 스택 기판(204)을 포함할 수 있다. 일부 양태들에서, SGS 영역은 에치 스톱 층(212)과 추가적인 절연층(214) 사이에 배치된다. 셀 필러(216)가 복수의 교호하는 층들(206, 208)에 대해 실질적으로 수직 방향으로 셀 스택 기판(204) 내에 배치될 수 있다. 셀 필러는 SGS 영역을 통하여 하부의 소스 층(218) 내로 연장한다. 또한, 복수의 NAND 메모리 구조체(220)가 셀 필러(216) 주위에 3차원 구성으로 배열된다. 복수의 NAND 메모리 구조체(220)는 셀 스택 기판(204)의 도전성 재료 층들(206)에 대하여 정렬된다. 일 양태에서 도전성 재료 층들(206)은 제어 게이트 재료로서 기능할 수 있는 한편, 다른 양태들에서는 별개의 제어 게이트 재료가 도전성 재료 층과 NAND 메모리 구조체 사이에 배치될 수 있다.
터널 유전체 재료(222)가 셀 스택 기판(204)과 셀 필러(216) 사이에 배치될 수 있고, 그에 따라 셀 필러(216)로부터 NAND 메모리 구조체(220)를 전기적으로 격리시킬 수 있다. 각각의 NAND 메모리 구조체는 절연 재료 층들(208) 사이에 배치되고 도전성 재료 층(206)과 정렬되는 플로팅 게이트 재료(224)를 포함한다. 인터폴리 유전체(IPD) 층(228)이 플로팅 게이트(224)와 도전성 재료 층(206) 사이에 배치되고, 따라서 IPD 층(228)이 도전성 재료 층(206)을 플로팅 게이트 재료(224)로부터 전기적으로 격리시킨다. 볼 수 있는 바와 같이, 메모리 구조체는 전술한 바람직한 특성들을 포함한다.
또 다른 양태에서, 프로그램 및 소거 동작들의 개선된 신뢰성과 같은, 향상된 성능을 가진 3D NAND 메모리 구조체를 제조하는 방법들이 제공된다. 도 3에 도시된 바와 같이, 일 실시예에서 그러한 방법은 선택 게이트 소스 영역상에 배치되는 도전성 및 절연성 재료들의 교호하는 층들을 갖는 셀 스택 기판 내로 셀 필러 트렌치를 에칭하는 단계(302), 도전성 재료의 층들에서 셀 필러 트렌치의 측벽들 내로 복수의 플로팅 게이트 리세스를 에칭하는 단계(304), 복수의 플로팅 게이트 리세스 내에 인터폴리 유전체(IPD) 층을 형성하는 단계(306)를 포함할 수 있다. 이 방법은 복수의 플로팅 게이트 유닛을 형성하기 위해 복수의 플로팅 게이트 리세스 내의 IPD 층상에 플로팅 게이트 층을 퇴적하는 단계(308) 및 개별 플로팅 게이트 구조들을 생성하기 위해 절연층들로부터 IPD 및 플로팅 게이트 층들의 부분들을 제거하는 단계(310)를 더 포함할 수 있다. 그 후 방법은 플로팅 게이트 유닛들의 노출된 표면(즉, 플로팅 게이트 재료의 노출된 표면)상에 터널 산화물 유전체 층의 역할을 할 층을 퇴적하는 단계(320)를 포함할 수 있다.
더 기본적인 레벨에서, 3D NAND 메모리 구조체에서 터널 유전체 층을 형성하는 방법들이 제공된다. 일 실시예에서, 그러한 방법은 셀 스택 기판에 플로팅 게이트 재료의 노출된 표면상에 층을 퇴적하는 단계를 포함할 수 있다. 그러한 층은 그것의 추가의 처리 없이 터널 유전체 층으로서 작용하거나, 추가의 처리 또는 프로세싱 후에 터널 유전체 층으로서 작용할 수 있다. 일부 실시예들에서, 본 명세서에 기술된 특성들 및 속성들을 가진 메모리 구조체들 및 디바이스들을 달성하기 위하여 추가적인 단계들이 수행될 수 있다.
예로서, 도 4a에 도시된 바와 같이, 제조 중인 3D NAND 메모리 구조체(402)가 도시되어 있다. 셀 필러 트렌치(418)가 셀 스택 기판(404) 내로 에칭되었다. 셀 스택 기판(404)은 복수의 교호하는 절연성(406) 및 도전성(408) 재료 층들을 포함한다. 복수의 플로팅 게이트 리세스(410)가 도전성 재료 층들(408)에서 셀 필러 트렌치(418)의 측벽들 내로 에칭되었다. 따라서 플로팅 게이트 리세스들(410)은 절연 재료 층들(406)에 의해 서로 격리된다. IPD 층(412)이 플로팅 게이트 리세스들(410)에 형성되었다. 일부 양태들에서 IPD 층은 셀 필러 트렌치(418)의 측벽들(414)을 따라 형성되고, 따라서 셀 필러 트렌치(418)의 하부(416)에서 상부까지의 연속적인 IPD 층을 형성한다. 다른 양태들에서, IPD 층은 제조의 이 또는 후속 제조 스테이지에서 불연속적일 수 있다. IPD 층은 논의될 플로팅 게이트 재료들의 퇴적을 수용하는 플로팅 게이트 리세스들(410)을 허용하기 위해 더 에칭되었다. IPD 층은 그러한 재료에 유용한 임의의 공지된 재료로 제조될 수 있다. 일 양태에서 IPD 층은 실리콘 산화물의 2개 층들 사이에 배치되는 실리콘 질화물 층으로 구성되는 적층형 구조일 수 있다. 이 3-층(tri-layer)은 "ONO" 또는 "Oxide-Nitride-Oxide(산화물-질화물-산화물)" 층으로서 본 기술분야에 공지되어 있다. IPD 층(412)은 플로팅 게이트 리세스(410) 내에 후속하여 퇴적되는 재료들을 도전성 재료 층(408)으로부터 전기적으로 격리시키기 위해 배치된다는 점에 유의한다.
도 4a는 또한 IPD 층(414)상에 퇴적되고, 플로팅 게이트 리세스들(410)을 채우고 있는 플로팅 게이트 층(또는 재료)(420)을 보여준다. 일부 양태들에서 플로팅 게이트 층(420)은 셀 필러 트렌치(418)의 하부(416)에서 상부까지 IPD 층(414)을 따라 퇴적되고, 따라서 연속적인 층을 형성한다. 다른 실시예들에서 플로팅 게이트 층은 이 또는 후속 제조 스테이지들에서 불연속적일 수 있다. 플로팅 게이트 재료는 본 명세서에 기술된 것들을 포함하여, 플로팅 게이트를 생성하는 데 유용한 임의의 재료일 수 있다는 점에 유의한다. 하나의 구체적인 양태에서, 플로팅 게이트 재료는 도핑된 실리콘 또는 폴리실리콘일 수 있다.
도 4b를 참조하면, IPD 층(412) 및 플로팅 게이트 층(420)은 셀 필러 트렌치(418)의 측벽들과, 존재한다면, 하부(416)로부터 제거될 수 있다. IPD 층(412) 및 플로팅 게이트 층(420)은 그러한 층들의 제어를 위해 적합한 것으로 공지된 임의의 프로세스에 의해 제거될 수 있다. 일례에서, 그 층들은 하부의 도전성 및 절연성 재료 층들(406 및 408)을 에칭하지 않고 이 재료들 중 하나 또는 양쪽 모두를 선택적으로 에칭하는 임의의 프로세스에 따라 선택적으로 에칭된다. 다양한 습식 및 건식 클리닝 방법들이 본 기술분야에 공지되어 있다. 일부 실시예들에서, 일본의 TEL(Tokyo Electron Limited)로부터 출시된 Certas 머신을 이용하는 선택적 산화막 에칭을 목표로 하는 플라스마 없는 기체 화학 에칭 시스템, 또는 HF+NH3 증기/HF+NH3 플라스마를 이용하는, 캘리포니아주, 산타클라라의 Applied Materials로부터의 머신을 이용하는 SiCoNi 에칭 프로세스와 같은, 그러나 이들에 한정되지 않는, 건식 에칭 또는 클리닝 프로세스가 이용될 수 있다. 하나의 구체적인 양태에서, 플로팅 게이트 재료(420)는 10 C 내지 100 C의 온도에서 0.1% 내지 30%의 TMAH(Tetramethylammonium hydroxide)로 에칭될 수 있다. 또 다른 구체적인 양태에서, 플로팅 게이트 재료(420)는 0.1wt% 내지 20wt%의 NH4OH로 에칭될 수 있다. 하나의 예시적인 화학물질은 10% 미만의 TMAH, 2% 미만의 비이온성 계면활성제, 8-10의 범위에 대한 pH 버퍼들, 및 옵션인 킬레이팅제(chelating agents) 및/또는 착화제(complexing agents)를 포함한다. 다른 화학물질들은 1:1 내지 300:1 비율의 HNO3/HF 혼합물들을 포함한다.
도 4b에 도시된 바와 같이, IPD 층(412) 및 플로팅 게이트 층(420)은 셀 필러 트렌치(418)의 측벽들(414)이 노출시키도록 에칭 제거된다. 이 실시예에서, IPD 층(412) 및 플로팅 게이트 재료는 측벽들(414)과 동일 평면상에 있는, 또는 실질적으로 동일 평면상에 있는 지점까지 제거된다. 다른 실시예들에서 플로팅 게이트 재료들(420) 및/또는 IPD 재료들(412)은 필러 트렌치(418)의 측벽들(414)로부터 리세스(recess)될 수 있다. 리세스의 정도는 가능한 전류 누설을 감소시키거나 방지하기 위한 플로팅 게이트의 추가적인 절연과 같은, 구체적으로 원하는 결과를 얻기 위해 선택될 수 있다. 앞서 논의된 바와 같은 그러한 문제에 대한 대안적인 해법은 터널 산화물 층과의 계면에서 플로팅 게이트 재료들의 작은 부분을 산화시키는 것이다.
도 4c에 도시된 바와 같이, 터널 유전체 층(432)의 역할을 할 재료가, 예를 들어 트렌치의 측벽들(414)을 따라 퇴적되도록 결합될 수 있다. 앞서 언급한 바와 같이, 일 양태에서, 퇴적된 재료는 추가의 퇴적후 프로세싱 없이 터널 유전체 재료로서 작용하기에 충분할 수 있다. 대안적으로, 그 재료는 그 재료의 퇴적후 처리 또는 프로세싱에 따라, 터널 유전체 층으로서 작용하거나, 유전체 층으로서 더 잘 작용할 수 있다. 이러한 대안들 각각에 대한, 구체적인 재료들의 그리고 치수와 같은, 터널 유전체 층(432)의 다른 속성들의 예들이 본 명세서에 기술된다.
터널 유전체 층(432)으로서 기능하기 위하여 어떤 퇴적후 프로세싱도 요구하지 않는 재료가 사용되는 프로세스에서, 메모리 구조체를 완성하기 위한 프로세스의 나머지 단계들은 일반적으로 공지된 바와 같이 진행될 수 있다. 예를 들어, 터널 유전체 층(432)의 퇴적(즉, 형성) 후에, 라이너 층(도시되지 않음)이 터널 유전체 층(432)상에 형성될 수 있고, 셀 필러 트렌치(418)의 하부(416)는 소스 층(430)을 노출시키도록 라이너 층 및 터널 유전체 층(432)를 통해 펀치-에칭될 수 있다. 후속하여 셀 필러(434)가 셀 필러 트렌치(418) 내에 퇴적되어 이를 채울 수 있다. 하나의 비제한적 양태에서, 셀 필러(434)는 폴리실리콘 재료일 수 있다. 대안적으로, 터널 산화물 유전체 층(432)으로서 기능하기 위하여 퇴적후 처리를 요구하는 재료가 사용되는 경우 전술한 바와 같은 완성된 메모리 구조체를 생성하기 위한 최종 단계들 전에 그러한 처리가 수행될 수 있다.
그러한 퇴적후 처리의 예들은 다음과 같다. 도 5를 참조하면, 도전성 층(504)과 플로팅 게이트(522)가 절연층들(508) 사이에 배열되어 있는 메모리 셀(502)의 일 실시예가 도시되어 있다. IPD 층(512)이 도전성 층(504)과 플로팅 게이트(522) 사이에 배치된다. 퇴적된 재료(532)의 층은 적합한 터널 유전체 층(542)이 되기 위해 더 처리되거나 프로세싱되어야 한다. 이 실시예에서, 재료(532)는 T1 이내의 두께로 퇴적되고, 일부 실시예들에서 그 두께는 T1보다 작을 수 있다. 재료(532)의 한 부분은, 예를 들어, 산화에 의해 처리된다. 산화는 그 층을 T1의 전체 두께로 두껍게 할 것이고 산화된 부분(552)은 T2의 두께를 가진다. 그 후 층의 산화된 부분(552)은, 예를 들어, 불화수소산 에칭 프로세스로 에칭하는 것에 의해 제거될 수 있다. 그 후 재료 층(532)의 나머지 부분은 구체적으로 원하는 두께(즉, T3)를 가지는 터널 유전체 층(542)을 생성하기 위하여 더 처리(즉, 산화)된다. 일 실시예에서, 처리 전의 퇴적된 재료의 두께는 약 60옹스트롬 내지 약 100옹스트롬일 수 있다.
대안적인 실시예에서, 퇴적된 재료(532)의 층은 효과적인 터널 유전체 층의 역할을 하기 위하여 더 처리되는, 그러나 전술한 전체 프로세스를 요구하지 않는 두께로 퇴적되는 재료일 수 있다. 그러한 실시예에서, 퇴적된 재료(532)는 T1 이내의 두께를 가질 것이다. 예를 들어 산화에 의한, 재료의 처리의 결과로 원하는 T3의 두께를 가진 터널 유전체 층(542)이 생성될 것이다. 퇴적된 재료(532)의 층은 퇴적되었을 때 충분히 얇았기 때문에, 터널 유전체 층(542)이 되는 재료의 처리는 단일 단계에서 달성되었고 이전의 예에서 기술된 바와 같이 재료(532)의 한 부분을 산화시키고 그 후 그것을 제거하는 중간 단계들을 요구하지 않았다. 일 실시예에서, 처리 전의 퇴적된 재료의 두께는 약 25옹스트롬 내지 약 40옹스트롬일 수 있다.
또 추가적인 실시예에서, 퇴적된 재료(532)는 적합한 터널 유전체 층(542)으로서 기능하거나 작용하기 위해 추가적인 처리를 요구하지 않는 재료일 수 있다. 그러한 경우에, 재료는 최종 터널 유전체 층의 두께인, T3의 두께로 퇴적될 것이다. 일부 실시예들에서, 그러한 두께는 약 50옹스트롬 내지 약 80옹스트롬일 수 있다.
전술한 프로세스들 중 임의의 프로세스에서, 전술한 바와 같이, 완성된 터널 유전체 층(542)은 약 50옹스트롬 내지 약 80옹스트롬의 두께(즉, T3)를 가질 수 있다. 일 실시예에서, 그 두께는 약 60옹스트롬일 수 있다. 위에 언급한 바와 같이, 퇴적된 재료(532)가, 예를 들어 산화에 의해 처리되는 실시예들에서, 그 처리는 전체 층(542)을 통하여 그리고 플로팅 게이트 재료(522)의 한 부분 내로 진행될 수 있다.
결과적인 디바이스들은 다양한 개선된 성능 특성들을 발휘할 수 있고, 그것은 적어도 부분적으로, 본 명세서에 기술된 바와 같이 터널 유전체 층을 형성하는 프로세스 및 그에 의해 제공되는 구체적인 구조적 특성들 덕분이라고 볼 수 있다. 도 6을 참조하면, 공지된 POR(process of record)과 비교하여 발명 실시예들에 의해 성취된 터널 유전체 층 두께의 박스 플롯들 및 그래픽 비교가 도시되어 있다. 볼 수 있는 바와 같이, 발명 실시예들에 따른 프로세스들은 타이트하게 무리지어진 데이터 포인트들에 의해 도시된 바와 같이 더 큰 두께 일관성을 성취하였다. 마찬가지로, 도 7은 공지된 POR(process of record)과 비교하여 발명 실시예들을 이용해 획득되는 플로팅 게이트들의 사이즈에 관한 데이터를 가진 박스 플롯들을 도시한다. 볼 수 있는 바와 같이, 발명 실시예들에 따른 프로세스들은 POR과 비교하여 보다 큰 플로팅 게이트들을 야기하였다(즉, 플로팅 게이트들의 사이즈를 보존하였다).
일례에서, 3D NAND 메모리 구조체에서 터널 유전체 층을 형성하는 방법은 셀 스택 기판에서 플로팅 게이트의 노출된 표면상에 재료의 층을 퇴적하는 단계를 포함할 수 있고, 상기 재료는 추가의 처리 없이 상기 터널 유전체 층으로서 작용하거나, 또는 상기 재료의 추가의 처리 후에 상기 터널 유전체 층으로서 작용한다.
일례에서, 상기 재료는 추가적인 처리 없이 터널 유전체 층으로서 작용하기에 충분하다.
일례에서, 상기 재료는 터널 유전체 층으로서 작용하기에 충분한 두께로 퇴적된다.
일례에서, 상기 두께는 약 50-80옹스트롬일 수 있다.
일례에서, 상기 재료는 실리콘 이산화물, 실리콘 산질화물, 또는 금속 산화물로 구성되는 그룹으로부터 선택된 부재이다.
일례에서, 상기 재료는 실리콘 이산화물이다.
일례에서, 상기 퇴적된 재료는 추가의 처리 후에 터널 유전체 층으로서 작용하는 재료이다.
일례에서, 상기 재료는 상기 재료의 추가의 처리 후에 터널 유전체 층으로서 작용하기에 충분한 두께로 퇴적된다.
일례에서, 추가의 처리는 상기 재료를 산화시키는 것으로 구성된다.
일례에서, 상기 퇴적된 재료의 두께는 약 25옹스트롬 내지 약 40옹스트롬이고 상기 터널 유전체 층의 두께는 약 50옹스트롬 내지 약 80옹스트롬이다.
일례에서, 추가의 처리는 상기 층에서 상기 재료의 한 부분을 산화시키는 것; 상기 층에서 상기 재료의 상기 산화된 부분을 제거하는 것; 및 상기 층에서 나머지 재료를 산화시키는 것을 포함할 수 있다.
일례에서, 상기 퇴적된 재료의 두께는 약 60옹스트롬 내지 약 70옹스트롬이고 상기 터널 유전체 층의 두께는 약 50옹스트롬 내지 약 80옹스트롬이다.
일례에서, 상기 층에서 상기 재료의 상기 산화된 부분은 불화수소산 에칭을 이용하여 제거된다.
일례에서, 상기 재료는 도핑되지 않은 폴리실리콘, 폴리실리콘, 또는 실리콘 질화물로 구성되는 그룹으로부터 선택된 부재이다.
일례에서, 상기 재료는 도핑되지 않은 폴리실리콘이다.
일례에서, 상기 층은 상기 셀 스택 기판의 상부에서 상기 셀 스택 기판의 하부까지 연장하는 연속적인 층이다.
일례에서, 상기 층은 상기 플로팅 게이트 재료상에만 퇴적된다.
일례에서, 방법은 상기 터널 유전체 층과의 계면을 따라 상기 플로팅 게이트의 한 부분을 산화시키는 단계를 더 포함할 수 있다.
일례에서, 산화되는 상기 플로팅 게이트의 상기 부분은 상기 터널 유전체 층 계면을 넘어서 약 10옹스트롬 이하이다.
일례에서, 상기 플로팅 게이트는 상기 층이 퇴적되는 때에 상기 셀 스택 기판의 노출된 표면과 실질적으로 동일 평면상에 있다.
일례에서, 상기 플로팅 게이트는 상기 터널 유전체 층의 생성 후에, 상기 터널 유전체 층의 생성 전의 사이즈와 실질적으로 동일한 사이즈를 가진다.
일례에서, 상기 터널 유전체 층은 상기 플로팅 게이트로부터의 도펀트 오염이 실질적으로 없이 유지된다.
일례에서, 상기 플로팅 게이트는 상기 터널 유전체 층의 형성 후에 실질적으로 균일한 도펀트 분포를 유지한다.
일례에서, 상기 플로팅 게이트는 상기 터널 유전체 층의 형성 후에 실질적으로 동일한 형상을 유지한다.
일례에서, 상기 플로팅 게이트는 상기 터널 유전체 층의 형성 후에 실질적으로 동일한 사이즈(예를 들어, 체적)를 유지한다.
일례에서, 3D NAND 메모리 구조체를 제조하는 방법은:
선택 게이트 소스 영역상에 배치된 도전성 및 절연성 재료들의 교호하는 층들을 가지는 셀 스택 기판 내로 셀 필러 트렌치를 에칭하는 단계;
도전성 재료의 상기 층들에서 상기 셀 필러 트렌치의 측벽들 내로 복수의 플로팅 게이트 리세스를 에칭하는 단계;
상기 복수의 플로팅 게이트 리세스 내에 인터폴리 유전체(IPD) 층을 형성하는 단계;
복수의 플로팅 게이트 유닛을 형성하기 위해 상기 복수의 플로팅 게이트 리세스 내의 상기 IPD 층상에 플로팅 게이트 층을 퇴적하는 단계;
상기 셀 필러 트렌치의 상기 측벽들과 동일 평면상에 있도록 상기 IPD 층 및 상기 플로팅 게이트 층을 에칭하여 개별 플로팅 게이트를 생성하는 단계; 및
본 명세서에 기재된 바와 같이 상기 플로팅 게이트의 노출된 표면상에 터널 유전체 층을 형성하는 단계를 포함할 수 있다.
일례에서, 3D NAND 메모리 구조체는:
제1 절연층과 제2 절연층 사이에 배치된 제어 게이트 재료 및 플로팅 게이트 재료;
상기 제어 게이트 재료를 상기 플로팅 게이트 재료로부터 전기적으로 격리시키도록 상기 제어 게이트 재료와 상기 플로팅 게이트 재료 사이에 배치된 인터폴리 유전체(IPD) 층; 및
상기 제어 게이트 재료의 반대편에 상기 플로팅 게이트 재료상에 퇴적된 터널 유전체 층을 포함할 수 있다.
일례에서, 상기 터널 유전체 층은 약 50옹스트롬 내지 약 80옹스트롬의 두께를 가진다.
일례에서, 상기 재료는 실리콘 이산화물, 실리콘 산질화물, 또는 금속 산화물로 구성되는 그룹으로부터 선택된 부재이다.
일례에서, 상기 재료는 실리콘 이산화물이다.
일례에서, 상기 터널 유전체 층과의 계면을 따라 상기 플로팅 게이트의 한 부분이 산화된다.
일례에서, 산화되는 상기 플로팅 게이트의 상기 부분은 상기 터널 유전체 층 계면을 넘어서 약 10옹스트롬 이하이다.
일례에서, 상기 플로팅 게이트는 만곡된 계면들이 실질적으로 없다.
일례에서, 상기 플로팅 게이트과 터널 유전체 층 사이의 계면은 실질적으로 평평하다.
일례에서, 상기 플로팅 게이트는 상기 터널 유전체 층의 생성 전의 사이즈와 실질적으로 동일한 사이즈를 가진다.
일례에서, 상기 터널 유전체 층은 상기 플로팅 게이트로부터의 도펀트 오염이 실질적으로 없다.
일례에서, 상기 플로팅 게이트는 실질적으로 균일한 도펀트 분포를 가진다.
일례에서, 상기 플로팅 게이트는 상기 터널 유전체 층의 생성 전의 형상과 실질적으로 동일한 형상을 가진다.
일례에서, 상기 플로팅 게이트는 상기 터널 유전체 층과의 계면에서, 상기 IPD 층과의 계면에서의 높이와 실질적으로 동일한 높이를 가진다.
일례에서, 3D NAND 메모리 구조체는:
제1 절연층과 제2 절연층 사이에 배치된 제어 게이트 재료 및 플로팅 게이트 재료;
상기 제어 게이트 재료를 상기 플로팅 게이트 재료로부터 전기적으로 격리시키도록 상기 제어 게이트 재료와 상기 플로팅 게이트 재료 사이에 배치된 인터폴리 유전체(IPD) 층; 및
상기 제어 게이트 재료의 반대편에 상기 플로팅 게이트 재료에 결합된 터널 유전체 층을 포함할 수 있고, 상기 플로팅 게이트는 상기 터널 유전체 층과의 계면에 만곡이 실질적으로 없다.
일례에서, 상기 플로팅 게이트는 상기 터널 유전체 층과의 계면에서 실질적으로 평평하다.
일례에서, 상기 플로팅 게이트는 상기 터널 유전체 층과의 전체 계면을 따라 실질적으로 평평하다.
일례에서, 상기 플로팅 게이트와 상기 제1 절연층 사이의 계면과 상기 플로팅 게이트와 상기 터널 유전체 층 사이의 계면의 교각은 약 20도 내지 약 160도의 각도를 가진다.
일례에서, 상기 각도는 약 45도 내지 120도이다.
일례에서, 상기 플로팅 게이트와 상기 제2 절연층 사이의 계면과 상기 플로팅 게이트와 상기 터널 유전체 층 사이의 계면의 교각은 약 20도 내지 약 160도의 각도를 가진다.
일례에서, 상기 각도는 약 45도 내지 120도이다.
일례에서, 3D NAND 메모리 셀은:
선택 게이트 소스 영역상에 배치된 도전성 및 절연성 재료들의 교호하는 층들을 가지는 셀 스택 기판;
복수의 교호하는 층들에 대하여 실질적으로 수직 방향으로 상기 기판 내에 배치된 셀 필러; 및
상기 셀 필러 주위에 3차원 구성으로 배열된 본 명세서에 기재된 바와 같은 복수의 NAND 메모리 구조체를 포함할 수 있고, 상기 복수의 NAND 메모리 구조체는 상기 도전성 재료 층들과 정렬되고 상기 도전성 재료 층들에 전기적으로 결합된다.
일례에서, 상기 복수의 NAND 메모리 구조체는 상기 셀 필러 주위에 칼럼들에 배열된다.
상기의 예들은 하나 이상의 특정 응용에서 구체적인 실시예들을 예시하지만, 본 명세서에 명시되는 원리들 및 개념들로부터 벗어나지 않고, 구현의 형태, 사용 및 세부 사항들에서 다수의 변형들이 이루어질 수 있다는 점이 본 기술분야의 통상의 기술자들에게는 명백할 것이다. 따라서, 아래에 제시되는 청구항들에 의하는 것을 제외하고는 어떠한 제한도 의도되지 않는다.
Claims (46)
- 3D NAND 메모리 구조체로서,
제1 절연층과 제2 절연층 사이에 배치된 제어 게이트 및 플로팅 게이트;
상기 제어 게이트를 상기 플로팅 게이트로부터 전기적으로 격리시키도록 상기 제어 게이트와 상기 플로팅 게이트 사이에 배치된 인터폴리 유전체(IPD) 층; 및
상기 제어 게이트에 대향하여 상기 플로팅 게이트 상에 배치된 터널 유전체 층
을 포함하고, 상기 플로팅 게이트는 상기 터널 유전체 층과의 계면을 따라 산화되는 부분을 포함하는, 메모리 구조체. - 삭제
- 제1항에 있어서,
상기 플로팅 게이트의 상기 산화되는 부분은 상기 터널 유전체 층 계면을 넘어서 10옹스트롬 이하인, 메모리 구조체. - 제1항에 있어서,
상기 플로팅 게이트는 만곡된 계면들이 실질적으로 없는, 메모리 구조체. - 제1항에 있어서,
상기 플로팅 게이트와 상기 터널 유전체 층 사이의 계면은 실질적으로 평평한, 메모리 구조체. - 제1항에 있어서,
상기 플로팅 게이트는 상기 터널 유전체 층의 생성 전의 사이즈와 실질적으로 동일한 사이즈를 가지는, 메모리 구조체. - 제1항에 있어서,
상기 터널 유전체 층은 상기 플로팅 게이트로부터의 도펀트 오염이 실질적으로 없는, 메모리 구조체. - 제1항에 있어서,
상기 플로팅 게이트는 실질적으로 균일한 도펀트 분포를 가지는, 메모리 구조체. - 제1항에 있어서,
상기 플로팅 게이트는 상기 터널 유전체 층의 생성 전의 형상과 실질적으로 동일한 형상을 가지는, 메모리 구조체. - 제1항에 있어서,
상기 플로팅 게이트는 상기 터널 유전체 층과의 계면에서, 상기 IPD 층과의 계면에서의 높이와 실질적으로 동일한 높이를 가지는, 메모리 구조체. - 3D NAND 메모리 구조에서 터널 유전체 층을 형성하는 방법으로서,
셀 스택 기판에서 플로팅 게이트의 노출된 표면상에 재료의 층을 퇴적하는 단계; 및
상기 터널 유전체 층과의 계면을 따라 상기 플로팅 게이트의 일부를 산화시키면서 상기 터널 유전체 층을 형성하기 위해 상기 재료의 층을 과산화(over-oxidizing)시키는 단계
를 포함하는 방법. - 삭제
- 제11항에 있어서,
상기 재료는 터널 유전체 층으로서 작용하기에 충분한 두께로 퇴적되는, 방법. - 제13항에 있어서,
상기 두께는 50-80옹스트롬인, 방법. - 제11항에 있어서,
상기 재료는 폴리실리콘 및 실리콘 질화물로 구성되는 그룹으로부터 선택된 부재(member)인, 방법. - 삭제
- 제11항에 있어서,
상기 재료는 상기 재료의 산화 후에 터널 유전체 층으로서 작용하기에 충분한 두께로 퇴적되는, 방법. - 삭제
- 제17항에 있어서,
상기 퇴적된 재료의 두께는 25옹스트롬 내지 40옹스트롬이고 상기 터널 유전체 층의 두께는 50옹스트롬 내지 80옹스트롬인, 방법. - 제11항에 있어서,
상기 터널 유전체 층을 형성하기 위해 상기 재료의 층을 과산화시키는 단계는:
상기 재료의 층에서 상기 재료의 한 부분을 산화시키는 것;
상기 재료의 층에서 상기 재료의 상기 산화된 부분을 제거하는 것; 및
상기 재료의 층에서 나머지 재료를 산화시키는 것을 포함하는, 방법. - 제20항에 있어서,
상기 퇴적된 재료의 두께는 60옹스트롬 내지 70옹스트롬이고 상기 터널 유전체 층의 두께는 50옹스트롬 내지 80옹스트롬인, 방법. - 제11항에 있어서,
상기 재료는 상기 산화 전에 터널 유전체로서 기능하지 않는, 방법. - 제11항에 있어서,
상기 플로팅 게이트의 상기 산화되는 부분은 상기 터널 유전체 층 계면을 넘어서 10옹스트롬 이하인, 방법. - 제23항에 있어서,
상기 플로팅 게이트는 상기 재료의 층이 퇴적되는 때에 상기 셀 스택 기판의 노출된 표면과 실질적으로 동일 평면상에 있는, 방법. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
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- 삭제
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