KR100766229B1 - 플래시 메모리 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 본 발명에 의하면, 반도체 기판 또는 폴리 실리콘막 상부에 질화막이 먼저 증착된 후, 어닐 공정을 이용한 산화 공정에 의해 질화막 하부에 산화막이 형성되므로, 더욱 얇고 우수한 막질을 갖는 터널 산화막 또는 ONO1 산화막이 형성될 수 있고, 메모리 셀의 동작 성능이 향상될 수 있다.
어닐 공정, 질화막, ONO2 질화막, 터널 산화막, ONO1 산화막

Description

플래시 메모리 소자의 제조 방법{Method of manufacturing a flash memory device}
도 1은 종래의 플래시 메모리 소자의 제조 방법을 설명하기 위한 반도체 기판 일부의 단면도이다.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
31 : 반도체 기판 32a : 질화막
32b : 산화막 33 : 제1 폴리 실리콘막
34a : ONO2 질화막 34b : ONO1 산화막
34c : ONO3 산화막 35a : 제2 폴리 실리콘막
35b : 금속 실리사이드막 36 : 하드 마스크막
37 : 반사 방지막 38 : 포토 레지스트
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 특히, 플래시 메 모리 소자의 제조 방법에 관한 것이다.
일반적으로, 플래시 메모리 소자의 메모리 셀 패턴은 도 1에 도시된 것과 같이, 반도체 기판(11), 터널 산화막(13), 플로팅 게이트(14), ONO 유전체막(15), 컨트롤 게이트(16)가 순차적으로 적층된 구조를 갖는다. 최근, 상기 터널 산화막(13)은 순수한 실리콘 산화막(SiO2)만으로 형성되지 않고, 상기 실리콘 산화막(SiO2)과 질화물(nitride)의 결합(incorporation) 형태인 산화질화막(oxynitride)으로 형성되고 있다. 산화질화막(oxynitride)으로 형성된 터널 산화막을 형성하기 위해, 상기 반도체 기판(11) 상부에 실리콘 산화막(SiO2)의 증착 공정과, 상기 실리콘 산화막(SiO2)에 질소(nitrogen)를 결합시키는 공정이 순차적으로 실시된다. 산화질화막(oxynitride)으로 형성된 터널 산화막의 차지 브레이크 다운(charge breakdown, Qbd) 특성, FN(Fowler-Nordheim) 스트레스(stress) 특성, 핫 케리어 주입(hot carrier injection) 특성, 및 내성(endurance) 특성은 순수한 실리콘 산화막(SiO2)만으로 형성된 터널 산화막에 비하여, 우수하다. 한편, 터널 산화막에서 질소의 농도가 낮을 수록 플로팅 게이트의 차지 트랩(charge trap) 값, 즉, 메모리 셀의 문턱 전압이 높아지는 문제점이 있다. 따라서, 터널 산화막의 질소 농도는 설정된 조건 범위내에 존재해야 한다. 하지만, 최근 반도체 메모리 장치의 고집적화 요구에 따라, 터널 산화막의 두께가 감소하고 있다. 이렇게, 터널 산화막의 두께가 감소할 경우, 상기 실리콘 산화막(SiO2)에 질소를 결합시키는 공정에서, 터널 산화막에 포 함되는 질소이 농도가 감소하게 된다. 이러한 문제는 70㎚ 이하의 초미세 패턴을 갖는 플래시 메모리 소자의 경우 더욱 심각하게 나타난다. 또한, 메모리 셀에 프로그램 동작과 소거 동작이 반복되는 과정에서, 상기 터널 산화막을 통하여 이동하는 전자들에 의해, 상기 터널 산화막의 차지 브레이크 다운(Qbd) 특성이 열화되어 게이트 디스터번스(gate disturbance) 특성이 열화되는 문제점이 있다.
한편, 상기 ONO 유전체막(15)은 ONO1 산화막(15a), ONO2 질화막(15b), ONO3 산화막(15c)이 순차적으로 적층된 구조를 갖는다. 상기 ONO 유전체막(15)은 메모리 셀의 프로그램 동작, 소거 동작, 및 독출 동작에 큰 영향을 미친다. 여기에서, 상기 ONO 유전체막(15)은 그 두께 뿐만 아니라, 상기 ONO1 산화막(15a), 상기 ONO2 질화막(15b), 및 상기 ONO3 산화막(15c) 각각의 막질이 메모리 셀의 동작 특성에 중요한 영향을 미친다. 이중에서도 특히, 상기 ONO1 산화막(15a)의 두께와 막질은 셀 트랜지스터의 전하 누설(charge leakage) 및 전하 보존(charge retention) 특성에 큰 영향을 미친다. 그 이유는, 상기 ONO1 산화막(15a)이 상기 플로팅 게이트(14)에 주입된 전자들에 의한 누설 전류를 억제하는 역할을 담당하기 때문이다. 따라서, 상기 ONO1 산화막(15a)은 두께가 얇고 우수한 막질을 갖도록 형성되는 것이 바람직하다.
여기에서, 상기 ONO1 산화막(15a)과 상기 ONO3 산화막(15c)의 증착은 일반적으로 DSC(DichloroSilan; SiH2Cl2) 또는 MS(SiH4)에 기초한 CVD 방식에 의해 실시된다. 그러나 CVD 방식에 의한 증착 공정에 의해 형성된 산화막의 막질은 건식 및 습 식 산화 공정에 의해 형성된 산화막의 막질보다 떨어진다. 따라서 얇고 우수한 막질의 산화막을 형성하기 위해, 열산화 공정이 사용된다. 하지만, 열산화 공정에 의하면, 도핑(doping)된 폴리 실리콘막으로 형성된 플로팅 게이트(14)의 표면 특성으로 인하여, 상기 플로팅 게이트(14) 상부에 상기 ONO1 산화막(15a)이 얇게 형성되는 것이 어렵다. 이를 좀 더 설명하면, 상기 플로팅 게이트(14)를 이루고 있는 폴리 실리콘막은 그레인(grain) 구조를 갖기 때문에, 도 1에 도시된 것과 같이, 그 상부 표면에 그레인 바운더리(boundary)에 의한 홈을 갖는다. 따라서, 상기 플로팅 게이트(14) 상부에 상기 ONO1 산화막(15a)이 증착될 때, 열역학적으로 불안정한 상기 폴리 실리콘막 표면의 홈에 상기 ONO1 산화막(15a)이 두껍게 형성되므로, 전체적인 상기 ONO1 산화막(15a)의 두께가 증가될 뿐만 아니라 불균일한 계면을 갖게 된다.
한편, 상기 ONO2 질화막(15b)은 다공성(porous) 구조이고, 부서지기 쉽기(brittle) 때문에, 상기 ONO2 질화막(15b)의 막질 개선을 위해, 상기 ONO2 질화막(15b)의 증착 이 후, 고온의 어닐(anneal) 공정이 실행되어야 한다. 따라서, 메모리 셀의 동작 특성(전하 누설 및 전하 보존) 조건을 만족시키기 위해, 상기 ONO 유전체막(15)이 증착된 후, 상기 ONO 유전체막(15)의 막질을 개선하기 위한 고온의 습식 어닐 공정이 대기압에서 장시간 동안 실행된다. 하지만 상기 ONO 유전체막(15)이 고온의 습식 분위기에서 장시간 동안 노출될 경우, 상기 ONO 유전체막(15)에 써멀 버짓(thermal budget)이 유발될 수 있고, 상기 ONO2 질화막(15b)에 펀치(punch) 현상이 발생될 수 있다. 그 결과, 상기 ONO 유전체막(15)의 유전 상수가 변화되어 셀 트랜지스터의 프로그램 동작, 소거 동작, 및 독출 동작 특성이 저하되는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 반도체 기판 또는 폴리 실리콘막 상부에 질화막을 먼저 증착한 후, 어닐 공정을 이용한 산화 공정에 의해 질화막 하부에 산화막을 형성함으로써, 더욱 얇고 우수한 막질을 갖는 터널 산화막 또는 ONO1 산화막을 형성하여, 메모리 셀의 동작 성능을 향상시킬 수 있는 플래시 메모리 소자의 제조 방법을 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 플래시 메모리 소자의 제조 방법은, 필드 영역과 액티브 영역으로 정의되는 반도체 기판 표면에 제1 세정 공정을 실시한 후, 상기 반도체 기판 상부에 질화막을 증착하는 단계와, N2O 또는 NO 가스 분위기에서 제1 어닐 공정을 이용한 산화 공정을 실시하여, 상기 질화막과 상기 반도체 기판 사이의 계면에 실리콘 산화막을 형성함으로써, 상기 반도체 기판 상부에 상기 실리콘 산화막과 상기 질화막이 적층된 구조의 터널 산화막을 형성하는 단계, 및 상기 액티브 영역의 상기 터널 산화막 상부에 게이트 패턴을 형성하는 단계를 포함하며, 상기 게이트 패턴을 형성하는 단계는, 상기 터널 산화막 상부에 플로팅 게이트용 제1 폴리 실리콘막을 증착하는 단계와, 상기 제1 폴리 실리콘막의 표면에 제2 세정 공정을 실시한 후, 상기 제1 폴리 실리콘막 상부에 ONO2 질화막을 증착하는 단계와, 상기 N2O 또는 NO 가스 분위기의 제2 어닐 공정을 이용한 산화 공정을 실시하여, 상기 ONO2 질화막과 상기 제1 폴리 실리콘막 사이의 계면에 ONO1 산화막을 형성하는 단계와, 상기 ONO2 질화막 상부에 ONO3 산화막을 증착하여, 상기 제1 폴리 실리콘막 상부에, 상기 ONO1 산화막, 상기 ONO2 질화막, 및 상기 ONO3 산화막이 적층된 구조의 ONO 유전체막을 형성하는 단계와, 상기 ONO2 질화막의 핀-홀(pin-hole)을 제거하고, 상기 ONO2 질화막의 스트레스(stress)를 완화시키기 위해, 스팀 어닐 공정을 실시하는 단계와, 상기 ONO 유전체막 상부에 컨트롤 게이트용 제2 폴리 실리콘막과 금속 실리사이드막을 순차적으로 증착하는 단계와, 상기 금속 실리사이드막 상부에 하드 마스크막, 반사 방지막, 및 포토 레지스트를 순차적으로 증착하는 단계와, 상기 포토 레지스트를 패터닝한 후, 상기 포토 레지스트 패턴을 식각 마스크로 사용하여, 상기 게이트 패턴이 형성될 영역을 제외한 나머지 영역의 상기 반사 방지막과 상기 하드 마스크막을 식각하여 제거하는 단계, 및 상기 포토 레지스트 패턴과 상기 반사 방지막을 제거하고, 상기 하드 마스크막을 식각 마스크로 사용하여, 상기 나머지 영역의 상기 금속 실리사이드막, 상기 제2 폴리 실리콘막, 상기 ONO 유전체막, 및 상기 제1 폴리 실리콘막을 식각하여 제거하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도 록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 도 2a 내지 도 2e에서는 도면의 간략화를 위해, 게이트 패턴(즉, 셀 패턴)이 형성되는 액티브(active) 영역만이 도시된다. 도 2a 내지 도 2e에 도시된 참조부호들 중 서로 동일한 참조부호는 서로 동일한 기능을 하는 동일 구성요소를 가리킨다.
도 2a를 참고하면, 먼저, 필드(field) 영역(미도시)과 액티브 영역(미도시)으로 정의되는 반도체 기판(31)의 표면에 세정 공정이 실시된 후, 상기 반도체 기판(31) 상부에 질화막(32a)이 증착된다. 여기에서, 상기 세정 공정은 상온에서 80℃까지의 온도를 갖는 SC-1(NH4OH/H2O2/H2O 용액이 소정 비율로 혼합된 용액)와 DHF(Diluted HF; 50:1의 비율로 H20로 희석된 HF용액)을 이용하여 실시되거나, 또는 BOE(Buffer Oxide Etchant; 100:1 또는 300:1의 비율로 H2O로 희석된 HF와 NH4F의 혼합용액)와 상기 SC-1을 이용하여 실시된다.
또, 상기 질화막(32a)은 후술되는 다양한 방법들에 의해 증착될 수 있다. 상기 질화막(32a)의 증착은, SiH4 및 NH3의 혼합 기체, 또는 SiH2Cl2 및 NH3의 혼합 기체를 사용하여, 600℃ 내지 800℃의 온도와, 0.05 Torr 내지 2 Torr의 압력에서 실시되는 CVD 공정에 의해 실행될 수 있다. 또, 상기 질화막(32a)은, N2만을 사용하거 나, 또는 N2와 Ar의 혼합 기체를 사용한 플라즈마를 이용하여 증착될 수 있다. 또, 상기 질화막(32a)의 증착은, NH3만을 사용하거나, 또는 NH3와 Ar의 혼합 기체, 또는 NH3와 N2의 혼합 기체를 사용하여, 600℃ 내지 800℃의 온도와, 20 Torr 내지 760 Torr의 압력에서 실시되는 급속 열처리 공정에 의해 실행될 수 있다.
여기에서, 상기 질화막(32a)의 증착은 상기 반도체 기판(31)의 표면 산화를 억제하기 위해, 상온 이상에서 300℃이하의 저온 분위기에서 실시되는 것이 바람직하고, 상기 질화막(32a)의 두께가 20Å 내지 70Å로 증착되는 것이 바람직하다. 또, 상기 반도체 기판(31)의 세정 공정 이 후, 시간 지체 없이 상기 반도체 기판(31) 상부에 상기 질화막(32a)이 증착되는 것이 바람직하다. 이처럼 시간 지체 없이 상기 질화막(32a)이 증착되는 이유는, 대기중의 C 또는 CO2에 의해 상기 반도체 기판(31)이 오염되는 것을 방지하여, 증착되는 상기 질화막(32a)의 표면이 불균일하게 되는 것을 방지하기 위함이다.
도 2b를 참고하면, 상기 질화막(32a)이 증착된 상기 반도체 기판(31)에 N2O 또는 NO 가스 분위기의 어닐 공정을 이용한 산화 공정이 실시되고, 그 결과, 상기 질화막(32a)과 상기 반도체 기판(31) 사이의 계면에 실리콘 산화막(32b)이 형성된다. 따라서, 상기 반도체 기판 상부(31)에 상기 실리콘 산화막(32b)과 상기 질화막(32a)이 적층된 구조를 가지는 터널 산화막(32)이 형성된다.
이처럼 기존의 O2가스 분위기에서의 산화 방법 대신에 N2O 또는 NO 가스 분 위기에서 산화 공정이 실시되는 이유는, 상기 O2가스 분위기에서 산화 공정이 실시될 경우, 상기 질화막(32a)의 상부 표면만이 산화되고, 상기 질화막(32a)의 상부 표면에 형성된 산화막에 의해 산소 입자가 상기 반도체 기판(31)까지 침투하지 못하여 상기 질화막(32a)과 상기 반도체 기판(31) 사이의 계면에 산화막이 형성되지 못하기 때문이다. 따라서 기존의 습식 및 건식 방식을 이용한 산화 공정에 비하여, 상기 어닐 공정을 이용한 산화 공정에 의해 형성된 상기 터널 산화막(32)의 막질이 더 우수하다.
한편, 상기 어닐 공정은, 상기 반도체 기판(31) 상부에 상기 질화막(32a)이 증착된 후, 시간 지체 없이 상기 N2O 또는 NO 가스 분위기에서 실시되는 것이 바람직하고, 600℃ 내지 1000℃의 온도로, 500 Torr 내지 760 Torr의 압력에서 실시되는 것이 바람직하다. 또, 상기 어닐 공정은, 상기 어닐 공정의 온도를 낮추기 위해, 상기 N2O 또는 NO 가스를, 산화 장비의 불꽃 반응 타입의 토치(torch) 또는 램프(lamp) 타입의 토치에 미리 통과시킴으로써, 상기 어닐 공정이 실시되는 퍼니스(furnace)에 유입되기 전에 미리 상기 N2O 또는 NO 가스를 분해시키는 공정을 포함할 수 있다.
여기에서, 상기 산화 공정에서 사용되는 공정 가스별로 분해되는데 요구 에너지들을 비교하면 아래의 표로 나타낼 수 있다.
분자 N2 NO O2 N2O
본딩 에너지(Kcal/mol) 225 150 117 57.4
본딩 에너지(KJ/mol) 950 633 494 242
본딩 에너지(eV) 9.85 6.56 5.12 2.51
상기 [표 1]에서 참조되는 것과 같이, 상기 N2O 가스가 N2와 O로 분해되는데 요구되는 에너지가 가장 낮으므로, 상기 N2O 가스의 화학반응비율(chemical reaction rate)이 가장 크다. 따라서 상기 어닐 공정을 이용한 상기 산화 공정에서 상기 N2O 가스가 사용될 경우, 저온에서도 상기 산화 공정이 실시될 수 있다.
상기 질화막(32a)과 상기 반도체 기판(31) 사이의 계면에 형성되는 상기 실리콘 산화막(32b)의 두께는 10Å 내지 50Å인 것이 바람직하다.
도면에 도시되지는 않았지만, 상기 터널 산화막(32)이 형성된 후, 상기 터널 산화막(32)의 막질을 개선시키고, 상기 실리콘 산화막(32b)과 상기 질화막(32a)의 결합력을 강화시키기 위해, 750℃ 내지 800℃의 온도에서, 습식 및 건식 산화 방식으로 실시되는 추가의 어닐 공정이 실시될 수 있다.
이 후, 게이트 패턴의 형성을 위해, 도 2c에서 참조되는 것과 같이, 상기 터널 산화막(32) 상부에 플로팅 게이트용 제1 폴리 실리콘막(33)이 증착된다. 여기에서, 상기 제1 폴리 실리콘막(33)으로서 P 또는 As의 도펀트(dopant)를 사용하여 도핑된(doped) 폴리 실리콘막이 사용될 수 있고, 이때 상기 도펀트의 도핑 농도는 1E20 atom/cm3 내지 5E21 atom/cm3인 것이 바람직하다. 택일적으로, 상기 제1 폴리 실리콘막(33)의 증착은 후술되는 방법로 형성될 수 있다. 즉, 상기 터널 산화막(32) 상부에 도핑되지 않은(undoped) 폴리 실리콘막(미도시)이 먼저 증착된 후, 상기 도핑되지 않은 폴리 실리콘막 상부에 도핑된 폴리 실리콘막이 증착된다. 이 후 PH3 분위기에서 플라즈마 열공정이 실시됨으로써, 상기 도핑되지 않은 폴리 실리콘막이 상부에 증착된 상기 도핑된 폴리 실리콘막의 도펀트에 의해 도핑된다. 그 결과, 상기 터널 산화막(32) 상부에 도핑된 폴리 실리콘막으로 이루어지는 상기 제1 폴리 실리콘막(33)이 형성될 수 있다. 이처럼 도핑되지 않은 폴리 실리콘막을 먼저 증착하는 이유는, 도핑된 폴리 실리콘막 상기 터널 산화막(32) 상부에 직접 증착될 경우, 상기 도펀트(예를 들어, P)가 상기 터널 산화막(32)에 침투하여, 상기 터널 산화막(32)의 막질을 저하시키는 것을 방지하기 위함이다. 택일적으로, 상기 도핑되지 않은 폴리 실리콘막이 증착된 후, 상기 도핑되지 않은 폴리 실리콘막의 표면에 리플(ripple)이 형성되도록 처리될 수 있다.
한편, 도 2c에 도시되지는 않았지만, 상기 터널 산화막(32) 상부에 상기 제1 폴리 실리콘막(33)이 증착된 후, 상기 필드 영역에 트렌치 절연막(미도시)이 형성된다. 이를 좀 더 상세히 설명하면, 상기 제1 폴리 실리콘막(33) 상부에 하드 마스크 질화막(미도시), 하드 마스크 산화막(미도시), 반사 방지막(미도시), 및 포토 레지스트(미도시)가 순차적으로 증착된다. 상기 포토 레지스트가 패터닝된 후, 상기 포토 레지스트 패턴을 식각 마스크로 사용하는 식각 공정이 실시되어, 상기 필드 영역의 상기 반사 방지막과 상기 하드 마스크 산화막이 제거된다. 상기 포토 레지스트 패턴과 상기 반사 방지막이 제거된 후, 상기 하드 마스크 산화막을 식각 마스크로 사용하는 식각 공정이 실시되어, 상기 필드 영역의 상기 하드 마스크 질화막, 상기 제1 폴리 실리콘막(33), 상기 터널 산화막(32), 및 상기 반도체 기판(31)이 식각된다. 그 결과, 상기 필드 영역에 트렌치(미도시)가 형성된다. 이후, 상기 하드 마스크 산화막이 제거되고, 전체 구조 상부에 HDP(High Density Plasma) 산화막이 증착된다. 상기 하드 마스크 질화막을 정지층으로 사용하는 화학적 기계적 연마(Chemical Mechanical Polishing)와 같은 평탄화 공정이 실행되고, 상기 하드 마스크 질화막이 제거하여, 상기 필드 영역에 상기 트렌치 절연막을 형성된다.
다시 도 2c를 참고하면, 상기 터널 산화막(32) 상부에 상기 제1 폴리 실리콘막(33)이 증착된 후, 상기 제1 폴리 실리콘막(33)의 표면에 세정 공정이 실시된 후, 시간 지체 없이 상기 제1 폴리 실리콘막(33) 상부에 ONO2 질화막(34a)이 증착된다. 이처럼 시간 지체 없이 상기 제1 폴리 실리콘막(33) 상부에 ONO2 질화막(34a)이 증착되는 이유는, 대기중의 C 또는 CO2에 의해 상기 제1 폴리 실리콘막(33)이 오염되는 것을 방지하여, 증착되는 상기 ONO2 질화막(34a)의 표면이 불균일하게 되는 것을 방지하기 위함이다. 여기에서, 상기 세정 공정은 도 2a를 참고하여 상술한 상기 반도체 기판(31)의 세정 공정과 실질적으로 동일하므로, 이에 대한 상세한 설명은 생략하기로 한다.
도 2d를 참고하면, 상기 제1 폴리 실리콘막(33) 상부에 ONO2 질화막(34a)이 증착된 후, 상기 N2O 또는 NO 가스 분위기에서, 어닐 공정이 실시되어, 상기 ONO2 질화막(34a)과 상기 제1 폴리 실리콘막(33) 사이의 계면에 ONO1 산화막(34b)이 형성된다. 여기에서, 상기 ONO1 산화막(34b)의 형성을 위한 상기 어닐 공정의 방식 및 조건과, 상기 ONO1 산화막(34b)의 두께 조건은 도 2b를 참고하여 상술한 상기 터널 산화막(32)의 형성을 위한 조건들과 실질적으로 동일하므로, 이에 대한 상세한 설명은 생략된다.
도 2e를 참고하면, 상기 ONO1 산화막(34b)이 형성된 후, 시간 지체 없이 상기 ONO2 질화막(34a) 상부에 ONO3 산화막(34c)이 증착된다. 그 결과, 상기 제1 폴리 실리콘막(즉, 플로팅 게이트) 상부(33)에, 상기 ONO1 산화막(34b), 상기 ONO2 질화막(34a), 및 상기 ONO3 산화막(34c)이 적층된 구조의 ONO 유전체막(34)이 형성된다. 여기에서, 상기 ONO3 산화막(34c)의 증착은, SiH4 및 N2O의 혼합 기체, 또는 SiH2Cl2 및 N2O의 혼합 기체를 사용하여, 700℃ 내지 900℃의 온도와, 0.05 Torr 내지 2 Torr의 압력에서 실시되는 CVD 공정에 의해 실행될 수 있다. 또, 상기 ONO2 질화막(34a) 상부에 증착되는 상기 ONO3 산화막(34c)의 두께는 30Å 내지 100Å인 것이 바람직하다. 이후, 상기 ONO2 질화막(34c)의 핀-홀(pin-hole)을 제거하고, 상기 ONO2 질화막(34c)의 스트레스(stress)를 완화시키기 위해, 스팀(steam) 어닐 공정이 실시된다. 상기 스팀 어닐 공정은, 상기 ONO 유전체막의 막질을 개선시키고, 상기 ONO1 산화막, 상기 ONO2 질화막, 및 상기 ONO3 산화막의 결합력을 강화시키기 위해, 750℃ 내지 800℃의 온도에서 습식 산화 방식으로 실시되는 것이 바람직하다.
다음으로, 상기 ONO 유전체막(34) 상부에 컨트롤 게이트용 제2 폴리 실리콘막(35a)과 금속 실리사이드막(35b)가 순차적으로 증착된다. 바람직하게, 상기 제2 폴리 실리콘막(35a)으로서 도핑된 폴리 실리콘막이 사용될 수 있고, 상기 금속 실리사이드막(35b)으로서 WSi2이 사용될 수 있다. 이후, 상기 금속 실리사이드막(35b) 상부에 하드 마스크막(36), 반사 방지막(37), 및 포토 레지스트(38)가 순차적으로 증착된다.
도 2e에 도시되지는 않았지만, 이후, 상기 포토 레지스트(38)가 패터닝되고, 상기 포토 레지스트(38) 패턴을 식각 마스크로 사용하는 식각 공정이 실시되어, 상기 게이트 패턴이 형성될 영역을 제외한 나머지 영역의 상기 반사 방지막과 상기 하드 마스크막이 제거된다. 상기 포토 레지스트(38) 패턴과 상기 반사 방지막(37)이 제거되고, 상기 하드 마스크막(36)을 식각 마스크로 사용하는 식각 공정이 실시되어, 상기 나머지 영역의 상기 금속 실리사이드막(35b), 상기 제2 폴리 실리콘막(35a), 상기 ONO 유전체막(34), 및 상기 제1 폴리 실리콘막(33)이 제거된다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 반도체 기판 또는 폴리 실리 콘막 상부에 질화막이 먼저 증착된 후, 어닐 공정을 이용한 산화 공정에 의해 질화막 하부에 산화막이 형성되므로, 더욱 얇고 우수한 막질을 갖는 터널 산화막 또는 ONO1 산화막이 형성될 수 있고, 메모리 셀의 동작 성능이 향상될 수 있다.

Claims (24)

  1. 필드 영역과 액티브 영역으로 정의되는 반도체 기판 표면에 제1 세정 공정을 실시한 후, 상기 반도체 기판 상부에 질화막을 증착하는 단계;
    N2O 또는 NO 가스 분위기에서 제1 어닐 공정을 이용한 산화 공정을 실시하여, 상기 질화막과 상기 반도체 기판 사이의 계면에 실리콘 산화막을 형성함으로써, 상기 반도체 기판 상부에 상기 실리콘 산화막과 상기 질화막이 적층된 구조의 터널 산화막을 형성하는 단계; 및
    상기 액티브 영역의 상기 터널 산화막 상부에 게이트 패턴을 형성하는 단계를 포함하며,
    상기 게이트 패턴을 형성하는 단계는,
    상기 터널 산화막 상부에 플로팅 게이트용 제1 폴리 실리콘막을 증착하는 단계;
    상기 제1 폴리 실리콘막의 표면에 제2 세정 공정을 실시한 후, 상기 제1 폴리 실리콘막 상부에 ONO2 질화막을 증착하는 단계;
    상기 N2O 또는 NO 가스 분위기의 제2 어닐 공정을 이용한 산화 공정을 실시하여, 상기 ONO2 질화막과 상기 제1 폴리 실리콘막 사이의 계면에 ONO1 산화막을 형성하는 단계;
    상기 ONO2 질화막 상부에 ONO3 산화막을 증착하여, 상기 제1 폴리 실리콘막 상부에, 상기 ONO1 산화막, 상기 ONO2 질화막, 및 상기 ONO3 산화막이 적층된 구조의 ONO 유전체막을 형성하는 단계;
    상기 ONO2 질화막의 핀-홀(pin-hole)을 제거하고, 상기 ONO2 질화막의 스트레스(stress)를 완화시키기 위해, 스팀 어닐 공정을 실시하는 단계;
    상기 ONO 유전체막 상부에 컨트롤 게이트용 제2 폴리 실리콘막과 금속 실리사이드막을 순차적으로 증착하는 단계;
    상기 금속 실리사이드막 상부에 하드 마스크막, 반사 방지막, 및 포토 레지스트를 순차적으로 증착하는 단계;
    상기 포토 레지스트를 패터닝한 후, 상기 포토 레지스트 패턴을 식각 마스크로 사용하여, 상기 게이트 패턴이 형성될 영역을 제외한 나머지 영역의 상기 반사 방지막과 상기 하드 마스크막을 식각하여 제거하는 단계; 및
    상기 포토 레지스트 패턴과 상기 반사 방지막을 제거하고, 상기 하드 마스크막을 식각 마스크로 사용하여, 상기 나머지 영역의 상기 금속 실리사이드막, 상기 제2 폴리 실리콘막, 상기 ONO 유전체막, 및 상기 제1 폴리 실리콘막을 식각하여 제거하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 게이트 패턴을 형성하는 단계는, 상기 제1 폴리 실리콘막을 증착하는 단계 이 후, 상기 필드 영역에 트렌치 절연막을 형성하는 단계를 더 포함하고,
    상기 트렌치 절연막을 형성하는 단계는,
    상기 제1 폴리 실리콘막 상부에 하드 마스크 질화막, 하드 마스크 산화막, 반사 방지막, 및 포토 레지스트를 순차적으로 증착하는 단계;
    상기 포토 레지스트를 패터닝한 후, 상기 포토 레지스트 패턴을 식각 마스크로 사용하는 식각 공정을 실시하여, 상기 필드 영역의 상기 반사 방지막과 상기 하드 마스크 산화막을 제거하는 단계;
    상기 포토 레지스트 패턴과 상기 반사 방지막을 제거하고, 상기 하드 마스크 산화막을 식각 마스크로 사용하여, 상기 필드 영역의 상기 하드 마스크 질화막, 상기 제1 폴리 실리콘막, 상기 터널 산화막, 및 상기 반도체 기판을 식각하여, 상기 필드 영역에 트렌치를 형성하는 단계;
    상기 하드 마스크 산화막을 제거하고, 전체 구조 상부에 HDP(High Density Plasma) 산화막을 증착하는 단계; 및
    상기 하드 마스크 질화막을 정지층으로 사용하여, 상기 HDP 산화막을 평탄화한 후, 상기 하드 마스크 질화막을 제거하여, 상기 필드 영역에 상기 트렌치 절연막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 폴리 실리콘막은 P 또는 As의 도펀트(dopant)를 사용하여 도핑된(doped) 폴리 실리콘막인 플래시 메모리 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 제1 폴리 실리콘막에서 상기 도펀트의 도핑 농도는 1E20 atom/cm3 내지 5E21 atom/cm3인 플래시 메모리 소자의 제조 방법.
  6. 제1항에 있어서, 상기 제1 폴리 실리콘막을 증착하는 단계는,
    상기 터널 산화막 상부에 도핑되지 않은(undoped) 폴리 실리콘막을 증착하는 단계;
    상기 도핑되지 않은 폴리 실리콘막 상부에 도핑된 폴리 실리콘막을 증착하는 단계; 및
    PH3 분위기에서 플라즈마 열공정을 실시하여, 상기 도핑되지 않은 폴리 실리콘막을 도핑함으로써, 상기 터널 산화막 상부에 도핑된 폴리 실리콘막으로 이루어지는 상기 제1 폴리 실리콘막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 제1 폴리 실리콘막을 증착하는 단계는, 상기 도핑되지 않은 폴리 실리콘막의 표면에 리플(ripple)을 형성하는 공정을 더 포함하는 플래시 메모리 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 제2 폴리 실리콘막은 도핑된 폴리 실리콘막이고, 상기 금속 실리사이드막은 WSi2인 플래시 메모리 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 제1 및 제2 세정 공정은, 상온에서 80℃까지의 온도를 갖는 SC-1(NH4OH/H2O2/H2O 용액이 소정 비율로 혼합된 용액)와 DHF(Diluted HF; 50:1의 비율로 H20로 희석된 HF용액)을 이용하여 실시되거나, 또는 BOE(Buffer Oxide Etchant; 100:1 또는 300:1의 비율로 H2O로 희석된 HF와 NH4F의 혼합용액)와 상기 SC-1을 이용하여 실시되는 공정인 플래시 메모리 소자의 제조 방법.
  10. 제1항에 있어서,
    상기 질화막을 증착하는 단계와, 상기 ONO2 질화막을 증착하는 단계는, SiH4 및 NH3의 혼합 기체, 또는 SiH2Cl2 및 NH3의 혼합 기체를 사용하여, 600℃ 내지 800℃의 온도와, 0.05 Torr 내지 2 Torr의 압력에서 실시되는 CVD 공정에 의해 실행되는 플래시 메모리 소자의 제조 방법.
  11. 제1항에 있어서,
    상기 질화막을 증착하는 단계와, 상기 ONO2 질화막을 증착하는 단계에서, 상기 질화막과 상기 ONO2 질화막은 N2만을 사용하거나, 또는 N2와 Ar의 혼합 기체를 사용한 플라즈마를 이용하여 형성되는 플래시 메모리 소자의 제조 방법.
  12. 제1항에 있어서,
    상기 질화막을 증착하는 단계와, 상기 ONO2 질화막을 증착하는 단계는, NH3만을 사용하거나, 또는 NH3와 Ar의 혼합 기체, 또는 NH3와 N2의 혼합 기체를 사용하여, 600℃ 내지 800℃의 온도와, 20 Torr 내지 760 Torr의 압력에서 실시되는 급속 열처리 공정에 의해 실행되는 플래시 메모리 소자의 제조 방법.
  13. 제1항에 있어서,
    상기 질화막을 증착하는 단계에서, 증착되는 상기 질화막의 두께는 20Å 내지 70Å이고, 상기 ONO2 질화막을 증착하는 단계에서, 증착되는 상기 ONO2 질화막의 두께는 20Å 내지 70Å인 플래시 메모리 소자의 제조 방법.
  14. 제1항에 있어서,
    상기 질화막을 증착하는 단계는 상기 반도체 기판의 표면 산화를 억제하기 위해, 상온 이상에서 300℃이하의 저온 분위기에서 실시되고, 상기 ONO2 질화막을 증착하는 단계는 상기 제1 폴리 실리콘막의 표면 산화를 억제하기 위해, 상온 이상에서 300℃이하의 저온 분위기에서 실시되는 플래시 메모리 소자의 제조 방법.
  15. 제1항에 있어서,
    상기 제1 및 제2 어닐 공정은, 상기 질화막 또는 상기 ONO2 질화막의 증착 공정 이후, 시간 지체 없이 상기 N2O 또는 NO 가스 분위기에서 600℃ 내지 1000℃의 온도로 실시되는 공정인 플래시 메모리 소자의 제조 방법.
  16. 제15항에 있어서,
    상기 제1 및 제2 어닐 공정은, 500 Torr 내지 760 Torr의 압력에서 실시되는 공정인 플래시 메모리 소자의 제조 방법.
  17. 제1항에 있어서,
    상기 질화막과 상기 반도체 기판 사이의 계면에 형성되는 상기 실리콘 산화막의 두께는 10Å 내지 50Å이고, 상기 ONO1 산화막의 두께는 10Å 내지 50Å인 플래시 메모리 소자의 제조 방법.
  18. 제1항에 있어서,
    상기 제1 및 제2 어닐 공정은, 상기 어닐 공정의 온도를 낮추기 위해, 상기 N2O 가스를, 산화 장비의 불꽃 반응 타입의 토치(torch) 또는 램프(lamp) 타입의 토치에 미리 통과시킴으로써, 상기 어닐 공정이 실시되는 퍼니스(furnace)에 유입되기 전에 미리 상기 N2O 가스를 분해시키는 공정을 포함하는 플래시 메모리 소자의 제조 방법.
  19. 제1항에 있어서,
    상기 제1 및 제2 어닐 공정은, 상기 어닐 공정의 온도를 낮추기 위해, 상기 NO 가스를, 산화 장비의 불꽃 반응 타입의 토치(torch) 또는 램프(lamp) 타입의 토치에 미리 통과시킴으로써, 상기 어닐 공정이 실시되는 퍼니스(furnace)에 유입되기 전에 미리 상기 N2O 가스를 분해시키는 공정을 포함하는 플래시 메모리 소자의 제조 방법.
  20. 제1항에 있어서,
    상기 터널 산화막을 형성하는 단계 이 후, 상기 터널 산화막의 막질을 개선시키고, 상기 실리콘 산화막과 상기 질화막의 결합력을 강화시키기 위해, 750℃ 내지 800℃의 온도에서, 습식 및 건식 산화 방식으로 실시되는 추가의 어닐 공정을 더 포함하는 플래시 메모리 소자의 제조 방법.
  21. 제1항에 있어서,
    상기 ONO 유전체막을 형성하는 단계에서, 상기 ONO3 산화막은 SiH4 및 N2O의 혼합 기체, 또는 SiH2Cl2 및 N2O의 혼합 기체를 사용하여, 700℃ 내지 900℃의 온도와, 0.05 Torr 내지 2 Torr의 압력에서 실시되는 CVD 공정에 의해 형성되는 플래시 메모리 소자의 제조 방법.
  22. 제1항에 있어서,
    상기 ONO 유전체막을 형성하는 단계에서, 상기 ONO2 질화막 상부에 증착되는 상기 ONO3 산화막의 두께는 30Å 내지 100Å인 플래시 메모리 소자의 제조 방법.
  23. 제1항에 있어서,
    상기 스팀 어닐 공정은, 상기 ONO 유전체막의 막질을 개선시키고, 상기 ONO1 산화막, 상기 ONO2 질화막, 및 상기 ONO3 산화막의 결합력을 강화시키기 위해, 750℃ 내지 800℃의 온도에서 습식 산화 방식으로 실시되는 공정인 플래시 메모리 소자의 제조 방법.
  24. 제1항에 있어서,
    상기 질화막을 증착하는 단계에서, 상기 질화막은 상기 반도체 기판의 세정 공정이 후, 시간 지체 없이 상기 반도체 기판 상부에 증착되고,
    상기 ONO2 질화막을 증착하는 단계에서, 상기 ONO2 질화막은 상기 제1 폴리 실리콘막의 세정 공정이 후, 시간 지체 없이 상기 제1 폴리 실리콘막 상부에 증착되고,
    상기 ONO 유전체막을 형성하는 단계에서, 상기 ONO3 산화막은 상기 ONO1 산화막을 형성하는 단계 이 후, 시간 지체 없이 상기 ONO2 질화막 상부에 증착되는 플래시 메모리 소자의 제조 방법.
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