JP2005116864A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】ゲートエッチングの際のマスク酸化膜厚を作り分ける必要をなくし、スタックゲートトランジスタ部及び周辺トランジスタ部のゲート形成を容易にした半導体装置の製造方法を提供する。
【解決手段】メモリセルを構成するスタックゲートトランジスタ部と周辺トランジスタ部とを有する半導体装置の製造方法において、上記スタックゲートトランジスタ部と周辺トランジスタ部のゲート電極上のマスク酸化膜１０を同一膜厚として形成し、上記マスク酸化膜をゲートサイドウォール形成時のオーバーエッチングにより及び／或いはシリサイドプロテクション膜形成時のオーバーエッチングにより除去するようにした。
【選択図】図１

Description

この発明は、ＭＯＳトランジスタ構造を有する半導体装置の製造方法に関するものであり、特にメモリセルを構成するスタックゲートトランジスタ部と周辺トランジスタ部とを有する半導体装置の製造方法に関するものである。

一般に、フラッシュメモリ等の半導体記憶装置においては、フローティングゲートとコントロールゲートを重ね合わせたスタック構造からなるスタックゲートトランジスタ部と、その周辺の回路素子を構成する周辺トランジスタ部とから構成されており、近年、この種分野のＬＳＩ製造技術の向上は著しく、急速なデバイスの微細化と低電圧化が行われている。

従来のこの種半導体記憶装置の製造方法として、例えば特開平７−７８９９９号公報（特許文献１参照）に示すものがある。図４、図５は従来のこの種半導体記憶装置の製造工程を示す工程図であり、以下、図に従って説明する。
なお、図中、左側にスタックゲートトランジスタ部を、右側に周辺トランジスタ部を独立的に示しているが、互いにこれらの組み合わせからなるメモリセルを同一チップ上に複数個作り込まれるものである。

先ず図４（ａ）におけるように、シリコン基板１に素子分離領域２を形成し、次いでゲート酸化を行って全面にゲート酸化膜３を形成する。これに続いてスタックゲートトランジスタ部のフローティングゲートとなるポリシリコン層４を形成した後、フォトレジスト膜によるポリシリコン層４のパターンニングを行なう。続いて、酸化膜５、窒化膜６、酸化膜７の３層構造からなるＯＮＯ膜を形成する。

その後、スタックゲートトランジスタ部以外の上記ＯＮＯ膜５〜７、ポリシリコン層４、ゲート酸化膜３を全面的に除去し、改めてゲート酸化を行ってゲート酸化膜８を形成後、全面にポリシリコン層９を形成する。このポリシリコン層９はスタックゲートトランジスタ部のコントロールゲートとなり且つ周辺トランジスタ部のゲート電極となる。図４（ａ）はこの状態を示している。

その後、ポリシリコン層９上にエッチングマスクとなるマスク酸化膜１０を全面に形成し、更にスタックゲートトランジスタ部だけにフォトレジストパターン１１を形成後、フォトレジストパターン１１をマスクに周辺トランジスタ部上のマスク酸化膜１０のエッチングを行う。この状態を図４（ｂ）に示している。
次いで、再びエッチングマスクとなるマスク酸化膜１２を全面に形成し、更にゲートパターンを形成するためのフォトレジストパターン１３を形成する。この状態を図４（ｃ）に示している。

上記フォトレジストパターン１３をマスクに酸化膜１０、１２のエッチングを行ない、更にフォトレジストパターン１３を除去した後、上記酸化膜１０、１２をマスクにしてポリシリコン層９のエッチングを行う。図５（ｄ）はこの状態を表しており、エッチングにより酸化膜１０、１２の一部も除去され膜厚が小さくなっている。
次いで、図５（ｅ）のように周辺トランジスタ部のみにフォトレジストパターン１４を形成し、スタックゲートトランジスタ部のＯＮＯ膜５〜７、ポリシリコン層４をフォトレジストパターン１４及び酸化膜１０、１２をマスクにしてエッチングし、その後フォトレジストパターン１４を除去する。図５（ｆ）はこの状態を示している。

ここで、必要なフォトレジストパターンを形成して、スタックゲート部のパターンニングとソース、ドレイン注入を行う。これらの方法は周知のものであるので図示による詳細説明は省略する。
次いで、必要なフォトレジストパターンを形成して、これも公知の方法でＮチャンネル高耐圧性能トランジスタ、Ｐチャンネル高耐圧性能トランジスタ、Ｎチャンネル低電圧高駆動性能トランジスタ、更にＰチャンネル低電圧高駆動性能トランジスタの低濃度ソース・ドレインを形成するためのイオン注入を行う。
その後、必要なフォトレジストパターンを形成して、上記各トランジスタの高濃度ソース・ドレインを形成するためのイオン注入を行う。この工程も公知の方法であるため詳細説明は省略する。

従来の半導体装置は以上のような製造方法を採用しているので、スタックゲートトランジスタ部と周辺トランジスタ部を形成する際、ゲートエッチング時にマスクとして用いるマスク酸化膜の膜厚を、スタックゲートトランジスタ部は酸化膜１０、１２、周辺トランジスタ部は酸化膜１２とを作り分ける必要があった。これは、スタックゲートトランジスタ部はポリシリコン層９、ＯＮＯ膜５〜７、ポリシリコン層４のエッチング工程が必要であるのに対し、周辺トランジスタ部はポリシリコン層９のエッチング工程のみであるため、スタックゲートトランジスタ部上の酸化膜は周辺トランジスタ部上より厚いものが要求されるからである。
更に、最近の微細化傾向の進展により、ポリシリコン層９の膜厚の増大、ゲート酸化膜１０、１２の膜厚の減少の傾向のため、各膜厚のコントロールは益々厳密さが要求されるようになっている。このため、従来の半導体装置の製造方法では図４（ｂ）で説明した周辺トランジスタ部の酸化膜１０の除去工程、更には図４（ｃ）で示した酸化膜１２の形成工程等により二つの異なる膜厚を有する酸化膜を製造する必要があり、マスク枚数の増加等、工程の煩雑化を招いていた。

特開平７−７８９９９号公報（図１〜３及びその説明部分参照）

この発明は上記のような問題を解決するためになされたものであり、ゲートエッチングの際のマスク酸化膜厚を作り分ける必要をなくし、スタックゲートトランジスタ部及び周辺トランジスタ部のゲート形成を容易にした半導体装置の製造方法を提供することを目的とする。

この発明は、メモリセルを構成するスタックゲートトランジスタ部と周辺トランジスタ部とを有する半導体装置の製造方法において、上記スタックゲートトランジスタ部と周辺トランジスタ部のゲート電極上のマスク酸化膜を同一膜厚として形成し、上記マスク酸化膜をゲートサイドウォール形成時のオーバーエッチングにより及び／或いはシリサイドプロテクション膜形成時のオーバーエッチングにより除去するようにしたものである。
また、この発明は、メモリセルを構成するスタックゲートトランジスタ部と周辺トランジスタ部とを有する半導体装置の製造方法において、上記スタックゲートトランジスタ部と周辺トランジスタ部のゲート電極上のマスク酸化膜を同一膜厚として形成し、上記マスク酸化膜を複数種類のゲートサイドウォール形成時のオーバーエッチングにより除去するようにしたものである。

この発明によれば、ゲート電極上のマスク酸化膜をゲートサイドウォール形成におけるエッチング工程あるいはシリサイドプロテクション膜形成におけるエッチング工程を利用して除去するようにしたので、ゲートエッチングの際のマスク酸化膜厚を作り分けるなく、スタックゲートトランジスタ部及び周辺トランジスタ部のゲート形成が容易となる。

実施の形態１．
以下、この発明の実施の形態１を図１、図２に基づいて説明する。
図１、図２はこの発明の実施の形態１による製造方法を示す工程図であり、図４、図５と同一または相当部分には同一符号を付している。次にこの製造工程を説明する。
先ず、シリコン基板１に素子分離領域２を形成し、次いでゲート酸化を行って全面にゲート酸化膜３を形成する。これに続いてスタックゲートトランジスタ部のフローティングゲートとなるポリシリコン層４を全面に形成した後フォトレジスト膜によるポリシリコン層４のパターンニングを行なう。ゲート材としてはポリシリコン層以外にアモルファスシリコンを用いてもよい。続いて、酸化膜５、窒化膜６、酸化膜７の３層構造からなるＯＮＯ膜を形成する。

その後、スタックゲートトランジスタ部以外の上記ＯＮＯ膜５〜７、ポリシリコン層４、ゲート酸化膜３を全面的に除去し、改めてゲート酸化を行って周辺トランジスタ部にゲート酸化膜８を形成後、全面にポリシリコン層９を形成する。このポリシリコン層９はスタックゲートトランジスタ部のコントロールゲートとなり且つ周辺トランジスタ部のゲート電極となる。図１（ａ）はこの状態を表しており、ここまでは図４（ａ）の従来方法と全く同じである。

次にポリシリコン層９上にエッチングマスクとなる酸化膜１０を全面に形成する。図示していないが、酸化膜１０上に写真製版時の反射防止剤を形成してもよい。
続いて、上記酸化膜１０上にゲートパターンを形成するためのフォトレジストパターン１３を形成する。図１（ｂ）はこの状態を示している。
次に上記フォトレジストパターン１３をマスクにして酸化膜１０のエッチングを行う。ここではスタックゲートトランジスタ部の酸化膜１０及び周辺トランジスタ部の酸化膜１０はその膜厚が同一であり、同時エッチングにより均一なエッチングが行われる。

次に上記フォトレジストパターン１３を除去し、上記エッチングでパターン化された酸化膜１０をマスクにしてポリシリコン層９のエッチングを行う。この状態を表したのが図１（ｃ）であり、図から上記エッチングによりマスク酸化膜１０の一部もエッチングされその膜厚が小さくなっている。なおこの時のエッチングは周辺トランジスタ部のゲート酸化膜をも突き破る可能性があるためアンダーエッチングとすることが望ましい。
続いて、図２（ｄ）のように、周辺トランジスタ部のみにフォトレジストパターン１４を形成し、このフォトレジストパターン１４及び酸化膜１０をマスクにしてスタックゲートトランジスタ部のＯＮＯ膜５〜７、ポリシリコン層４をエッチングし、その後フォトレジストパターン１４を除去する。
図２（ｅ）はこの状態を示している。

ここで、図４、図５の従来装置で説明したと同様に、必要なフォトレジストパターンを形成して、スタックゲート部のパターンニングとソース、ドレイン注入を行う。次いで、必要なフォトレジストパターンを形成して、Ｎチャンネル高耐圧性能トランジスタ、Ｐチャンネル高耐圧性能トランジスタ、Ｎチャンネル低電圧高駆動性能トランジスタ、更にＰチャンネル低電圧高駆動性能トランジスタの低濃度ソース・ドレインを形成するためのイオン注入を行う。ところで、微細ＭＯＳトランジスタでは、ソース・ドレインの低抵抗化のために、ソース・ドレインあるいはゲート表面にのみ選択的に金属膜を形成するサリサイド技術が利用されてきている。上記特許文献１にもポリシリコン層上にシリサイドとしてタングステンシリコン（ＷＳｉ）を用いた例が記載されている。

最近は高速化の点で優れているコバルト（Ｃｏ）サリサイド技術が注目されてきており、これは、ソース・ドレイン部のシリコンが露出している状態でＣｏを全面に形成し、その後熱処理を行うことでＳｉとＣｏが接している部分のみが選択的に反応して低抵抗のＣｏＳｉ層が形成されることが分かっている。上記タングステンシリサイド（ＷＳｉ）をゲート構造に用いた場合は、ゲート電極のポリシリコンを形成した直後に、ＷＳｉを形成することが出来、そのためエッチングマスクとなる酸化膜は特に除去する必要はなかった。
従って、その後に行われるゲート保護のためのゲートサイドウォール形成工程、シリサイドを施す部分以外の部分を保護するためのシリサイドプロテクション膜形成工程は、上記酸化膜を残したまま行われていた。しかし、上述のコバルト（Ｃｏ）サリサイドに代表されるゲート構造を採用するためには、上記ＣｏＳｉ層の形成前にはゲート電極上の酸化膜は完全に除去される必要がある。

本実施の形態１では上記ゲート電極上の酸化膜１０を、ゲート保護のためのゲートサイドウォール形成におけるエッチング工程を利用して除去するものである。以下図により説明すると、図２（ｅ）の状態からゲートサイドウォールを形成するため全面に酸化膜もしくは窒化膜を形成する。この酸化膜もしくは窒化膜は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）やＰＶＤ（Ｐｌａｓｍａ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）などの方法が一般的であるが、これ以外のいかなる方法で形成してもよい。その後、全面エッチングを行ない、ゲート側壁にサイドウォール１５を形成し、図２（ｆ）の状態となる。サイドウォール形成時のエッチング工程において、ゲート上にあったゲートエッチング用のマスク酸化膜１０もオーバーエッチングされる。

例えば、図２（ｅ）の状態で、マスク酸化膜１０が１２００Å残っている場合を考えると、サイドウォール１５の幅はそれを形成する酸化膜厚により決定されるため、仮に片側０．１０μｍのサイドウォールを形成するために１２００Åの酸化膜を使用したとすると、ゲート電極上には２４００Åの酸化膜が存在することになる。従って、上記サイドウォール１５のエッチング時に、サイドウォール形成時に作成した１２００Åの酸化膜に対し２４００Åのオーバーエッチを行うことによってゲート電極上の酸化膜１０を完全に除去することができる。

その後、必要なフォトレジストパターンを形成して、Ｎチャンネル高耐圧性能トランジスタ、Ｐチャンネル高耐圧性能トランジスタ、Ｎチャンネル低電圧高駆動性能トランジスタ、更にＰチャンネル低電圧高駆動性能トランジスタの高濃度ソース・ドレインを形成するためのイオン注入を行う。各トランジスタの高濃度ソース・ドレインはゲートサイドウォール１５の両側に、ゲートサイドウォール１５をマスクにして注入される。続いて、ソース・ドレイン上のシリサイド化、熱処理及び配線等を行って完成する。なお、この工程は公知の方法であるため詳細説明は省略する。
以上のように、サイドウォールのエッチング時におけるオーバーエッチング量をコントロールすることにより、マスク酸化膜の完全除去を行うので、従来のようにマスク酸化膜厚の厳密な制御の必要がなくなり、スタックゲートトランジスタ部と周辺トランジスタ部のゲート酸化膜を同一膜厚として形成することができるものである。従って、スタックゲートトランジスタ部及び周辺トランジスタ部のマスク酸化膜の再形成工程等を省略することができ、マスク酸化膜の製造が非常に簡単になるものである。

実施の形態２．
上記実施の形態１ではサイドウォール形成時のオーバーエッチングによりゲート電極上のマスク酸化膜を完全に除去する場合を示したが、本実施の形態２ではサイドウォール形成時のオーバーエッチングとシリサイドプロテクション膜のオーバーエッチングとによりゲート電極上のマスク酸化膜を完全に除去するものである。
以下図により説明すると、図２（ｅ）の状態からゲートサイドウォールを形成するため全面に酸化膜もしくは窒化膜を形成する。
その後、全面エッチングを行ない、ゲート側壁にサイドウォール１５を形成し、図３（ｇ）の状態となる。サイドウォール形成時のエッチング工程において、ゲート上にあったゲートエッチング用のマスク酸化膜１０の一部もオーバーエッチングされるが、なおマスク酸化膜１０の一部が残留している。

次いで、シリサイドを施す部分以外の部分を保護するためにシリサイドプロテクション膜１６を全面に形成する。このシリサイドプロテクション膜１６として酸化膜あるいは窒化膜が利用され、ゲートサイドウォール１５と同様にＣＶＤやＰＶＤなどの方法で形成することができる。
その後、図３（ｈ）のように必要なフォトレジストパターン１７を形成し、これをマスクにしてシリサイド形成領域上のシリサイドプロテクション膜１６をエッチング除去する。このシリサイドプロテクション膜１６のエッチング除去時に、オーバーエッチによりゲート上に残っていたゲートエッチングのマスク酸化膜１０もエッチングされ、図３（ｉ）のようになる。即ち、サイドウォール１５のオーバーエッチと、シリサイトプロテクション膜１６のオーバーエッチとでマスク酸化膜１０を完全に除去するものである。

例えば前述したように、図２（ｅ）の状態で、マスク酸化膜１０が１２００Å残っている場合を考える。サイドウォール１５を形成するために１２００Åの酸化膜を使用したとすると、ゲート電極上には２４００Åの酸化膜が存在する。従って、上記サイドウォール１５のエッチング量を１８００Å実施した場合、この時点でゲート電極上の酸化膜厚は６００Åとなる。更にシリサイドプロテクションとなる酸化膜を１０００Å形成した場合、ゲート電極の酸化膜厚は１６００Åとなる。
従ってシリサイドプロテクション膜のエッチング時に、シリサイドプロテクション膜として形成された１０００Åの酸化膜に対し、１６００Åのオーバーエッチを行うことによってゲート電極上の酸化膜１０を完全に除去することができる。

以上のように、サイドウォールのエッチング時及びシリサイドプロテクション膜のエッチング時におけるオーバーエッチング量をコントロールすることにより、マスク酸化膜の完全除去を行うので、実施の形態１と同様、従来のようにマスク酸化膜厚の厳密な制御の必要がなくなり、スタックゲートトランジスタ部と周辺トランジスタ部のゲート酸化膜を同一膜厚として形成することができるものである。従って、スタックゲートトランジスタ部及び周辺トランジスタ部のマスク酸化膜の再形成工程を省略することができ、マスク酸化膜の製造が非常に簡単になるものである。

その他の実施の形態
なお、上記実施例ではサイドウォール形成時のオーバーエッチングのみにより、あるいはサイドウォール形成時のオーバーエッチングとシリサイドプロテクション膜のオーバーエッチングの組合わせによりゲート上のマスク酸化膜を除去したが、これに限らずシリサイドプロテクション膜のオーバーエッチングのみにより除去するようにすることができる。また複数種類のサイドウォールを形成する際にはそのエッチング時にマスク酸化膜を除去してもよく、更にはこれらとシリサイドプロテクション膜のオーバーエッチングとの組み合わせによりゲート上のマスク酸化膜を除去してもよい。

この発明の実施の形態１による製造方法を示す工程図である。 この発明の実施の形態１による製造方法を示す工程図である。 この発明の実施の形態２による製造方法を示す工程図である。 従来のこの種半導体記憶装置の製造工程を示す工程図である。 従来のこの種半導体記憶装置の製造工程を示す工程図である。

符号の説明

１ シリコン基板
３ ゲート酸化膜
４ ポリシリコン層
８ ゲート酸化膜
９ ポリシリコン層
１０ マスク酸化膜
１２ マスク酸化膜
１５ サイドウォール
１６ シリサイドプロテクション膜

Claims (5)

1. メモリセルを構成するスタックゲートトランジスタ部と周辺トランジスタ部とを有する半導体装置の製造方法において、上記スタックゲートトランジスタ部と周辺トランジスタ部のゲート電極上のマスク酸化膜を同一膜厚として形成し、上記マスク酸化膜をゲートサイドウオール形成時のオーバーエッチングにより除去することを特徴とする半導体装置の製造方法。
2. メモリセルを構成するスタックゲートトランジスタ部と周辺トランジスタ部とを有する半導体装置の製造方法において、上記スタックゲートトランジスタ部と周辺トランジスタ部のゲート電極上のマスク酸化膜を同一膜厚として形成し、上記マスク酸化膜をゲートサイドウオール形成時のオーバーエッチング及びシリサイドプロテクション膜形成時のオーバーエッチングにより除去することを特徴とする半導体装置の製造方法。
3. メモリセルを構成するスタックゲートトランジスタ部と周辺トランジスタ部とを有する半導体装置の製造方法において、上記スタックゲートトランジスタ部と周辺トランジスタ部のゲート電極上のマスク酸化膜を同一膜厚として形成し、上記マスク酸化膜を複数種類のゲートサイドウオール形成時のオーバーエッチングにより除去することを特徴とする半導体装置の製造方法。
4. メモリセルを構成するスタックゲートトランジスタ部と周辺トランジスタ部とを有する半導体装置の製造方法において、上記スタックゲートトランジスタ部と周辺トランジスタ部のゲート電極上のマスク酸化膜を同一膜厚として形成し、上記マスク酸化膜を複数種類のゲートサイドウオール形成時のオーバーエッチング及びシリサイドプロテクション膜形成時のオーバーエッチングにより除去することを特徴とする半導体装置の製造方法。
5. メモリセルを構成するスタックゲートトランジスタ部と周辺トランジスタ部とを有する半導体装置の製造方法において、上記スタックゲートトランジスタ部と周辺トランジスタ部のゲート電極上のマスク酸化膜を同一膜厚として形成し、上記マスク酸化膜をシリサイドプロテクション膜形成時のオーバーエッチングにより除去することを特徴とする半導体装置の製造方法。

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