JP2001156186A - 破壊電圧及び漏れ率が改善された、半導体メモリー装置用ゲート構造の製造方法 - Google Patents
破壊電圧及び漏れ率が改善された、半導体メモリー装置用ゲート構造の製造方法Info
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- JP2001156186A JP2001156186A JP32705299A JP32705299A JP2001156186A JP 2001156186 A JP2001156186 A JP 2001156186A JP 32705299 A JP32705299 A JP 32705299A JP 32705299 A JP32705299 A JP 32705299A JP 2001156186 A JP2001156186 A JP 2001156186A
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Abstract
(57)【要約】
【課題】 新規なインターゲート誘電体スタックを使用
する半導体メモリー装置の製造方法を提供する。 【解決手段】 本発明の重要な特徴は、窒化珪素層上に
酸窒化珪素を形成する新規なＯ／Ｎ／ＳｉＯＮ／Ｏ構造
である。本方法は、一導電性型の半導体基材上に第１絶
縁層及び第１導電層を形成することによって開始され
る。第２絶縁層は、第１二酸化珪素層、窒化珪素層、酸
窒化珪素層、及び第２二酸化珪素層を順次積み重ねるこ
とによって第１導電層上に形成される。第２導電層は、
第２絶縁層上に形成される。第１絶縁層、第１導電層、
第２絶縁層、及び第２導電層をパターン化し、フローテ
ィングゲート、インターゲート誘電層、及び制御ゲート
を形成する。最後に、ソース及びドレインを形成して、
メモリー装置を完成する。
する半導体メモリー装置の製造方法を提供する。 【解決手段】 本発明の重要な特徴は、窒化珪素層上に
酸窒化珪素を形成する新規なＯ／Ｎ／ＳｉＯＮ／Ｏ構造
である。本方法は、一導電性型の半導体基材上に第１絶
縁層及び第１導電層を形成することによって開始され
る。第２絶縁層は、第１二酸化珪素層、窒化珪素層、酸
窒化珪素層、及び第２二酸化珪素層を順次積み重ねるこ
とによって第１導電層上に形成される。第２導電層は、
第２絶縁層上に形成される。第１絶縁層、第１導電層、
第２絶縁層、及び第２導電層をパターン化し、フローテ
ィングゲート、インターゲート誘電層、及び制御ゲート
を形成する。最後に、ソース及びドレインを形成して、
メモリー装置を完成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリー装
置用のゲート構造の製造方法に関する。更に詳細には、
本発明は、ＯＮＯインターゲート誘電体が提供する電気
的性質を改良するための方法に関する。
置用のゲート構造の製造方法に関する。更に詳細には、
本発明は、ＯＮＯインターゲート誘電体が提供する電気
的性質を改良するための方法に関する。
【０００２】
【従来の技術】従来の半導体メモリー装置では、酸化珪
素フィルム／窒化珪素フィルム／酸化珪素フィルムを含
む積み重ね構造を持つインターゲートとして「ＯＮＯ」
誘電フィルムを使用する。ＯＮＯ構造は、比較的薄いフ
ィルムで良好な耐電圧及び保持特性を提供する。
素フィルム／窒化珪素フィルム／酸化珪素フィルムを含
む積み重ね構造を持つインターゲートとして「ＯＮＯ」
誘電フィルムを使用する。ＯＮＯ構造は、比較的薄いフ
ィルムで良好な耐電圧及び保持特性を提供する。
【０００３】しかしながら、半導体装置製造者には、価
格競争力を維持するために装置の有効密度を高めるよう
に、常に圧力が加えられている。ＯＮＯ誘電体フィルム
が薄くなるにつれて、ピンホールや窒化物特性の電気的
品質低下により、破壊電圧が低下し且つ漏れが生じ、メ
モリー装置の信頼性に悪影響を及ぼす。
格競争力を維持するために装置の有効密度を高めるよう
に、常に圧力が加えられている。ＯＮＯ誘電体フィルム
が薄くなるにつれて、ピンホールや窒化物特性の電気的
品質低下により、破壊電圧が低下し且つ漏れが生じ、メ
モリー装置の信頼性に悪影響を及ぼす。
【０００４】従って、フィルムの厚さを減じても高い耐
電圧及び保持特性を提供できる、半導体メモリー装置で
使用するためのインターゲート誘電フィルムに対する要
求が存在する。
電圧及び保持特性を提供できる、半導体メモリー装置で
使用するためのインターゲート誘電フィルムに対する要
求が存在する。
【０００５】特許文献における最も近く且つ明らかに関
連した技術的開発は、以下の特許を考慮することによっ
て探り出すことができる。米国特許第５，６６１，０５
６号（タケウチ）には、ＮＯ誘電スタック（ｄｉｅｌｅ
ｃｔｒｉｃ ｓｔａｃｋ）及びＮＯＮ誘電スタックの酸
化物層上の酸窒化物フォルム（ｏｘｙｎｉｔｒｉｄｅ
ｆｏｒｍｅ）が開示されている。
連した技術的開発は、以下の特許を考慮することによっ
て探り出すことができる。米国特許第５，６６１，０５
６号（タケウチ）には、ＮＯ誘電スタック（ｄｉｅｌｅ
ｃｔｒｉｃ ｓｔａｃｋ）及びＮＯＮ誘電スタックの酸
化物層上の酸窒化物フォルム（ｏｘｙｎｉｔｒｉｄｅ
ｆｏｒｍｅ）が開示されている。
【０００６】米国特許第５，５９７，７５４号（ルー
等）、米国特許第５，４２７，９６７号（サジャデ
ィ）、及び米国特許第５，６６５，６２０号（ニュイェ
ン）には、ＯＮＯスタックの形成方法が開示されてい
る。
等）、米国特許第５，４２７，９６７号（サジャデ
ィ）、及び米国特許第５，６６５，６２０号（ニュイェ
ン）には、ＯＮＯスタックの形成方法が開示されてい
る。
【０００７】米国特許第５，４４３，９９８号（メイヤ
ー）には、塩素化ＯＮＯスタックの形成方法が開示され
ている。米国特許第５，４０７，８７０号（オカダ）に
は、酸窒化物／酸化物／酸窒化物スタックが開示されて
いる。
ー）には、塩素化ＯＮＯスタックの形成方法が開示され
ている。米国特許第５，４０７，８７０号（オカダ）に
は、酸窒化物／酸化物／酸窒化物スタックが開示されて
いる。
【０００８】
【発明が解決しようとする課題】本発明の目的は、従来
のＯＮＯ積み重ねインターゲート誘電層の電気的性質
（特に耐電圧及び漏れ）を改良することである。
のＯＮＯ積み重ねインターゲート誘電層の電気的性質
（特に耐電圧及び漏れ）を改良することである。
【０００９】本発明の別の目的は、同じ厚さの従来のＯ
ＮＯ積み重ねインターゲート誘電層によって提供される
よりも耐電圧が高く且つ漏れが低い改良半導体メモリー
装置ゲートを製造するための構造及びプロセスを提供す
ることである。
ＮＯ積み重ねインターゲート誘電層によって提供される
よりも耐電圧が高く且つ漏れが低い改良半導体メモリー
装置ゲートを製造するための構造及びプロセスを提供す
ることである。
【００１０】本発明の更に別の目的は、従来のＯＮＯ積
み重ね誘電層の窒化物層で見られるピンホールの問題点
を小さくするか或いはなくすことである。本発明の他の
目的は、従来のＯＮＯ積み重ね誘電層と比較して構造応
力を小さくすることである。
み重ね誘電層の窒化物層で見られるピンホールの問題点
を小さくするか或いはなくすことである。本発明の他の
目的は、従来のＯＮＯ積み重ね誘電層と比較して構造応
力を小さくすることである。
【００１１】
【課題を解決するための手段】これらの目的を達成する
ため、本発明は、一導電性型（ｏｎｅ ｃｏｎｄｕｃｔ
ｉｖｉｔｙ ｔｙｐｅ）の半導体基材上に互いから離間
しており且つ半導体基材の導電性型とは異なる導電性型
を持つソース領域及びドレイン領域と、これらのソース
領域とドレイン領域との間のチャンネル領域上のトンネ
ル酸化部と、このトンネル酸化部上のフローティングゲ
ート電極と、フローティングゲート電極上の酸化珪素、
窒化珪素、酸窒化珪素（ｓｉｌｉｃｏｎ ｏｘｙｎｉｔ
ｒｉｄｅ）、及び酸化珪素からなる連続した層からなる
インターゲート誘電体と、インターゲート誘電体上の制
御ゲート電極とを含む、半導体メモリー装置ゲートを提
供することである。
ため、本発明は、一導電性型（ｏｎｅ ｃｏｎｄｕｃｔ
ｉｖｉｔｙ ｔｙｐｅ）の半導体基材上に互いから離間
しており且つ半導体基材の導電性型とは異なる導電性型
を持つソース領域及びドレイン領域と、これらのソース
領域とドレイン領域との間のチャンネル領域上のトンネ
ル酸化部と、このトンネル酸化部上のフローティングゲ
ート電極と、フローティングゲート電極上の酸化珪素、
窒化珪素、酸窒化珪素（ｓｉｌｉｃｏｎ ｏｘｙｎｉｔ
ｒｉｄｅ）、及び酸化珪素からなる連続した層からなる
インターゲート誘電体と、インターゲート誘電体上の制
御ゲート電極とを含む、半導体メモリー装置ゲートを提
供することである。
【００１２】更に、本発明は、半導体メモリー装置ゲー
トの製造方法を提供する。この方法は、一導電性型の半
導体基材（１０）上に第１絶縁層（１２）を形成するこ
とによって始められる。第１導電層（１４）を第１絶縁
層（１２）上に形成する。第１酸化珪素層（１６）、窒
化珪素層（１８）、酸窒化珪素層（２０）、及び第２酸
化珪素層（２２）を順次積み重ねることによって第１導
電層（１４）上に第２絶縁層を形成する。第２導電層
（２４、２６、及び２８）を第２絶縁層（１６、１８、
２０、及び２２）上に形成する。第１絶縁層（１２）を
パターン化し、トンネル酸化部を形成する。第１導電層
（１４）をパターン化し、フローティングゲート電極を
形成する。第２絶縁層（１６、１８、２０、及び２２）
をパターン化し、インターゲート誘電体を形成する。第
２導電層（２４、２６、及び２８）をパターン化し、制
御ゲートを形成する。不純物イオンを半導体基材（１
０）にフローティングゲート電極（１４）と隣接して両
側に打ち込み、半導体基材の導電性型と異なる導電性型
を持つソース領域（３０）及びドレイン領域（３２）を
形成する。側部絶縁フィルムをフローティングゲート電
極（１４）及び制御ゲート電極（２４、２６、及び２
８）の側面に形成する。
トの製造方法を提供する。この方法は、一導電性型の半
導体基材（１０）上に第１絶縁層（１２）を形成するこ
とによって始められる。第１導電層（１４）を第１絶縁
層（１２）上に形成する。第１酸化珪素層（１６）、窒
化珪素層（１８）、酸窒化珪素層（２０）、及び第２酸
化珪素層（２２）を順次積み重ねることによって第１導
電層（１４）上に第２絶縁層を形成する。第２導電層
（２４、２６、及び２８）を第２絶縁層（１６、１８、
２０、及び２２）上に形成する。第１絶縁層（１２）を
パターン化し、トンネル酸化部を形成する。第１導電層
（１４）をパターン化し、フローティングゲート電極を
形成する。第２絶縁層（１６、１８、２０、及び２２）
をパターン化し、インターゲート誘電体を形成する。第
２導電層（２４、２６、及び２８）をパターン化し、制
御ゲートを形成する。不純物イオンを半導体基材（１
０）にフローティングゲート電極（１４）と隣接して両
側に打ち込み、半導体基材の導電性型と異なる導電性型
を持つソース領域（３０）及びドレイン領域（３２）を
形成する。側部絶縁フィルムをフローティングゲート電
極（１４）及び制御ゲート電極（２４、２６、及び２
８）の側面に形成する。
【００１３】
【発明の実施の形態】次に、本発明の目的に従って、改
良インターゲート誘電体を持つ半導体メモリー装置ゲー
トを形成するための方法を詳細に説明する。改良インタ
ーゲート誘電体を持つ半導体メモリー装置ゲートの製造
工程の順序を図１に示す。添付図面は、大幅に簡略化し
てあるということに着目しなければならない。本プロセ
スは、当該技術分野で周知のように、半導体基材１０で
開始する。この半導体基材には、好ましくは、当該技術
分野で周知の絶縁、ウェル形成等の何等かの処理が既に
施してある。
良インターゲート誘電体を持つ半導体メモリー装置ゲー
トを形成するための方法を詳細に説明する。改良インタ
ーゲート誘電体を持つ半導体メモリー装置ゲートの製造
工程の順序を図１に示す。添付図面は、大幅に簡略化し
てあるということに着目しなければならない。本プロセ
スは、当該技術分野で周知のように、半導体基材１０で
開始する。この半導体基材には、好ましくは、当該技術
分野で周知の絶縁、ウェル形成等の何等かの処理が既に
施してある。
【００１４】図１に示すように、第１絶縁層１２が能動
領域上に形成されている。第１絶縁層１２は、好ましく
は、水蒸気雰囲気中での湿式プロセス又は酸素環境中で
の乾式プロセスを使用して形成できる酸化物層（トンネ
ル酸化物）である。好ましくは、第１絶縁層１２は、温
度８５０℃乃至１０５０℃の範囲、圧力９２４．５８９
kPa 乃至１０７９．９１１kPa （７１０ｔｏｒｒ乃至８
１０ｔｏｒｒ）の範囲で１０分間乃至６０分間の時間に
亘って乾式プロセスを行うことによって９０Å乃至１２
０Åの範囲の厚さまで成長させる。
領域上に形成されている。第１絶縁層１２は、好ましく
は、水蒸気雰囲気中での湿式プロセス又は酸素環境中で
の乾式プロセスを使用して形成できる酸化物層（トンネ
ル酸化物）である。好ましくは、第１絶縁層１２は、温
度８５０℃乃至１０５０℃の範囲、圧力９２４．５８９
kPa 乃至１０７９．９１１kPa （７１０ｔｏｒｒ乃至８
１０ｔｏｒｒ）の範囲で１０分間乃至６０分間の時間に
亘って乾式プロセスを行うことによって９０Å乃至１２
０Åの範囲の厚さまで成長させる。
【００１５】図１に示すように、第１導電層（例えば多
結晶珪素）１４が第１絶縁層１２上に形成される。第１
導電層１４は、シランを５７５℃乃至６５０℃で２５Pa
乃至１３０Paの圧力で熱分解することによる化学蒸着
（ＣＶＤ）プロセスを使用して形成できる。次いで、好
ましくは、燐酸イオンを打ち込むことによって、第１導
電層１４はドーピングされる。
結晶珪素）１４が第１絶縁層１２上に形成される。第１
導電層１４は、シランを５７５℃乃至６５０℃で２５Pa
乃至１３０Paの圧力で熱分解することによる化学蒸着
（ＣＶＤ）プロセスを使用して形成できる。次いで、好
ましくは、燐酸イオンを打ち込むことによって、第１導
電層１４はドーピングされる。
【００１６】次に、図１に示すように、第１二酸化珪素
層１６を第１導電層１４上に形成する。第１二酸化珪素
層１６は、４００℃乃至４５０℃の大気圧又はそれより
も低圧の酸素でシランを酸化し、テトラエトキシシラン
（ＴＥＯＳ）を６５０℃乃至７５０℃で低圧で分解し、
８５０℃乃至９００℃で低圧でジクロロシランを窒素酸
化物と反応させることによって、又は最も好ましくは８
５０℃乃至９５０℃の温度で大気圧で多結晶珪素を酸素
で酸化することによって、ＣＶＤプロセスを使用して形
成できる。第１二酸化珪素層は、好ましくは、３０Å乃
至１００Åの範囲の厚さに形成される。
層１６を第１導電層１４上に形成する。第１二酸化珪素
層１６は、４００℃乃至４５０℃の大気圧又はそれより
も低圧の酸素でシランを酸化し、テトラエトキシシラン
（ＴＥＯＳ）を６５０℃乃至７５０℃で低圧で分解し、
８５０℃乃至９００℃で低圧でジクロロシランを窒素酸
化物と反応させることによって、又は最も好ましくは８
５０℃乃至９５０℃の温度で大気圧で多結晶珪素を酸素
で酸化することによって、ＣＶＤプロセスを使用して形
成できる。第１二酸化珪素層は、好ましくは、３０Å乃
至１００Åの範囲の厚さに形成される。
【００１７】次に、図１に示すように、窒化珪素層１８
を第１二酸化珪素層１６上に形成する。窒化珪素層１８
は、シラン及びアンモニアを大気圧で７００℃乃至９０
０℃の範囲の温度で反応させるか、又は最も好ましくは
ジクロロシラン及びアンモニアを２５Pa乃至１００Paの
低圧で７００℃乃至８００℃の範囲の温度で反応させる
ことによって、ＣＶＤプロセスを使用して形成できる。
窒化珪素層１８は、好ましくは、５０Å乃至１５０Åの
範囲の厚さに形成される。
を第１二酸化珪素層１６上に形成する。窒化珪素層１８
は、シラン及びアンモニアを大気圧で７００℃乃至９０
０℃の範囲の温度で反応させるか、又は最も好ましくは
ジクロロシラン及びアンモニアを２５Pa乃至１００Paの
低圧で７００℃乃至８００℃の範囲の温度で反応させる
ことによって、ＣＶＤプロセスを使用して形成できる。
窒化珪素層１８は、好ましくは、５０Å乃至１５０Åの
範囲の厚さに形成される。
【００１８】重要な工程では、図２に示すように、ＮＯ
や最も好ましくはＮ2 Ｏ等の窒素含有ガス中で窒化珪素
層１８を処理することによって、薄い酸窒化珪素層２０
を窒化珪素層１８の上に形成する。この処理は、炉中で
行うことができ、最も好ましくは、窒化珪素層１８の迅
速熱処理（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓ
ｓｉｎｇ（ＲＴＰ））によって行うことができる。好ま
しくは、Ｎ2 Ｏガスは、９００℃乃至１１００℃の範囲
の温度で、１０kPa 乃至１００kPa の範囲の圧力で、２
０秒間乃至１８０秒間の範囲の時間に亘って、１０００
ｓｃｃｍ乃至１００００ｓｃｃｍの範囲の流量で流れ
る。酸窒化珪素層２０は、好ましくは、５Å乃至３０Å
の範囲の厚さに形成される。
や最も好ましくはＮ2 Ｏ等の窒素含有ガス中で窒化珪素
層１８を処理することによって、薄い酸窒化珪素層２０
を窒化珪素層１８の上に形成する。この処理は、炉中で
行うことができ、最も好ましくは、窒化珪素層１８の迅
速熱処理（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓ
ｓｉｎｇ（ＲＴＰ））によって行うことができる。好ま
しくは、Ｎ2 Ｏガスは、９００℃乃至１１００℃の範囲
の温度で、１０kPa 乃至１００kPa の範囲の圧力で、２
０秒間乃至１８０秒間の範囲の時間に亘って、１０００
ｓｃｃｍ乃至１００００ｓｃｃｍの範囲の流量で流れ
る。酸窒化珪素層２０は、好ましくは、５Å乃至３０Å
の範囲の厚さに形成される。
【００１９】次に、図１に示すように、上文中に説明し
たＣＶＤプロセス又は酸化プロセスを使用して第２二酸
化珪素層２２を酸窒化珪素層２０上に形成する。第２二
酸化珪素層２２は、好ましくは、２０Å乃至５０Åの範
囲の厚さに形成される。
たＣＶＤプロセス又は酸化プロセスを使用して第２二酸
化珪素層２２を酸窒化珪素層２０上に形成する。第２二
酸化珪素層２２は、好ましくは、２０Å乃至５０Åの範
囲の厚さに形成される。
【００２０】図１に示すように、第２導電層２４、２
６、２８をインターゲート誘電体層上に形成する。この
導電層は、第１多結晶珪素下層２４、タングステン珪化
物下層２６、及び多結晶珪素キャップ下層２８を含む。
第１多結晶珪素下層２４及び多結晶珪素キャップ下層２
８は、シランを温度５７５℃乃至６５０℃で２５Pa乃至
１３０Paの圧力で熱分解することによって、ＣＶＤプロ
セスを使用して形成できる。タングステン珪化物下層２
６は、当該技術分野で周知のように、スパッタリングプ
ロセス又は最も好ましくは熱蒸着プロセスを使用して形
成できる。
６、２８をインターゲート誘電体層上に形成する。この
導電層は、第１多結晶珪素下層２４、タングステン珪化
物下層２６、及び多結晶珪素キャップ下層２８を含む。
第１多結晶珪素下層２４及び多結晶珪素キャップ下層２
８は、シランを温度５７５℃乃至６５０℃で２５Pa乃至
１３０Paの圧力で熱分解することによって、ＣＶＤプロ
セスを使用して形成できる。タングステン珪化物下層２
６は、当該技術分野で周知のように、スパッタリングプ
ロセス又は最も好ましくは熱蒸着プロセスを使用して形
成できる。
【００２１】最後に、図１に示すように、第１絶縁層１
２、第１導電層１４、第２絶縁層１６、１８、２０、２
２、及び第２導電層２４、２６、２８をパターン化し、
トンネル酸化物、フローティングゲート、インターゲー
ト誘電体、及び制御ゲートの夫々を、当該技術分野で周
知のフォトリソグラフィ・プロセスを使用して形成す
る。この際、ソース３０及びドレイン３２を形成し、メ
モリー装置を完成する。
２、第１導電層１４、第２絶縁層１６、１８、２０、２
２、及び第２導電層２４、２６、２８をパターン化し、
トンネル酸化物、フローティングゲート、インターゲー
ト誘電体、及び制御ゲートの夫々を、当該技術分野で周
知のフォトリソグラフィ・プロセスを使用して形成す
る。この際、ソース３０及びドレイン３２を形成し、メ
モリー装置を完成する。
【００２２】利点 本発明は、従来技術を越える幾つかの利点を提供する。
本発明は、従来のＯＮＯスタックの利点（製造性を含
む）を維持しながら、構造応力を減少でき、Ｎ2Ｏ又は
ＮＯガスの分解により発生した酸素を使用したダングリ
ングボンドの酸化によりピンホールをなくすことができ
る。
本発明は、従来のＯＮＯスタックの利点（製造性を含
む）を維持しながら、構造応力を減少でき、Ｎ2Ｏ又は
ＮＯガスの分解により発生した酸素を使用したダングリ
ングボンドの酸化によりピンホールをなくすことができ
る。
【００２３】本発明は、耐電圧を高め、電流の漏れを少
なくし、これによって優れた性能を提供し、厚さを小さ
くできるということを示した。装置は、本発明を使用し
て（Ｏ／Ｎ／ＳｉＯＮ／Ｏ）を使用し、従来のＯＮＯプ
ロセスを使用し、及び二つの追加のプロセスを使用して
製造された。当該技術分野で周知の高周波容量−電圧
（ＨＦＣＶ）試験を使用して有効厚さを計測した。破壊
電圧（Ｖbd）は、電流が１．０×１０-6Ａに至ったとき
の電圧を計測する傾斜電圧試験を使用して決定された。
破壊電界（Ｅbd）は、Ｖbdを有効厚さで除することによ
り決定された。試験結果を図３に示す。
なくし、これによって優れた性能を提供し、厚さを小さ
くできるということを示した。装置は、本発明を使用し
て（Ｏ／Ｎ／ＳｉＯＮ／Ｏ）を使用し、従来のＯＮＯプ
ロセスを使用し、及び二つの追加のプロセスを使用して
製造された。当該技術分野で周知の高周波容量−電圧
（ＨＦＣＶ）試験を使用して有効厚さを計測した。破壊
電圧（Ｖbd）は、電流が１．０×１０-6Ａに至ったとき
の電圧を計測する傾斜電圧試験を使用して決定された。
破壊電界（Ｅbd）は、Ｖbdを有効厚さで除することによ
り決定された。試験結果を図３に示す。
【００２４】本発明をその好ましい実施例を参照して特
定的に示し且つ説明したが、本発明の精神及び範囲から
逸脱することなく、形態及び詳細について様々な変更を
行うことができるということは当業者には理解されよ
う。
定的に示し且つ説明したが、本発明の精神及び範囲から
逸脱することなく、形態及び詳細について様々な変更を
行うことができるということは当業者には理解されよ
う。
【図１】本発明を示す断面図である。
【図２】本発明の酸窒化工程を示す断面図である。
【図３】本発明を従来のＯＮＯ誘電体層と比較する実験
データを示す図である。
データを示す図である。
１０ 半導体基材 １２ 第１絶縁層 １４ 第１導電層 １６ 第１二酸化珪素層 １８ 窒化珪素層 ２０ 酸窒化珪素 ２２ 第２二酸化珪素層 ２４ 第１多結晶珪素下層 ２６ タングステン珪化物下層 ２８ 多結晶珪素キャップ下層 ３０ ソース ３２ ドレイン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョー・フイ シンガポール国 416953，ローロング・メ ラユ 66，ナンバー 03−02 (72)発明者 アンキン・ジャン シンガポール国 670137，ペティアー・ロ ード10−434，ブロック 137 Ｆターム(参考） 5F001 AA01 AA06 AA43 AA63 AB08 AF07 AG02 AG30 5F058 BA01 BD02 BD04 BD10 BD15 BF02 BF23 BF24 BF25 BF29 BF30 BF55 BF56 BF62 BF63 BF80 BJ01 BJ10 5F083 EP02 EP23 EP45 EP53 GA21 GA24 JA05 PR21 PR34 5F101 BA01 BA28 BA36 BB05 BF03 BH03 BH16
Claims (12)
- 【請求項１】 半導体メモリー装置の製造方法におい
て、 ａ）一導電性型の半導体基材上に第１絶縁層を形成する
工程と、 ｂ）前記第１絶縁層上に第１導電層を形成する工程と、 ｃ）前記第１導電層に、 ｉ）第１二酸化珪素層、 ｉｉ）窒化珪素層、 ｉｉｉ）酸窒化珪素層、及び ｉｖ）第２二酸化珪素層を順次積み重ねることによって
第２絶縁層を形成する工程と、 ｄ）前記第２絶縁層上に第２導電層を形成する工程と、 ｅ）前記第１絶縁層、前記第１導電層、前記第２絶縁
層、及び前記第２導電層をパターン化し、フローティン
グゲート、インターゲート誘電層、及び制御ゲートを形
成する工程とを含む、ことを特徴とする方法。 - 【請求項２】 前記酸窒化珪素層は、前記窒化珪素層
を、窒素含有ガス中で、９００℃乃至１１００℃の範囲
の温度で、約１０kPa 乃至１００kPa の範囲の圧力で、
２０秒乃至１８０秒の期間に亘って迅速熱処理すること
によって形成され、前記酸窒化珪素層の厚さは５Å乃至
３０Åである、請求項１に記載の方法。 - 【請求項３】 前記酸窒化珪素層は、前記窒化珪素層を
Ｎ2 Ｏガス中で処理することによって形成されている、
請求項１に記載の方法。 - 【請求項４】 前記酸窒化珪素層は、前記窒化珪素層を
ＮＯガス中で処理することによって形成されている、請
求項１に記載の方法。 - 【請求項５】 半導体メモリー装置の製造方法におい
て、 ａ）一導電性型の半導体基材上に第１絶縁層を形成する
工程と、 ｂ）前記第１絶縁層上に第１導電層を形成する工程と、 ｃ）第１二酸化珪素下層を前記第１導電層に形成する工
程と、 ｄ）窒化珪素下層を前記第１二酸化珪素下層に形成する
工程と、 ｅ）前記窒化珪素下層を窒素及び酸素を含有するガス中
で焼鈍する工程と、 ｆ）前記焼鈍済窒化珪素下層に第２二酸化珪素下層を形
成する工程と、 ｇ）前記第２二酸化珪素下層に第２導電層を形成する工
程と、 ｈ）前記第１絶縁層、前記第１導電層、前記第１二酸化
珪素下層、前記焼鈍済窒化珪素下層、前記第２二酸化珪
素下層、及び前記第２導電層をパターン化し、フローテ
ィングゲート、インターゲート誘電層、及び制御ゲート
を形成する工程と、 ｉ）ソース及びドレインを形成する工程とを含む、こと
を特徴とする方法。 - 【請求項６】 前記焼鈍済窒化珪素下層は、前記窒化珪
素層を、窒素及び酸素を含有するガス中で、９００℃乃
至１１００℃の範囲の温度で、約１０kPa 乃至１００kP
a の範囲の圧力で、２０秒乃至１８０秒の期間に亘って
迅速熱処理することによって形成される、請求項５に記
載の方法。 - 【請求項７】 前記焼鈍済窒化珪素下層は、前記窒化珪
素層をＮ2 Ｏガス中で処理することによって形成されて
いる、請求項６に記載の方法。 - 【請求項８】 前記焼鈍済窒化珪素下層は、前記窒化珪
素層をＮＯガス中で処理することによって形成されてい
る、請求項６に記載の方法。 - 【請求項９】 半導体メモリー装置の製造方法におい
て、 ａ）一導電性型の半導体基材上に第１絶縁層を形成する
工程と、 ｂ）前記第１絶縁層上に第１導電層を形成する工程と、 ｃ）第１二酸化珪素下層を前記第１導電層に形成する工
程と、 ｄ）窒化珪素下層を前記第１二酸化珪素下層に形成する
工程と、 ｅ）前記窒化珪素層を、窒素及び酸素を含有するガス中
で、９００℃乃至１１００℃の範囲の温度で、約１０kP
a 乃至１００kPa の範囲の圧力で、２０秒乃至１８０秒
の期間に亘って迅速熱処理することによって酸窒化珪素
下層を形成する工程と、 ｆ）前記酸窒化珪素下層に第２二酸化珪素下層を形成す
る工程と、 ｇ）前記第２二酸化珪素下層に第２導電層を形成する工
程と、 ｈ）前記第１絶縁層、前記第１導電層、前記第１二酸化
珪素下層、前記焼鈍済窒化珪素下層、前記第２二酸化珪
素下層、及び前記第２導電層をパターン化し、フローテ
ィングゲート、インターゲート誘電層、及び制御ゲート
を形成する工程と、 ｉ）ソース及びドレインを形成する工程とを含む、こと
を特徴とする方法。 - 【請求項１０】 前記酸窒化珪素下層は、５Å乃至３０
Åの範囲の厚さに形成される、請求項９に記載の方法。 - 【請求項１１】 前記焼鈍済窒化珪素下層は、前記窒化
珪素層をＮ2 Ｏガス中で処理することによって形成され
ている、請求項９に記載の方法。 - 【請求項１２】 前記焼鈍済窒化珪素下層は、前記窒化
珪素層をＮＯガス中で処理することによって形成されて
いる、請求項９に記載の方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32705299A JP2001156186A (ja) | 1999-11-17 | 1999-11-17 | 破壊電圧及び漏れ率が改善された、半導体メモリー装置用ゲート構造の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32705299A JP2001156186A (ja) | 1999-11-17 | 1999-11-17 | 破壊電圧及び漏れ率が改善された、半導体メモリー装置用ゲート構造の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001156186A true JP2001156186A (ja) | 2001-06-08 |
Family
ID=18194777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32705299A Pending JP2001156186A (ja) | 1999-11-17 | 1999-11-17 | 破壊電圧及び漏れ率が改善された、半導体メモリー装置用ゲート構造の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001156186A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005197686A (ja) * | 2004-01-09 | 2005-07-21 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| JP2006339624A (ja) * | 2005-05-30 | 2006-12-14 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
-
1999
- 1999-11-17 JP JP32705299A patent/JP2001156186A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005197686A (ja) * | 2004-01-09 | 2005-07-21 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| JP2006339624A (ja) * | 2005-05-30 | 2006-12-14 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
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