JPH0677433A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0677433A JPH0677433A JP4225908A JP22590892A JPH0677433A JP H0677433 A JPH0677433 A JP H0677433A JP 4225908 A JP4225908 A JP 4225908A JP 22590892 A JP22590892 A JP 22590892A JP H0677433 A JPH0677433 A JP H0677433A
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Abstract
(57)【要約】
【目的】 本発明は、半導体装置、中でもＤＲＡＭなど
のキャパシタ部の膜として、ＬＰＣＶＤ法によるシリコ
ン窒化膜で形成する方法に関するもので、その膜の耐圧
が劣化することを防ぐ製法を提供するものである。 【構成】 本発明は前記目的のために、前記シリコン窒
化膜を形成する前に、アンモニアにてパージするように
したものである。
のキャパシタ部の膜として、ＬＰＣＶＤ法によるシリコ
ン窒化膜で形成する方法に関するもので、その膜の耐圧
が劣化することを防ぐ製法を提供するものである。 【構成】 本発明は前記目的のために、前記シリコン窒
化膜を形成する前に、アンモニアにてパージするように
したものである。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置、中でも
ＤＲＡＭ（ダイナミック ランダムアクセスメモリ）な
どのメモリセルのキャパシタ部の膜形成に関するもので
ある。
ＤＲＡＭ（ダイナミック ランダムアクセスメモリ）な
どのメモリセルのキャパシタ部の膜形成に関するもので
ある。
【０００２】
【従来の技術】図２に従来のスタック（積層）型メモリ
セルの製造方法を示す。まず図２（ａ）のように、シリ
コン基板１の表面部にＬＯＣＯＳ法により厚いフィール
ド酸化膜２を選択的に形成し素子分離を行う。次にゲー
ト絶縁膜となる薄い酸化膜３ａを形成し、さらに全面に
ゲート電極を形成するためのポリシリコン３を形成し、
ＰＯＣｌ3 を拡散源としてリンをドープして導電性を持
たせる。次にゲートホトリソ（ホトリソグラフィ）と異
方性エッチングを行いゲート電極３を形成する。次に、
このゲート電極３をマスクとしてヒ素75Ａｓ+ をイオン
注入し、ソース，ドレイン４を形成することにより、図
２（ａ）のような構造を得る。次に図２（ｂ）に示すよ
うに、全面にＣＶＤＳｉＯ2 膜５を成長させ、ホトリソ
と異方性エッチングを行いセルコンタクト５ａを形成す
る。
セルの製造方法を示す。まず図２（ａ）のように、シリ
コン基板１の表面部にＬＯＣＯＳ法により厚いフィール
ド酸化膜２を選択的に形成し素子分離を行う。次にゲー
ト絶縁膜となる薄い酸化膜３ａを形成し、さらに全面に
ゲート電極を形成するためのポリシリコン３を形成し、
ＰＯＣｌ3 を拡散源としてリンをドープして導電性を持
たせる。次にゲートホトリソ（ホトリソグラフィ）と異
方性エッチングを行いゲート電極３を形成する。次に、
このゲート電極３をマスクとしてヒ素75Ａｓ+ をイオン
注入し、ソース，ドレイン４を形成することにより、図
２（ａ）のような構造を得る。次に図２（ｂ）に示すよ
うに、全面にＣＶＤＳｉＯ2 膜５を成長させ、ホトリソ
と異方性エッチングを行いセルコンタクト５ａを形成す
る。
【０００３】次にストレージ電極形成のためのポリシリ
コン６を形成し、リンをドープして導電性を持たせ、ホ
トリソ，エッチングを行いストレージ電極６を形成す
る。次にＬＰＣＶＤ法（低圧の化学的気相成長法）でシ
リコン窒化膜７を形成し、そのシリコン窒化膜７表面を
酸化することにより、キャパシタ絶縁膜を形成した後
（図示せず）、セルプレート電極８を形成しリンをドー
プして導電性を持たせ、ホトリソ，エッチングを行いセ
ルプレート電極８を形成する。
コン６を形成し、リンをドープして導電性を持たせ、ホ
トリソ，エッチングを行いストレージ電極６を形成す
る。次にＬＰＣＶＤ法（低圧の化学的気相成長法）でシ
リコン窒化膜７を形成し、そのシリコン窒化膜７表面を
酸化することにより、キャパシタ絶縁膜を形成した後
（図示せず）、セルプレート電極８を形成しリンをドー
プして導電性を持たせ、ホトリソ，エッチングを行いセ
ルプレート電極８を形成する。
【０００４】次に図２（ｃ）のように、全面にＢＰＳＧ
９を成長させた後９００℃程度の熱処理を行ない、ホト
リソ，エッチングを行ってコンタクトを形成し、アルミ
１０をスパッタ法により形成しホトリソ，エッチングを
行なうことによりこの図のようなメモリセル構造を得
る。
９を成長させた後９００℃程度の熱処理を行ない、ホト
リソ，エッチングを行ってコンタクトを形成し、アルミ
１０をスパッタ法により形成しホトリソ，エッチングを
行なうことによりこの図のようなメモリセル構造を得
る。
【０００５】
【発明が解決しようとする課題】しかしながら、前述し
たキャパシタ絶縁膜の主要構成要素であるＬＰＣＶＤ法
によるシリコン窒化膜は、素子の高集積化に伴ない６nm
以下の薄膜が必要とされるが、このように薄膜化される
と膜の耐圧の劣化が生じ、歩留りの低下が生じる。
たキャパシタ絶縁膜の主要構成要素であるＬＰＣＶＤ法
によるシリコン窒化膜は、素子の高集積化に伴ない６nm
以下の薄膜が必要とされるが、このように薄膜化される
と膜の耐圧の劣化が生じ、歩留りの低下が生じる。
【０００６】この発明は、以上述べた、シリコン窒化膜
６nm以下と薄膜化すると耐圧が劣化するという問題点を
除去し、デバイス特性に優れた高歩留りの装置を提供す
ることを目的とする。
６nm以下と薄膜化すると耐圧が劣化するという問題点を
除去し、デバイス特性に優れた高歩留りの装置を提供す
ることを目的とする。
【０００７】
【課題を解決するための手段】この発明は前述の目的の
ため、半導体装置のメモリセル絶縁膜の製造方法におい
て、シリコン窒化膜形成前に、半導体装置を入れたＬＰ
ＣＶＤ炉内にアンモニアを流入させ、パージ（置換）を
行うようにしたものである。
ため、半導体装置のメモリセル絶縁膜の製造方法におい
て、シリコン窒化膜形成前に、半導体装置を入れたＬＰ
ＣＶＤ炉内にアンモニアを流入させ、パージ（置換）を
行うようにしたものである。
【０００８】
【作用】前述のように本発明は、シリコン窒化膜を形成
する前に同一炉中において、アンモニアでパージしてか
らシリコン窒化膜を形成するようにしたので、その耐圧
が劣化せず絶縁膜の歩留りの向上が期待出来る。
する前に同一炉中において、アンモニアでパージしてか
らシリコン窒化膜を形成するようにしたので、その耐圧
が劣化せず絶縁膜の歩留りの向上が期待出来る。
【０００９】
【実施例】図１は、この発明の実施例を示す図である。
【００１０】ストレージ電極６形成迄は、前述した従来
技術（図２（ａ）（ｂ））と同じである。
技術（図２（ａ）（ｂ））と同じである。
【００１１】次に、このストレージ電極６を形成したシ
リコン基板をＬＰＣＶＤ炉内に設置した後、炉内にＮＨ
3 （アンモニア）を５０〜５００sccm流入し、炉内温度
を９００℃〜１１００℃程度で１５〜６０分パージし、
次にＳｉＨ2 Ｃｌ2 を１０〜１００sccm、ＮＨ3 を５０
〜５００sccm流し、反応温度６００℃〜８００℃、反応
圧力０．１０Torr〜０．６０Torrで４〜６nm程度のＳｉ
3 Ｎ4 膜（シリコン窒化膜）７を形成する。
リコン基板をＬＰＣＶＤ炉内に設置した後、炉内にＮＨ
3 （アンモニア）を５０〜５００sccm流入し、炉内温度
を９００℃〜１１００℃程度で１５〜６０分パージし、
次にＳｉＨ2 Ｃｌ2 を１０〜１００sccm、ＮＨ3 を５０
〜５００sccm流し、反応温度６００℃〜８００℃、反応
圧力０．１０Torr〜０．６０Torrで４〜６nm程度のＳｉ
3 Ｎ4 膜（シリコン窒化膜）７を形成する。
【００１２】キャパシタとなる上部酸化膜１２は８００
℃〜９５０℃ＷｅｔＯ2 雰囲気中でアニールを行い形成
する。これはＤｒｙＯ2 雰囲気中でもよい。これ以後
は、前述した従来技術と同様にセルプレート電極８、Ｂ
ＰＳＧ９、アルミ１０を形成して図１の構造を得る。
℃〜９５０℃ＷｅｔＯ2 雰囲気中でアニールを行い形成
する。これはＤｒｙＯ2 雰囲気中でもよい。これ以後
は、前述した従来技術と同様にセルプレート電極８、Ｂ
ＰＳＧ９、アルミ１０を形成して図１の構造を得る。
【００１３】図３に、従来方法で形成したシリコン窒化
膜と、本実施例によるシリコン窒化膜の絶縁破壊試験
（耐圧試験）の結果を示す。本実施例によれば、ピンホ
ールと呼ばれる０Ｖ近辺の破壊が従来法に比して著しく
減少している。
膜と、本実施例によるシリコン窒化膜の絶縁破壊試験
（耐圧試験）の結果を示す。本実施例によれば、ピンホ
ールと呼ばれる０Ｖ近辺の破壊が従来法に比して著しく
減少している。
【００１４】
【発明の効果】以上説明したように本発明によれば、シ
リコン窒化膜を形成する前に同一炉中において、アンモ
ニアでパージしてからシリコン窒化膜を形成するように
したので、その耐圧の劣化が起らず絶縁膜の歩留りの向
上が期待出来るのである。
リコン窒化膜を形成する前に同一炉中において、アンモ
ニアでパージしてからシリコン窒化膜を形成するように
したので、その耐圧の劣化が起らず絶縁膜の歩留りの向
上が期待出来るのである。
【図１】本発明の実施例
【図２】従来例
【図３】耐圧試験での比較図
１ シリコン基板 ２ フィールド酸化膜 ３ ゲート電極 ４ ソース、ドレイン ５ ＳｉＯ2 膜 ６ ストレージ電極 ７ シリコン窒化膜 ８ セルプレート電極 ９ ＢＰＳＧ １０ アルミ １２ 酸化膜
Claims (1)
- 【請求項１】 半導体装置におけるメモリセルのキャパ
シタ絶縁膜を低圧の化学的気相成長法によるシリコン窒
化膜で形成する製造方法において、 低圧化学気相成長炉内に前記半導体装置を入れ、前記シ
リコン窒化膜を形成する前に、前記炉内をアンモニアに
てパージすることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22590892A JP3285618B2 (ja) | 1992-08-25 | 1992-08-25 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22590892A JP3285618B2 (ja) | 1992-08-25 | 1992-08-25 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0677433A true JPH0677433A (ja) | 1994-03-18 |
| JP3285618B2 JP3285618B2 (ja) | 2002-05-27 |
Family
ID=16836776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22590892A Expired - Fee Related JP3285618B2 (ja) | 1992-08-25 | 1992-08-25 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3285618B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100492901B1 (ko) * | 1997-12-27 | 2007-11-02 | 주식회사 하이닉스반도체 | 반도체장치의고유전체캐패시터제조방법 |
| KR20170080574A (ko) | 2014-11-07 | 2017-07-10 | 산아프로 가부시키가이샤 | 술포네이트 화합물, 광산 발생제 및 포토리소그래피용 수지 조성물 |
-
1992
- 1992-08-25 JP JP22590892A patent/JP3285618B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100492901B1 (ko) * | 1997-12-27 | 2007-11-02 | 주식회사 하이닉스반도체 | 반도체장치의고유전체캐패시터제조방법 |
| KR20170080574A (ko) | 2014-11-07 | 2017-07-10 | 산아프로 가부시키가이샤 | 술포네이트 화합물, 광산 발생제 및 포토리소그래피용 수지 조성물 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3285618B2 (ja) | 2002-05-27 |
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