JPH07211791A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH07211791A JPH07211791A JP6003221A JP322194A JPH07211791A JP H07211791 A JPH07211791 A JP H07211791A JP 6003221 A JP6003221 A JP 6003221A JP 322194 A JP322194 A JP 322194A JP H07211791 A JPH07211791 A JP H07211791A
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Abstract
(57)【要約】
【目的】 デバイス特性に悪影響を及ぼすことなく、蓄
積電荷容量の大きい容量素子を形成する。 【構成】 ＤＲＡＭの情報蓄積用容量素子の下部電極１
５を形成した後、この下部電極１５上にＣＶＤ法で窒化
シリコン膜１６を堆積し、さらにこの窒化シリコン膜１
６上にＴａ2 Ｏ5 膜１７を堆積することにより、窒化シ
リコン膜１６の堆積時に下部電極１５の表面が酸化され
るのを防止する。
積電荷容量の大きい容量素子を形成する。 【構成】 ＤＲＡＭの情報蓄積用容量素子の下部電極１
５を形成した後、この下部電極１５上にＣＶＤ法で窒化
シリコン膜１６を堆積し、さらにこの窒化シリコン膜１
６上にＴａ2 Ｏ5 膜１７を堆積することにより、窒化シ
リコン膜１６の堆積時に下部電極１５の表面が酸化され
るのを防止する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
製造技術に関し、特に、容量素子の絶縁膜を高誘電率膜
で構成したＤＲＡＭ(Dynamic Random Access Memory)な
どに適用して有効な技術に関する。
製造技術に関し、特に、容量素子の絶縁膜を高誘電率膜
で構成したＤＲＡＭ(Dynamic Random Access Memory)な
どに適用して有効な技術に関する。
【０００２】
【従来の技術】ＤＲＡＭの微細化、高集積化に伴って、
情報記憶用容量素子の電荷蓄積容量を如何にして確保す
るかが重要な課題となっている。
情報記憶用容量素子の電荷蓄積容量を如何にして確保す
るかが重要な課題となっている。
【０００３】その対策として、素子の三次元化（スタッ
ク構造、トレンチ構造）や容量絶縁膜の薄膜化が追求さ
れているが、最近は、容量絶縁膜材料としてＴａ2 Ｏ
5(五酸化タンタル）や強誘電体などに代表される高誘電
率膜の開発が各分野で進められている。なかでも、Ｔａ
2 Ｏ5 は誘電率が２０〜２５と比較的高く、ＣＶＤ(Che
mical Vapor Deposition) 技術によって成膜が可能であ
るという利点があることから注目されている。
ク構造、トレンチ構造）や容量絶縁膜の薄膜化が追求さ
れているが、最近は、容量絶縁膜材料としてＴａ2 Ｏ
5(五酸化タンタル）や強誘電体などに代表される高誘電
率膜の開発が各分野で進められている。なかでも、Ｔａ
2 Ｏ5 は誘電率が２０〜２５と比較的高く、ＣＶＤ(Che
mical Vapor Deposition) 技術によって成膜が可能であ
るという利点があることから注目されている。
【０００４】従来、ＣＶＤ技術によって成膜したＴａ2
Ｏ5 膜は、膜中に酸素空位が多いためにリーク電流が大
きく、これがＣＶＤ−Ｔａ2 Ｏ5 膜を実用化する上での
妨げとなっていたが、例えば特開昭６１−３５５４８号
公報に記載されているように、このＣＶＤ−Ｔａ2 Ｏ5
膜を乾燥酸素雰囲気中でアニールすることによって酸素
欠陥が回復され、絶縁耐圧が向上することが判明した。
Ｏ5 膜は、膜中に酸素空位が多いためにリーク電流が大
きく、これがＣＶＤ−Ｔａ2 Ｏ5 膜を実用化する上での
妨げとなっていたが、例えば特開昭６１−３５５４８号
公報に記載されているように、このＣＶＤ−Ｔａ2 Ｏ5
膜を乾燥酸素雰囲気中でアニールすることによって酸素
欠陥が回復され、絶縁耐圧が向上することが判明した。
【０００５】ところが、ＤＲＡＭの情報記憶用容量素子
の下部電極（蓄積電極）には多結晶シリコン膜が用いら
れるため、その上にＴａ2 Ｏ5 膜を堆積してさらに乾燥
酸素雰囲気中で加熱処理を行うと、この多結晶シリコン
膜が酸化されてその表面に低誘電率の酸化シリコン膜が
形成され、その結果、容量絶縁膜の実効的な膜厚が増え
るので、充分な電荷蓄積容量を確保することができなく
なるという問題が生じる。
の下部電極（蓄積電極）には多結晶シリコン膜が用いら
れるため、その上にＴａ2 Ｏ5 膜を堆積してさらに乾燥
酸素雰囲気中で加熱処理を行うと、この多結晶シリコン
膜が酸化されてその表面に低誘電率の酸化シリコン膜が
形成され、その結果、容量絶縁膜の実効的な膜厚が増え
るので、充分な電荷蓄積容量を確保することができなく
なるという問題が生じる。
【０００６】そこで考えられたのが、Ｔａ2 Ｏ5 膜の堆
積に先立って多結晶シリコン膜の表面をあらかじめ窒化
処理しておく方法である。例えば「インターナショナル
・コンファレンス・オン・ソリッドステイト・デバイセ
ズ・アンド・マテリアルズ(International Conference
on Solid State Devices and Materials) 1992」Ｐ５２
１〜Ｐ５２３には、情報記憶用容量素子の下部電極を構
成する多結晶シリコン膜をＮＨ3(アンモニア）雰囲気中
で熱処理してその表面に窒化膜を形成し、Ｔａ2 Ｏ5 膜
を堆積する際に酸化シリコン膜が形成されるのを抑制す
る方法が記載されている。
積に先立って多結晶シリコン膜の表面をあらかじめ窒化
処理しておく方法である。例えば「インターナショナル
・コンファレンス・オン・ソリッドステイト・デバイセ
ズ・アンド・マテリアルズ(International Conference
on Solid State Devices and Materials) 1992」Ｐ５２
１〜Ｐ５２３には、情報記憶用容量素子の下部電極を構
成する多結晶シリコン膜をＮＨ3(アンモニア）雰囲気中
で熱処理してその表面に窒化膜を形成し、Ｔａ2 Ｏ5 膜
を堆積する際に酸化シリコン膜が形成されるのを抑制す
る方法が記載されている。
【０００７】
【発明が解決しようとする課題】しかしながら、容量素
子の下部電極を構成する多結晶シリコン膜の表面を窒化
処理する前記の技術は、その実施にあたって９００℃以
上の高温熱処理を必要とするため、下部電極の下層に形
成したメモリセル選択用ＭＩＳＦＥＴの拡散層（ソース
領域、ドレイン領域）が広がってしまうなど、デバイス
特性に悪影響を及ぼすという問題がある。
子の下部電極を構成する多結晶シリコン膜の表面を窒化
処理する前記の技術は、その実施にあたって９００℃以
上の高温熱処理を必要とするため、下部電極の下層に形
成したメモリセル選択用ＭＩＳＦＥＴの拡散層（ソース
領域、ドレイン領域）が広がってしまうなど、デバイス
特性に悪影響を及ぼすという問題がある。
【０００８】また、半導体基板を窒化処理用の装置に搬
送して多結晶シリコン膜の表面を窒化処理した後、この
半導体基板をＴａ2 Ｏ5 膜形成用のＣＶＤ装置に搬送す
る途中で窒化膜が大気に曝されると、その表面に異物や
汚染物質が付着して容量絶縁膜の信頼性が低下すること
も懸念される。
送して多結晶シリコン膜の表面を窒化処理した後、この
半導体基板をＴａ2 Ｏ5 膜形成用のＣＶＤ装置に搬送す
る途中で窒化膜が大気に曝されると、その表面に異物や
汚染物質が付着して容量絶縁膜の信頼性が低下すること
も懸念される。
【０００９】本発明の目的は、デバイス特性に悪影響を
及ぼすことなく、高誘電率の容量絶縁膜を形成すること
のできる技術を提供することにある。
及ぼすことなく、高誘電率の容量絶縁膜を形成すること
のできる技術を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１２】(1).本願の一発明は、半導体基板上に容量
素子の下部電極を形成した後、この下部電極上にＣＶＤ
法で窒化シリコン膜を堆積し、次いでこの窒化シリコン
膜上に容量素子の容量絶縁膜を構成する高誘電率膜を堆
積するものである。
素子の下部電極を形成した後、この下部電極上にＣＶＤ
法で窒化シリコン膜を堆積し、次いでこの窒化シリコン
膜上に容量素子の容量絶縁膜を構成する高誘電率膜を堆
積するものである。
【００１３】(2).本願の他の発明は、前記窒化シリコン
膜の堆積と高誘電率膜の堆積とを、半導体基板を大気に
曝すことなく一貫して行うものである。
膜の堆積と高誘電率膜の堆積とを、半導体基板を大気に
曝すことなく一貫して行うものである。
【００１４】
【作用】上記した手段(1) によれば、高温の熱処理を必
要とせずに下部電極上に窒化シリコン膜を形成すること
ができるので、デバイス特性に悪影響を及ぼすことな
く、下部電極表面の酸化膜の形成を抑制することが可能
となる。
要とせずに下部電極上に窒化シリコン膜を形成すること
ができるので、デバイス特性に悪影響を及ぼすことな
く、下部電極表面の酸化膜の形成を抑制することが可能
となる。
【００１５】上記した手段(2) によれば、窒化シリコン
膜の表面に異物や汚染物質が付着することがないので、
容量絶縁膜の信頼性の低下を防止することが可能とな
る。
膜の表面に異物や汚染物質が付着することがないので、
容量絶縁膜の信頼性の低下を防止することが可能とな
る。
【００１６】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、その繰り
返しの説明は省略する。
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、その繰り
返しの説明は省略する。
【００１７】本実施例は、情報蓄積用容量素子の容量絶
縁膜をＴａ2 Ｏ5 で構成するＤＲＡＭに適用したもので
ある。このＤＲＡＭのメモリセルの製造方法を工程順に
説明すると、まず、図１に示すように、ｐ型のシリコン
単結晶からなる半導体基板１の主面に周知の方法でｐ型
ウエル２、フィールド絶縁膜３、ゲート絶縁膜４、ｐ型
のチャネルストッパ領域５をそれぞれ形成した後、半導
体基板１の全面にＣＶＤ法で第１層目の多結晶シリコン
膜６、酸化シリコン膜７を順次堆積する。
縁膜をＴａ2 Ｏ5 で構成するＤＲＡＭに適用したもので
ある。このＤＲＡＭのメモリセルの製造方法を工程順に
説明すると、まず、図１に示すように、ｐ型のシリコン
単結晶からなる半導体基板１の主面に周知の方法でｐ型
ウエル２、フィールド絶縁膜３、ゲート絶縁膜４、ｐ型
のチャネルストッパ領域５をそれぞれ形成した後、半導
体基板１の全面にＣＶＤ法で第１層目の多結晶シリコン
膜６、酸化シリコン膜７を順次堆積する。
【００１８】次に、図２に示すように、フォトレジスト
をマスクにしたドライエッチングで上記酸化シリコン膜
７、多結晶シリコン膜６を順次エッチングすることによ
り、メモリセル選択用ＭＩＳＦＥＴのゲート電極６ａを
形成する。
をマスクにしたドライエッチングで上記酸化シリコン膜
７、多結晶シリコン膜６を順次エッチングすることによ
り、メモリセル選択用ＭＩＳＦＥＴのゲート電極６ａを
形成する。
【００１９】次に、図３に示すように、ｐ型ウエル２の
表面にｎ型不純物（例えばリン）をイオン注入してメモ
リセル選択用ＭＩＳＦＥＴのソース領域、ドレイン領域
の一部を構成するｎ- 型半導体領域８を形成した後、半
導体基板１の全面にＣＶＤ法で酸化シリコン膜を堆積
し、これを異方性エッチングで加工して前記ゲート電極
６ａの側壁にサイドウォールスペーサ９を形成する。
表面にｎ型不純物（例えばリン）をイオン注入してメモ
リセル選択用ＭＩＳＦＥＴのソース領域、ドレイン領域
の一部を構成するｎ- 型半導体領域８を形成した後、半
導体基板１の全面にＣＶＤ法で酸化シリコン膜を堆積
し、これを異方性エッチングで加工して前記ゲート電極
６ａの側壁にサイドウォールスペーサ９を形成する。
【００２０】次に、図４に示すように、半導体基板１上
の絶縁膜（ゲート絶縁膜４と同層の絶縁膜）をエッチン
グして、前記メモリセル選択用ＭＩＳＦＥＴのソース領
域、ドレイン領域の一部を構成するｎ- 型半導体領域８
の一方を露出させた後、半導体基板１の全面にＣＶＤ法
で第２層目の多結晶シリコン膜１０、Ｗ（タングステ
ン）膜１１を順次堆積し、これらを所定の形状にパター
ニングしてビット線ＢＬを形成する。このとき、多結晶
シリコン膜１０中にドープしておいたｎ型不純物（例え
ばリン）を上記ｎ- 型半導体領域８に拡散させ、ソース
領域、ドレイン領域の一部を構成するｎ+ 型半導体領域
１２を形成する。このｎ+ 型半導体領域１２は、ゲート
電極６ａに対してセルフアラインで形成される。
の絶縁膜（ゲート絶縁膜４と同層の絶縁膜）をエッチン
グして、前記メモリセル選択用ＭＩＳＦＥＴのソース領
域、ドレイン領域の一部を構成するｎ- 型半導体領域８
の一方を露出させた後、半導体基板１の全面にＣＶＤ法
で第２層目の多結晶シリコン膜１０、Ｗ（タングステ
ン）膜１１を順次堆積し、これらを所定の形状にパター
ニングしてビット線ＢＬを形成する。このとき、多結晶
シリコン膜１０中にドープしておいたｎ型不純物（例え
ばリン）を上記ｎ- 型半導体領域８に拡散させ、ソース
領域、ドレイン領域の一部を構成するｎ+ 型半導体領域
１２を形成する。このｎ+ 型半導体領域１２は、ゲート
電極６ａに対してセルフアラインで形成される。
【００２１】次に、図５に示すように、半導体基板１の
全面にＣＶＤ法でＰＳＧ(Phospho Silicate Glass)膜１
３を堆積し、このＰＳＧ膜１３および下層の絶縁膜（ゲ
ート絶縁膜４と同層の絶縁膜）をエッチングして、前記
メモリセル選択用ＭＩＳＦＥＴのソース領域、ドレイン
領域の一部を構成するｎ+ 型半導体領域１２に達するコ
ンタクトホール１４を形成した後、半導体基板１の全面
にＣＶＤ法で第３層目の多結晶シリコン膜を堆積し、こ
れを所定の形状にパターニングして情報蓄積用容量素子
の下部電極（蓄積電極）１５を形成する。このとき、多
結晶シリコン膜中にドープしておいたｎ型不純物（例え
ばリン）を上記ｎ- 型半導体領域８に拡散させ、ソース
領域、ドレイン領域の一部を構成するｎ+ 型半導体領域
１２を形成する。このｎ+ 型半導体領域１２は、ゲート
電極６ａに対してセルフアラインで形成される。
全面にＣＶＤ法でＰＳＧ(Phospho Silicate Glass)膜１
３を堆積し、このＰＳＧ膜１３および下層の絶縁膜（ゲ
ート絶縁膜４と同層の絶縁膜）をエッチングして、前記
メモリセル選択用ＭＩＳＦＥＴのソース領域、ドレイン
領域の一部を構成するｎ+ 型半導体領域１２に達するコ
ンタクトホール１４を形成した後、半導体基板１の全面
にＣＶＤ法で第３層目の多結晶シリコン膜を堆積し、こ
れを所定の形状にパターニングして情報蓄積用容量素子
の下部電極（蓄積電極）１５を形成する。このとき、多
結晶シリコン膜中にドープしておいたｎ型不純物（例え
ばリン）を上記ｎ- 型半導体領域８に拡散させ、ソース
領域、ドレイン領域の一部を構成するｎ+ 型半導体領域
１２を形成する。このｎ+ 型半導体領域１２は、ゲート
電極６ａに対してセルフアラインで形成される。
【００２２】次に、上記半導体基板１を図６に示すよう
なＣＶＤ装置１００に搬送する。このＣＶＤ装置は、ロ
ードカセット室１０１、アンロードカセット室１０２、
搬送室１０３、窒化シリコン膜形成用の第１チャンバ１
０４およびＴａ2 Ｏ5 膜形成用の第２チャンバ１０５を
備えている。
なＣＶＤ装置１００に搬送する。このＣＶＤ装置は、ロ
ードカセット室１０１、アンロードカセット室１０２、
搬送室１０３、窒化シリコン膜形成用の第１チャンバ１
０４およびＴａ2 Ｏ5 膜形成用の第２チャンバ１０５を
備えている。
【００２３】そこで、まず半導体基板１をロードカセッ
ト室１０１に収容し、このロードカセット室１０１を高
真空に排気した後、あらかじめ高真空に排気した搬送室
１０３を通じて半導体基板１を第１チャンバ１０４に搬
入し、室内を１００Ｐａ程度の高真空に設定する。
ト室１０１に収容し、このロードカセット室１０１を高
真空に排気した後、あらかじめ高真空に排気した搬送室
１０３を通じて半導体基板１を第１チャンバ１０４に搬
入し、室内を１００Ｐａ程度の高真空に設定する。
【００２４】そして、図７に示すように、半導体基板１
の全面に膜厚１〜３nm程度の薄い窒化シリコン膜１６を
堆積する。窒化シリコン膜１６は、モノシラン（ＳｉＨ
4)とアンモニア（ＮＨ3)、またはジクロルシラン（Ｓｉ
Ｈ2 Ｃｌ2)とアンモニアをプロセスガスに用い、７００
〜７５０℃程度の中温で形成する。
の全面に膜厚１〜３nm程度の薄い窒化シリコン膜１６を
堆積する。窒化シリコン膜１６は、モノシラン（ＳｉＨ
4)とアンモニア（ＮＨ3)、またはジクロルシラン（Ｓｉ
Ｈ2 Ｃｌ2)とアンモニアをプロセスガスに用い、７００
〜７５０℃程度の中温で形成する。
【００２５】このように、本実施例では、情報蓄積用容
量素子の下部電極１５上に７００〜７５０℃程度の中温
で窒化シリコン膜１６を堆積するので、メモリセル選択
用ＭＩＳＦＥＴのｎ- 型半導体領域８やｎ+ 型半導体領
域１２の広がりを抑制することができる。
量素子の下部電極１５上に７００〜７５０℃程度の中温
で窒化シリコン膜１６を堆積するので、メモリセル選択
用ＭＩＳＦＥＴのｎ- 型半導体領域８やｎ+ 型半導体領
域１２の広がりを抑制することができる。
【００２６】次に、半導体基板１を第２チャンバ１０５
に搬入して室内を１００Ｐａ程度の高真空に設定し、図
８に示すように、半導体基板１の全面にＴａ2 Ｏ5 膜
（高誘電率膜）１７を堆積する。Ｔａ2 Ｏ5 膜１７は、
Ｔａ（ＯＣ2 Ｈ5)をプロセスガスに用い、４００℃程度
の低温で形成する。
に搬入して室内を１００Ｐａ程度の高真空に設定し、図
８に示すように、半導体基板１の全面にＴａ2 Ｏ5 膜
（高誘電率膜）１７を堆積する。Ｔａ2 Ｏ5 膜１７は、
Ｔａ（ＯＣ2 Ｈ5)をプロセスガスに用い、４００℃程度
の低温で形成する。
【００２７】このように、本実施例では、情報蓄積用容
量素子の下部電極１５上に窒化シリコン膜１６を堆積し
た後、半導体基板１を大気に曝すことなく、ＣＶＤ装置
１００内で一貫してＴａ2 Ｏ5 膜１７を堆積するので、
窒化シリコン膜１６の表面に大気中の異物や汚染物質が
付着することがない。
量素子の下部電極１５上に窒化シリコン膜１６を堆積し
た後、半導体基板１を大気に曝すことなく、ＣＶＤ装置
１００内で一貫してＴａ2 Ｏ5 膜１７を堆積するので、
窒化シリコン膜１６の表面に大気中の異物や汚染物質が
付着することがない。
【００２８】次に、上記半導体基板１をいったんアンロ
ードカセット室１０２に収容した後、ＣＶＤ装置１００
から取出し、図示しないアニール装置に搬入してＴａ2
Ｏ5膜１７のアニール処理を行う。このアニール処理
は、乾燥酸素雰囲気中、８００℃程度の中温で行う。こ
のアニールにより、Ｔａ2 Ｏ5 膜１７の酸素欠陥が回復
され、絶縁耐圧が向上した信頼性の高い容量絶縁膜が得
られる。なお、このアニール処理と前後して紫外線−オ
ゾン雰囲気中、３００℃程度の低温アニールを行うこと
により、Ｔａ2 Ｏ5 膜１７の絶縁耐圧、信頼性をさらに
向上させることができる。
ードカセット室１０２に収容した後、ＣＶＤ装置１００
から取出し、図示しないアニール装置に搬入してＴａ2
Ｏ5膜１７のアニール処理を行う。このアニール処理
は、乾燥酸素雰囲気中、８００℃程度の中温で行う。こ
のアニールにより、Ｔａ2 Ｏ5 膜１７の酸素欠陥が回復
され、絶縁耐圧が向上した信頼性の高い容量絶縁膜が得
られる。なお、このアニール処理と前後して紫外線−オ
ゾン雰囲気中、３００℃程度の低温アニールを行うこと
により、Ｔａ2 Ｏ5 膜１７の絶縁耐圧、信頼性をさらに
向上させることができる。
【００２９】その後、図９に示すように、半導体基板１
の全面にＷ膜を堆積し、これを所定の形状にパターニン
グして情報蓄積用容量素子の上部電極（プレート電極）
１８を形成することにより、ＤＲＡＭのメモリセルが略
完成する。なお、上部電極１８は、Ｗに代えてＴｉＷ、
ＴｉＮ、ＴａＮなどで構成してもよい。
の全面にＷ膜を堆積し、これを所定の形状にパターニン
グして情報蓄積用容量素子の上部電極（プレート電極）
１８を形成することにより、ＤＲＡＭのメモリセルが略
完成する。なお、上部電極１８は、Ｗに代えてＴｉＷ、
ＴｉＮ、ＴａＮなどで構成してもよい。
【００３０】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００３１】前記実施例では、情報蓄積用容量素子の容
量絶縁膜を構成するＴａ2 Ｏ5 膜をＣＶＤ法で堆積した
場合について説明したが、ＣＶＤ法以外の方法、例えば
スパッタ法やゾルゲル法などを用いて堆積してもよい。
量絶縁膜を構成するＴａ2 Ｏ5 膜をＣＶＤ法で堆積した
場合について説明したが、ＣＶＤ法以外の方法、例えば
スパッタ法やゾルゲル法などを用いて堆積してもよい。
【００３２】前記実施例では、情報蓄積用容量素子の容
量絶縁膜をＴａ2 Ｏ5 膜で構成した場合について説明し
たが、Ｔａ2 Ｏ5 以外の高誘電率膜、例えば（Ｂａ，Ｓ
ｒ）ＴｉＯ3 、ＰＺＴ、ＰＬＺＴなどの強誘電体膜で構
成する場合にも適用することができる。
量絶縁膜をＴａ2 Ｏ5 膜で構成した場合について説明し
たが、Ｔａ2 Ｏ5 以外の高誘電率膜、例えば（Ｂａ，Ｓ
ｒ）ＴｉＯ3 、ＰＺＴ、ＰＬＺＴなどの強誘電体膜で構
成する場合にも適用することができる。
【００３３】本発明は、ＤＲＡＭの情報蓄積用容量素子
のみならず、容量絶縁膜を高誘電率膜で構成する容量素
子に広く適用することができる。
のみならず、容量絶縁膜を高誘電率膜で構成する容量素
子に広く適用することができる。
【００３４】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００３５】(1).本発明によれば、高温の熱処理を必要
とせずに下部電極上に窒化シリコン膜を形成することが
できるので、デバイス特性に悪影響を及ぼすことなく、
下部電極表面の酸化膜の形成を抑制することができる。
とせずに下部電極上に窒化シリコン膜を形成することが
できるので、デバイス特性に悪影響を及ぼすことなく、
下部電極表面の酸化膜の形成を抑制することができる。
【００３６】(2).本発明によれば、窒化シリコン膜の表
面に異物や汚染物質が付着することがないので、容量絶
縁膜の信頼性の低下を防止することができる。
面に異物や汚染物質が付着することがないので、容量絶
縁膜の信頼性の低下を防止することができる。
【００３７】(3).本発明によれば、絶縁耐圧および信頼
性の高い容量素子を提供することができる。
性の高い容量素子を提供することができる。
【００３８】(4).本発明によれば、容量素子の容量絶縁
膜を高誘電率膜で構成するので、電荷蓄積容量の大きい
容量素子を提供することができる。
膜を高誘電率膜で構成するので、電荷蓄積容量の大きい
容量素子を提供することができる。
【００３９】(5).本発明によれば、ＤＲＡＭの微細化を
促進することができる。
促進することができる。
【図１】本発明の一実施例であるＤＲＡＭのメモリセル
の製造工程を示す半導体基板の要部断面図である。
の製造工程を示す半導体基板の要部断面図である。
【図２】本発明の一実施例であるＤＲＡＭのメモリセル
の製造工程を示す半導体基板の要部断面図である。
の製造工程を示す半導体基板の要部断面図である。
【図３】本発明の一実施例であるＤＲＡＭのメモリセル
の製造工程を示す半導体基板の要部断面図である。
の製造工程を示す半導体基板の要部断面図である。
【図４】本発明の一実施例であるＤＲＡＭのメモリセル
の製造工程を示す半導体基板の要部断面図である。
の製造工程を示す半導体基板の要部断面図である。
【図５】本発明の一実施例であるＤＲＡＭのメモリセル
の製造工程を示す半導体基板の要部断面図である。
の製造工程を示す半導体基板の要部断面図である。
【図６】本発明で用いるＣＶＤ装置の全体構成図であ
る。
る。
【図７】本発明の一実施例であるＤＲＡＭのメモリセル
の製造工程を示す半導体基板の要部断面図である。
の製造工程を示す半導体基板の要部断面図である。
【図８】本発明の一実施例であるＤＲＡＭのメモリセル
の製造工程を示す半導体基板の要部断面図である。
の製造工程を示す半導体基板の要部断面図である。
【図９】本発明の一実施例であるＤＲＡＭのメモリセル
の製造工程を示す半導体基板の要部断面図である。
の製造工程を示す半導体基板の要部断面図である。
１ 半導体基板 ２ ｐ型ウエル ３ フィールド絶縁膜 ４ ゲート絶縁膜 ５ チャネルストッパ領域 ６ 多結晶シリコン膜 ６ａ ゲート電極 ７ 酸化シリコン膜 ８ ｎ- 型半導体領域 ９ サイドウォールスペーサ １０ 多結晶シリコン膜 １１ Ｗ膜 １２ ｎ+ 型半導体領域 １３ ＰＳＧ膜 １４ コンタクトホール １５ 下部電極（蓄積電極） １６ 窒化シリコン膜 １７ Ｔａ2 Ｏ5 膜 １８ 上部電極（プレート電極） １００ ＣＶＤ装置 １０１ ロードカセット室 １０２ アンロードカセット室 １０３ 搬送室 １０４ 第１チャンバ １０５ 第２チャンバ ＢＬ ビット線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 7210−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｃ
Claims (6)
- 【請求項１】 下部電極と、前記下部電極上に形成され
た容量絶縁膜と、前記容量絶縁膜上に形成された上部電
極とからなる容量素子を備え、前記容量素子の容量絶縁
膜がＣＶＤ法により形成された窒化シリコン膜と、前記
窒化シリコン膜上に形成された高誘電率膜とで構成され
ていることを特徴とする半導体集積回路装置。 - 【請求項２】 前記容量素子の下部電極が多結晶シリコ
ン膜で構成されていることを特徴とする請求項１記載の
半導体集積回路装置。 - 【請求項３】 前記窒化シリコン膜上に形成された高誘
電率膜がＴａ2 Ｏ5膜であることを特徴とする請求項１
または２記載の半導体集積回路装置。 - 【請求項４】 前記容量素子がＤＲＡＭのメモリセルの
情報蓄積用容量素子であることを特徴とする請求項１、
２または３記載の半導体集積回路装置。 - 【請求項５】 請求項１、２、３または４記載の半導体
集積回路装置の製造方法であって、前記容量素子の下部
電極を形成した後、シラン系化合物とアンモニアをプロ
セスガスに用いたＣＶＤ法で前記下部電極上に窒化シリ
コン膜を堆積し、次いで前記窒化シリコン膜上に高誘電
率膜を堆積することを特徴とする半導体集積回路装置の
製造方法。 - 【請求項６】 前記窒化シリコン膜の堆積と前記高誘電
率膜の堆積とを、半導体基板を大気に曝すことなく一貫
して行うことを特徴とする請求項５記載の半導体集積回
路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6003221A JPH07211791A (ja) | 1994-01-17 | 1994-01-17 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6003221A JPH07211791A (ja) | 1994-01-17 | 1994-01-17 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07211791A true JPH07211791A (ja) | 1995-08-11 |
Family
ID=11551389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6003221A Pending JPH07211791A (ja) | 1994-01-17 | 1994-01-17 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07211791A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2347787A (en) * | 1998-12-04 | 2000-09-13 | Samsung Electronics Co Ltd | Method of forming a tantalum oxide containing capacitor |
| KR100373159B1 (ko) * | 1999-11-09 | 2003-02-25 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
-
1994
- 1994-01-17 JP JP6003221A patent/JPH07211791A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2347787A (en) * | 1998-12-04 | 2000-09-13 | Samsung Electronics Co Ltd | Method of forming a tantalum oxide containing capacitor |
| KR100373159B1 (ko) * | 1999-11-09 | 2003-02-25 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
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