JPH0888330A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0888330A JPH0888330A JP6221224A JP22122494A JPH0888330A JP H0888330 A JPH0888330 A JP H0888330A JP 6221224 A JP6221224 A JP 6221224A JP 22122494 A JP22122494 A JP 22122494A JP H0888330 A JPH0888330 A JP H0888330A
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- film
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Abstract
(57)【要約】
【目的】 ウェハの貼り合わせ技術を利用してＤＲＡＭ
セルを作成し、構成の簡略化及びコンタクト抵抗の低減
をはかり得る半導体記憶装置を提供すること。 【構成】 ウェハの貼り合わせ技術を利用してＤＲＡＭ
のセル構成を実現した半導体記憶装置において、第１の
Ｓｉ基板１０の一主面上にシリコン酸化膜１１，導電層
としてのＩＴＯ膜１２，絶縁層としてのＳＴＯ膜１３及
び導電層としてのＩＴＯ膜１５を積層し、かつＳＴＯ１
３とＩＴＯ膜１５の表面を面一に形成して構成されたキ
ャパシタと、第１のＳｉ基板１０のＳＴＯ膜１３及びＩ
ＴＯ膜１５が形成された面に直接接着された第２のＳｉ
基板２０にソース・ドレイン拡散層２４，２５及びゲー
ト電極２３を形成して構成されたＭＯＳトランジスタと
からなり、ＭＯＳトランジスタのドレイン拡散層２５の
一部がＩＴＯ膜１５にダイレクトコンタクトしているこ
とを特徴とする。
セルを作成し、構成の簡略化及びコンタクト抵抗の低減
をはかり得る半導体記憶装置を提供すること。 【構成】 ウェハの貼り合わせ技術を利用してＤＲＡＭ
のセル構成を実現した半導体記憶装置において、第１の
Ｓｉ基板１０の一主面上にシリコン酸化膜１１，導電層
としてのＩＴＯ膜１２，絶縁層としてのＳＴＯ膜１３及
び導電層としてのＩＴＯ膜１５を積層し、かつＳＴＯ１
３とＩＴＯ膜１５の表面を面一に形成して構成されたキ
ャパシタと、第１のＳｉ基板１０のＳＴＯ膜１３及びＩ
ＴＯ膜１５が形成された面に直接接着された第２のＳｉ
基板２０にソース・ドレイン拡散層２４，２５及びゲー
ト電極２３を形成して構成されたＭＯＳトランジスタと
からなり、ＭＯＳトランジスタのドレイン拡散層２５の
一部がＩＴＯ膜１５にダイレクトコンタクトしているこ
とを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板の貼り合わ
せ技術を利用した半導体装置に係わり、特にダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）のセル構造等を
実現するのに適した半導体装置及びその製造方法に関す
る。
せ技術を利用した半導体装置に係わり、特にダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）のセル構造等を
実現するのに適した半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】ＤＲＡＭは、トランジスタ１個とキャパ
シタ１個からなるセルを持ち、キャパシタ部分に電荷が
あるか否かにより１ビットの情報を記録するものであ
り、セル構造が簡単なことから広く使用されている。Ｄ
ＲＡＭとして正常に動作するためには、キャパシタの容
量は約３０ｆＦ必要とされている。これは、自然界に存
在するアルファ線が素子を横切ってＳｉ基板中に電子と
ホールを生じキャパシタ中の電荷がその影響を受けて
も、正常に動作するために必要な量である。
シタ１個からなるセルを持ち、キャパシタ部分に電荷が
あるか否かにより１ビットの情報を記録するものであ
り、セル構造が簡単なことから広く使用されている。Ｄ
ＲＡＭとして正常に動作するためには、キャパシタの容
量は約３０ｆＦ必要とされている。これは、自然界に存
在するアルファ線が素子を横切ってＳｉ基板中に電子と
ホールを生じキャパシタ中の電荷がその影響を受けて
も、正常に動作するために必要な量である。
【０００３】集積度の向上と共に小さくなるセル面積の
中で３０ｆＦを確保するために、キャパシタを立体構造
とし、側面を利用することにより実効的なキャパシタ面
積を稼ぐ工夫が行われている。具体的には、４ＭＤＲＡ
Ｍにおいて、トレンチ構造やスタック構造等の立体構造
が採用され、その後世代を重ねる毎に、キャパシタ面積
の増大をはかるために、トレンチセルではトレンチの深
さが深くなり、一方スタックセルではクラウン型やフィ
ン型等複雑な構造を取っている。
中で３０ｆＦを確保するために、キャパシタを立体構造
とし、側面を利用することにより実効的なキャパシタ面
積を稼ぐ工夫が行われている。具体的には、４ＭＤＲＡ
Ｍにおいて、トレンチ構造やスタック構造等の立体構造
が採用され、その後世代を重ねる毎に、キャパシタ面積
の増大をはかるために、トレンチセルではトレンチの深
さが深くなり、一方スタックセルではクラウン型やフィ
ン型等複雑な構造を取っている。
【０００４】複雑になったセル構造を少しでも単純化す
るために最近、キャパシタ絶縁膜に従来使われてきたＳ
ｉＯ2 に代わって高誘電体材料を使おうとする試みがな
されている。注目されている材料は、ＰｂＺｒＴｉＯ3
（ＰＺＴ）やＳｒＴｉＯ3 （ＳＴＯ）のようなペロブス
カイト型高誘導電体材料で、数百に及ぶ誘電率を持つ
（ＳｉＯ2 の誘電率は３．９）。このような高誘電体材
料を用いると、２５６ＭビットＤＲＡＭや１ＧビットＤ
ＲＡＭにおいて、少なくともクラウン型やフィン型等の
複雑な構造を取る必要はなく、単純スタック構造で３０
ｆＦを実現できるものと期待されている。
るために最近、キャパシタ絶縁膜に従来使われてきたＳ
ｉＯ2 に代わって高誘電体材料を使おうとする試みがな
されている。注目されている材料は、ＰｂＺｒＴｉＯ3
（ＰＺＴ）やＳｒＴｉＯ3 （ＳＴＯ）のようなペロブス
カイト型高誘導電体材料で、数百に及ぶ誘電率を持つ
（ＳｉＯ2 の誘電率は３．９）。このような高誘電体材
料を用いると、２５６ＭビットＤＲＡＭや１ＧビットＤ
ＲＡＭにおいて、少なくともクラウン型やフィン型等の
複雑な構造を取る必要はなく、単純スタック構造で３０
ｆＦを実現できるものと期待されている。
【０００５】ＤＲＡＭが直面する最大の問題は、そのコ
ストが極めて高いものとなりつつあり、商品としての魅
力を失いつつあることであろう。如何にコスト低減化を
はかるかということが、技術開発上最も優先しなければ
ならない課題である。
ストが極めて高いものとなりつつあり、商品としての魅
力を失いつつあることであろう。如何にコスト低減化を
はかるかということが、技術開発上最も優先しなければ
ならない課題である。
【０００６】ペロブスカイト型高誘電体材料を用いれ
ば、誘電率が大きいために（例えば、ＳｉＯ2 では僅か
に３．９であるのに対し、ＳｒＴｉＯ3 では膜厚に依存
するが実用膜厚領域で２００以上）、確かにＳｉＯ2 膜
を用いる場合に比較してセル構造は幾ばくか単純化され
る。しかし、例えば１ＧビットのＤＲＡＭのようにパタ
ーンサイズが０．１５μｍ程度に小さくなると、キャパ
シタ部分に割り当てられる平面面積は０．１μｍ2 以下
であり、如何に高誘電体材料と言えども平面構造では通
常必要とされる２０〜３０ｆＦの容量を実現することは
できない。
ば、誘電率が大きいために（例えば、ＳｉＯ2 では僅か
に３．９であるのに対し、ＳｒＴｉＯ3 では膜厚に依存
するが実用膜厚領域で２００以上）、確かにＳｉＯ2 膜
を用いる場合に比較してセル構造は幾ばくか単純化され
る。しかし、例えば１ＧビットのＤＲＡＭのようにパタ
ーンサイズが０．１５μｍ程度に小さくなると、キャパ
シタ部分に割り当てられる平面面積は０．１μｍ2 以下
であり、如何に高誘電体材料と言えども平面構造では通
常必要とされる２０〜３０ｆＦの容量を実現することは
できない。
【０００７】このようにキャパシタ容量２０〜３０ｆＦ
に固執する限り、立体型のキャパシタ構造を取らざるを
得ない。さらに、従来の製造プロセスでは、浅い接合を
始めとするトランジスタ周りのために熱的に制限を受
け、高誘電体材料の性能を十分に引き出すことができな
い。例えば、１０００℃で熱処理すると高誘電体膜を流
れるリーク電流が著しく減少するとしても、従来のセル
構造ではトランジスタを先に形成しているため、キャパ
シタ工程において１０００℃の熱処理は許容されない。
に固執する限り、立体型のキャパシタ構造を取らざるを
得ない。さらに、従来の製造プロセスでは、浅い接合を
始めとするトランジスタ周りのために熱的に制限を受
け、高誘電体材料の性能を十分に引き出すことができな
い。例えば、１０００℃で熱処理すると高誘電体膜を流
れるリーク電流が著しく減少するとしても、従来のセル
構造ではトランジスタを先に形成しているため、キャパ
シタ工程において１０００℃の熱処理は許容されない。
【０００８】一方、ＤＲＡＭのセル構造を実現するため
に、ウェハの貼り合わせ技術を利用した方法が提案され
ている（特開平２−２３５３７１号公報）。この方法で
は、スタックやトレンチと同様にキャパシタ面積の増加
を招くことなくキャパシタを形成することができる。し
かしながら、この方法においても、十分なキャパシタ容
量を得ることはできない。また、上下のウェハに別々に
形成したドレイン拡散層とキャパシタ電極とを接続する
ためのコンタクト工程が必要であり、コンタクト抵抗の
増大や工程数の増加を招く問題があった。
に、ウェハの貼り合わせ技術を利用した方法が提案され
ている（特開平２−２３５３７１号公報）。この方法で
は、スタックやトレンチと同様にキャパシタ面積の増加
を招くことなくキャパシタを形成することができる。し
かしながら、この方法においても、十分なキャパシタ容
量を得ることはできない。また、上下のウェハに別々に
形成したドレイン拡散層とキャパシタ電極とを接続する
ためのコンタクト工程が必要であり、コンタクト抵抗の
増大や工程数の増加を招く問題があった。
【０００９】
【発明が解決しようとする課題】このように従来、ＤＲ
ＡＭのキャパシタ絶縁膜として高誘電体材料を用いて
も、その性能を十分に引き出すことは困難であった。ま
た、ウェハの貼り合わせを利用した方法では、ドレイン
拡散層とキャパシタ電極とを接続するためのコンタクト
工程が必要となり、コンタクト抵抗の増大や工程の複雑
化を招く問題があった。
ＡＭのキャパシタ絶縁膜として高誘電体材料を用いて
も、その性能を十分に引き出すことは困難であった。ま
た、ウェハの貼り合わせを利用した方法では、ドレイン
拡散層とキャパシタ電極とを接続するためのコンタクト
工程が必要となり、コンタクト抵抗の増大や工程の複雑
化を招く問題があった。
【００１０】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、ウェハの貼り合わせ技
術を利用してＤＲＡＭのセル等を構成することができ、
かつ構成の簡略化及びコンタクト抵抗の低減をはかり得
る半導体装置を提供することにある。
ので、その目的とするところは、ウェハの貼り合わせ技
術を利用してＤＲＡＭのセル等を構成することができ、
かつ構成の簡略化及びコンタクト抵抗の低減をはかり得
る半導体装置を提供することにある。
【００１１】また、本発明の他の目的は、ウェハの貼り
合わせ技術を利用してＤＲＡＭのセル等を製造すること
ができ、かつキャパシタ絶縁膜としての高誘電体材料の
性能を十分に引き出してキャパシタ特性の向上をはかる
ことができ、さらにコンタクト抵抗の低減、工程の簡略
化をはかり得る半導体装置の製造方法を提供することに
ある。
合わせ技術を利用してＤＲＡＭのセル等を製造すること
ができ、かつキャパシタ絶縁膜としての高誘電体材料の
性能を十分に引き出してキャパシタ特性の向上をはかる
ことができ、さらにコンタクト抵抗の低減、工程の簡略
化をはかり得る半導体装置の製造方法を提供することに
ある。
【００１２】
【課題を解決するための手段】本発明の基本的な考え方
は、第１にキャパシタ電極と拡散層との接続をダイレク
トコンタクトにして構成の簡略化とコンタクト抵抗の低
減をはかり、第２に高誘電体材料の最高性能を引き出し
て単位面積当りの容量増加をはかるという２つの方向か
ら素子構造の簡略化を実現することにある。
は、第１にキャパシタ電極と拡散層との接続をダイレク
トコンタクトにして構成の簡略化とコンタクト抵抗の低
減をはかり、第２に高誘電体材料の最高性能を引き出し
て単位面積当りの容量増加をはかるという２つの方向か
ら素子構造の簡略化を実現することにある。
【００１３】即ち、本発明（請求項１）は、２枚の基板
を貼り合わせてなる半導体装置において、第１の基板
と、この第１の基板の一主面上に形成された第１の導電
層と、この第１の導電層上に形成されたペロブスカイト
型高誘電体絶縁膜と、この絶縁膜の表面部に選択的に形
成され、かつ該絶縁膜と面一に形成された第２の導電層
と、第１の基板の絶縁膜及び第２の導電層が形成された
面に直接接着された半導体からなる第２の基板と、この
第２の基板の第２の導電層と接する位置に形成された拡
散層とを具備してなることを特徴とする。
を貼り合わせてなる半導体装置において、第１の基板
と、この第１の基板の一主面上に形成された第１の導電
層と、この第１の導電層上に形成されたペロブスカイト
型高誘電体絶縁膜と、この絶縁膜の表面部に選択的に形
成され、かつ該絶縁膜と面一に形成された第２の導電層
と、第１の基板の絶縁膜及び第２の導電層が形成された
面に直接接着された半導体からなる第２の基板と、この
第２の基板の第２の導電層と接する位置に形成された拡
散層とを具備してなることを特徴とする。
【００１４】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 第１の基板には第１，第２の導電層及びペロブスカ
イト型高誘電体絶縁膜からなるキャパシタが構成され、
第２の基板には上記の拡散層の他にゲート電極を形成し
てＭＯＳトランジスタが構成される。そして、ＭＯＳト
ランジスタのドレイン拡散層とキャパシタが接続されて
ＤＲＡＭセルが構成されること。 (2) 半導体からなる基板は、Ｓｉ又はＧａＡｓであるこ
と。 (3) 第１の基板として半導体からなる基板を用いる場合
は、第１の導電層との間にシリコン酸化膜等の絶縁膜を
形成することにより、ＳＯＩ構造とすること。 (4) 第１及び第２の導電層は、導電性酸化物からなるこ
と。 (5) ペロブスカイト型高誘電体絶縁膜は、ＳｒＴｉＯ3
であること。 (6) 第２の導電層は、ペロブスカイト型高誘電体絶縁膜
としてのＳｒＴｉＯ3 にＮｂを添加してなる層であるこ
と。 (7) 第２の導電層は、ペロブスカイト型高誘電体絶縁膜
に設けられた凹部に埋込み形成されたものであること。 (8) ペロブスカイト型高誘電体絶縁膜を挟んで第１及び
第２の導電層を上下に形成するのではなく、第１及び第
２の導電層をペロブスカイト型高誘電体絶縁膜中に所定
距離離間して埋込み形成すること。
は、次のものがあげられる。 (1) 第１の基板には第１，第２の導電層及びペロブスカ
イト型高誘電体絶縁膜からなるキャパシタが構成され、
第２の基板には上記の拡散層の他にゲート電極を形成し
てＭＯＳトランジスタが構成される。そして、ＭＯＳト
ランジスタのドレイン拡散層とキャパシタが接続されて
ＤＲＡＭセルが構成されること。 (2) 半導体からなる基板は、Ｓｉ又はＧａＡｓであるこ
と。 (3) 第１の基板として半導体からなる基板を用いる場合
は、第１の導電層との間にシリコン酸化膜等の絶縁膜を
形成することにより、ＳＯＩ構造とすること。 (4) 第１及び第２の導電層は、導電性酸化物からなるこ
と。 (5) ペロブスカイト型高誘電体絶縁膜は、ＳｒＴｉＯ3
であること。 (6) 第２の導電層は、ペロブスカイト型高誘電体絶縁膜
としてのＳｒＴｉＯ3 にＮｂを添加してなる層であるこ
と。 (7) 第２の導電層は、ペロブスカイト型高誘電体絶縁膜
に設けられた凹部に埋込み形成されたものであること。 (8) ペロブスカイト型高誘電体絶縁膜を挟んで第１及び
第２の導電層を上下に形成するのではなく、第１及び第
２の導電層をペロブスカイト型高誘電体絶縁膜中に所定
距離離間して埋込み形成すること。
【００１５】また、本発明（請求項５）は、上記構成の
半導体装置の製造方法において、第１の基板の一主面上
に第１の導電層，ペロブスカイト型高誘電体絶縁膜及び
第２の導電層を積層し、かつ絶縁膜と第２の導電層の表
面を面一にする工程と、第１の基板の絶縁膜及び第２の
導電層を形成した表面に半導体からなる第２の基板の一
主面を直接接着する工程と、第２の基板の主面に対する
裏面を研磨して所望の厚さまで薄くする工程と、第２の
基板に素子形成のための拡散層を形成し、かつ拡散層の
一部を第２の導電層にダイレクトコンタクトさせる工程
とを含むことを特徴とする。
半導体装置の製造方法において、第１の基板の一主面上
に第１の導電層，ペロブスカイト型高誘電体絶縁膜及び
第２の導電層を積層し、かつ絶縁膜と第２の導電層の表
面を面一にする工程と、第１の基板の絶縁膜及び第２の
導電層を形成した表面に半導体からなる第２の基板の一
主面を直接接着する工程と、第２の基板の主面に対する
裏面を研磨して所望の厚さまで薄くする工程と、第２の
基板に素子形成のための拡散層を形成し、かつ拡散層の
一部を第２の導電層にダイレクトコンタクトさせる工程
とを含むことを特徴とする。
【００１６】
【作用】本発明によれば、第１の基板上に形成するペロ
ブスカイト型高誘電体絶縁膜と第２の導電層を面一（絶
縁膜と導電層の各々の表面が同一平面にあり、全体とし
て平坦であること）に形成していることから、これらの
上に平坦化層等を形成することなく、第１の基板と第２
の基板を直接接着することができる。そしてこの場合、
第２の基板の所定の位置に拡散層を形成するだけで、こ
の拡散層と第２の導電層をダイレクトコンタクトさせる
ことができる。このため、コンタクト工程が不要とな
り、さらにコンタクトのための構成（層間絶縁膜，コン
タクトホール，接続電極等）も不要となる。
ブスカイト型高誘電体絶縁膜と第２の導電層を面一（絶
縁膜と導電層の各々の表面が同一平面にあり、全体とし
て平坦であること）に形成していることから、これらの
上に平坦化層等を形成することなく、第１の基板と第２
の基板を直接接着することができる。そしてこの場合、
第２の基板の所定の位置に拡散層を形成するだけで、こ
の拡散層と第２の導電層をダイレクトコンタクトさせる
ことができる。このため、コンタクト工程が不要とな
り、さらにコンタクトのための構成（層間絶縁膜，コン
タクトホール，接続電極等）も不要となる。
【００１７】キャパシタ絶縁膜にペロブスカイト型高誘
電体を用いていることから、キャパシタ容量の増大をは
かることができる。さらに、プロセス的には、一つの基
板にはキャパシタのみを形成するため、製造工程で何等
の熱的制約を受けることはなく、高誘電体材料に最も適
した熱的条件を用いることができ、高誘電体材料の最高
の性能を引き出すことが可能である。具体的には、高誘
電体膜の誘電率について本発明者らが鋭意検討を行った
結果、高誘電体膜の誘電率は格子定数と密接な関係があ
り、格子定数がバルクの値に近いほど誘電率が増加する
現象を見い出した。また、バルクに近い格子定数を実現
するためには、高誘電体膜を高温で堆積するか若しくは
高温で熱処理することが有効であることを見出した。従
って、製造工程で高誘電体材料に最も適した熱的条件を
用いることができるのは大きなメリットである。
電体を用いていることから、キャパシタ容量の増大をは
かることができる。さらに、プロセス的には、一つの基
板にはキャパシタのみを形成するため、製造工程で何等
の熱的制約を受けることはなく、高誘電体材料に最も適
した熱的条件を用いることができ、高誘電体材料の最高
の性能を引き出すことが可能である。具体的には、高誘
電体膜の誘電率について本発明者らが鋭意検討を行った
結果、高誘電体膜の誘電率は格子定数と密接な関係があ
り、格子定数がバルクの値に近いほど誘電率が増加する
現象を見い出した。また、バルクに近い格子定数を実現
するためには、高誘電体膜を高温で堆積するか若しくは
高温で熱処理することが有効であることを見出した。従
って、製造工程で高誘電体材料に最も適した熱的条件を
用いることができるのは大きなメリットである。
【００１８】また、素子構造としては、ＳＯＩ構造であ
ることからソフトエラーに対して耐性があるため３０ｆ
Ｆを必要とせず、原理的にはセンスアンプの感度に必要
な容量約５ｆＦ程度あればＤＲＡＭとして動作する。そ
のため、平面構造でも充分にＤＲＡＭとして動作する。
また、半導体基板としてＳｉを用い、ペロブスカイト型
高誘電体絶縁膜としてＳｒＴｉＯ3 （ＳＴＯ）を用いた
場合、２枚の半導体基板をより確実に接着することがで
きる。これは、ＳｉとＳＴＯとの接着がＳｉとＳｉＯ2
等との接着よりも密着性が良く強固であるためである。
ることからソフトエラーに対して耐性があるため３０ｆ
Ｆを必要とせず、原理的にはセンスアンプの感度に必要
な容量約５ｆＦ程度あればＤＲＡＭとして動作する。そ
のため、平面構造でも充分にＤＲＡＭとして動作する。
また、半導体基板としてＳｉを用い、ペロブスカイト型
高誘電体絶縁膜としてＳｒＴｉＯ3 （ＳＴＯ）を用いた
場合、２枚の半導体基板をより確実に接着することがで
きる。これは、ＳｉとＳＴＯとの接着がＳｉとＳｉＯ2
等との接着よりも密着性が良く強固であるためである。
【００１９】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。 （実施例１）図１及び図２は、本発明の第１の実施例に
係わるＤＲＡＭセルの製造工程を示す断面図である。
る。 （実施例１）図１及び図２は、本発明の第１の実施例に
係わるＤＲＡＭセルの製造工程を示す断面図である。
【００２０】まず、第１図（ａ）に示すように、第１の
Ｓｉ基板１０を１０００℃の温度で酸化して厚さ２００
ｎｍのＳｉＯ2 膜１１を形成した後、その上に第１の導
電層としてのスズ添加インジウム酸化物（ＩＴＯ）膜１
２とキャパシタ絶縁膜としてのＳｒＴｉＯ3 （ＳＴＯ）
膜１３を、Ａｒ＋Ｏ2 混合ガス（流量比１：１）を用い
て圧力１３．３Ｐａの条件でスパッタリングにより、そ
れぞれ１５０ｎｍと３００ｎｍ連続的に堆積する。続い
て、この基板を酸素中１０００℃で３０分間熱処理す
る。
Ｓｉ基板１０を１０００℃の温度で酸化して厚さ２００
ｎｍのＳｉＯ2 膜１１を形成した後、その上に第１の導
電層としてのスズ添加インジウム酸化物（ＩＴＯ）膜１
２とキャパシタ絶縁膜としてのＳｒＴｉＯ3 （ＳＴＯ）
膜１３を、Ａｒ＋Ｏ2 混合ガス（流量比１：１）を用い
て圧力１３．３Ｐａの条件でスパッタリングにより、そ
れぞれ１５０ｎｍと３００ｎｍ連続的に堆積する。続い
て、この基板を酸素中１０００℃で３０分間熱処理す
る。
【００２１】次いで、図１（ｂ）に示すように、リソグ
ラフィによりレジストパターン１４を形成し、このパタ
ーン１４をマスクとして反応性イオンエッチング法で、
ＳＴＯ膜１３のエッチングを行う。このエッチングは、
ＳＴＯ膜１３を最後まで除去するのではなく、ＳＴＯ膜
１３の膜厚が例えば１５０ｎｍとなる所で止める。
ラフィによりレジストパターン１４を形成し、このパタ
ーン１４をマスクとして反応性イオンエッチング法で、
ＳＴＯ膜１３のエッチングを行う。このエッチングは、
ＳＴＯ膜１３を最後まで除去するのではなく、ＳＴＯ膜
１３の膜厚が例えば１５０ｎｍとなる所で止める。
【００２２】次いで、レジストパターン１４を酸素プラ
ズマアッシングにより除去した後、図１（ｃ）に示すよ
うに、第２の導電層として再びＩＴＯ膜１５をスパッタ
リングにより堆積する。次いで、ケミカルメカニカルポ
リッシング（ＣＭＰ）により表面を平坦化し、図１
（ｄ）に示すように、ＩＴＯ膜１５がＳＴＯ膜１３の凹
部に埋め込まれた状態とする。
ズマアッシングにより除去した後、図１（ｃ）に示すよ
うに、第２の導電層として再びＩＴＯ膜１５をスパッタ
リングにより堆積する。次いで、ケミカルメカニカルポ
リッシング（ＣＭＰ）により表面を平坦化し、図１
（ｄ）に示すように、ＩＴＯ膜１５がＳＴＯ膜１３の凹
部に埋め込まれた状態とする。
【００２３】以上の工程により、ＳＴＯ膜１３をＩＴＯ
膜１２，１５で挟んだ構造のキャパシタが作成される。
このキャパシタは、ＳＴＯ膜１３の誘電率が極めて高い
ことから、ＩＴＯ膜１５の面積が小さくても十分な容量
を得ることができ、また、通常のＤＲＡＭ製造工程と違
って他の素子は何も作っていないため、１０００℃のよ
うな高温の熱工程を施すことが可能である。
膜１２，１５で挟んだ構造のキャパシタが作成される。
このキャパシタは、ＳＴＯ膜１３の誘電率が極めて高い
ことから、ＩＴＯ膜１５の面積が小さくても十分な容量
を得ることができ、また、通常のＤＲＡＭ製造工程と違
って他の素子は何も作っていないため、１０００℃のよ
うな高温の熱工程を施すことが可能である。
【００２４】次に、図２（ｅ）に示すように、第１のＳ
ｉ基板１０上に、第２のＳｉ基板２０を直接接着により
貼り合わせ、両者が十分に接着するように１０００℃で
熱処理する。この接着は、両者の表面を鏡面研磨して平
坦な面とし、清浄な雰囲気で接触させることにより行
う。
ｉ基板１０上に、第２のＳｉ基板２０を直接接着により
貼り合わせ、両者が十分に接着するように１０００℃で
熱処理する。この接着は、両者の表面を鏡面研磨して平
坦な面とし、清浄な雰囲気で接触させることにより行
う。
【００２５】ここで、第１及び第２のＳｉ基板１０，２
０の接着は、Ｓｉ面とＳＴＯ面との接着であるが、この
接着はＳｉ面とＳｉＯ2 面との接着よりも密着性が良く
強固なものであった。なおここで、Ｓｉ基板２０の接着
面の自然酸化膜を予め接着前に通常の清浄化処理により
除去しておくと、より接着しやすくなる。
０の接着は、Ｓｉ面とＳＴＯ面との接着であるが、この
接着はＳｉ面とＳｉＯ2 面との接着よりも密着性が良く
強固なものであった。なおここで、Ｓｉ基板２０の接着
面の自然酸化膜を予め接着前に通常の清浄化処理により
除去しておくと、より接着しやすくなる。
【００２６】次いで、図２（ｆ）に示すように、ＣＭＰ
により第２のＳｉ基板２０の厚さが２００ｎｍになるま
での研磨を行う。このようにして、トランジスタを作り
付けるためのＳｉ領域を形成する。この後は、通常のト
ランジスタを形成するプロセスと全く同一である。
により第２のＳｉ基板２０の厚さが２００ｎｍになるま
での研磨を行う。このようにして、トランジスタを作り
付けるためのＳｉ領域を形成する。この後は、通常のト
ランジスタを形成するプロセスと全く同一である。
【００２７】即ち、図２（ｇ）に示すように、素子分離
絶縁膜２１を形成した後、ＨＣｌを含む水素燃焼酸化に
より厚さ１０ｎｍのゲート酸化膜２２を形成し、さらに
多結晶Ｓｉ膜２３をＳｉＨ4 を用いる減圧ＣＶＤ法によ
って厚さ１５０ｎｍ堆積し、ＰＯＣｌ3 を用いて９００
℃で３０分間燐拡散を行う。そして、ＨＢｒを用いる反
応性イオンエッチングにより多結晶Ｓｉ膜２３のエッチ
ングを行いゲート電極を形成する。ソース２４及びドレ
イン２５は、Ａｓイオン注入により形成する。加速電圧
４０ｋｅＶで１×１０13ｃｍ-2注入し、その後９００℃
の熱処理により活性化する。
絶縁膜２１を形成した後、ＨＣｌを含む水素燃焼酸化に
より厚さ１０ｎｍのゲート酸化膜２２を形成し、さらに
多結晶Ｓｉ膜２３をＳｉＨ4 を用いる減圧ＣＶＤ法によ
って厚さ１５０ｎｍ堆積し、ＰＯＣｌ3 を用いて９００
℃で３０分間燐拡散を行う。そして、ＨＢｒを用いる反
応性イオンエッチングにより多結晶Ｓｉ膜２３のエッチ
ングを行いゲート電極を形成する。ソース２４及びドレ
イン２５は、Ａｓイオン注入により形成する。加速電圧
４０ｋｅＶで１×１０13ｃｍ-2注入し、その後９００℃
の熱処理により活性化する。
【００２８】ここで、ドレイン拡散層２５の形成と同時
に、ドレイン拡散層２５とＩＴＯ膜１５はダイレクトコ
ンタクトされることになる。このようにして、貼り合わ
せを用いたＤＲＡＭセルを形成する。
に、ドレイン拡散層２５とＩＴＯ膜１５はダイレクトコ
ンタクトされることになる。このようにして、貼り合わ
せを用いたＤＲＡＭセルを形成する。
【００２９】かくして本実施例によれば、第１のＳｉ基
板１０にキャパシタを形成し、第２のＳｉ基板２０にＭ
ＯＳトランジスタを形成し、これらの基板１０，２０を
直接接着してＭＯＳトランジスタのドレイン拡散層２５
がキャパシタの電極１５にダイレクトコンタクトしたＤ
ＲＡＭのセル構造を実現することができる。そしてこの
場合、コンタクト工程が不要であるため工程の簡略化を
はかることができる。また、コンタクト部形成のための
構成が不要、例えば層間絶縁膜，コンタクトホール，接
続電極等を設ける不要となり、構成の簡略化をはかるこ
とができると共に、コンタクト抵抗の低減をはかること
もできる。
板１０にキャパシタを形成し、第２のＳｉ基板２０にＭ
ＯＳトランジスタを形成し、これらの基板１０，２０を
直接接着してＭＯＳトランジスタのドレイン拡散層２５
がキャパシタの電極１５にダイレクトコンタクトしたＤ
ＲＡＭのセル構造を実現することができる。そしてこの
場合、コンタクト工程が不要であるため工程の簡略化を
はかることができる。また、コンタクト部形成のための
構成が不要、例えば層間絶縁膜，コンタクトホール，接
続電極等を設ける不要となり、構成の簡略化をはかるこ
とができると共に、コンタクト抵抗の低減をはかること
もできる。
【００３０】また、第１のＳｉ基板１０上にＳｉＯ2 膜
１１を形成し、この上に素子を形成するＳＯＩ構造とし
ているので、ソフトエラーに対する耐性が強くキャパシ
タ容量を２０〜３０ｆＦよりも小さくしてもよい。キャ
パシタ絶縁膜としてＳＴＯを用いた場合、その誘電率が
高いことから、キャパシタ面積を小さくしても上記の容
量を確保するのは容易である。
１１を形成し、この上に素子を形成するＳＯＩ構造とし
ているので、ソフトエラーに対する耐性が強くキャパシ
タ容量を２０〜３０ｆＦよりも小さくしてもよい。キャ
パシタ絶縁膜としてＳＴＯを用いた場合、その誘電率が
高いことから、キャパシタ面積を小さくしても上記の容
量を確保するのは容易である。
【００３１】キャパシタの電極材料として金属を用いる
と、熱処理する際に高誘電体膜との界面で酸化還元反応
が起こるため、高誘電体材料の性能を十分に発揮するに
必要な高温で処理することができない。それに対し、酸
化物導電体を電極として用いると、互いに酸化物のた
め、高温で熱処理しても界面で酸化還元反応が起こらな
い。従って、高誘電体材料の性能（例えば、リーク電流
低下をはかる等）を引き出すために必要な温度で処理す
ることが可能になる。
と、熱処理する際に高誘電体膜との界面で酸化還元反応
が起こるため、高誘電体材料の性能を十分に発揮するに
必要な高温で処理することができない。それに対し、酸
化物導電体を電極として用いると、互いに酸化物のた
め、高温で熱処理しても界面で酸化還元反応が起こらな
い。従って、高誘電体材料の性能（例えば、リーク電流
低下をはかる等）を引き出すために必要な温度で処理す
ることが可能になる。
【００３２】導電性のある酸化物としてはＩＴＯの他
に、ＷＯ3 ，ＭｏＯ3 ，ＬａＮｉＯ3，Ｎｂ添加ＳｒＴ
ｉＯ3 等のペロブスカイト型酸化物、ＰｔＯ2 ，ＩｒＯ
2 ，ＰｈＯ2 ，ＲｕＯ2 ，ＰｄＯ2 等のルチル型酸化物
等多くの酸化物が存在するが、基本的にはどの材料でも
使用することが可能である。電極パターンの形成には、
ＷＯ3 ，ＭｏＯ3 ，ＲｕＯ2 のようにドライエッチング
可能な材料の場合、ＲＩＥによるパターンを形成するこ
とが可能である。
に、ＷＯ3 ，ＭｏＯ3 ，ＬａＮｉＯ3，Ｎｂ添加ＳｒＴ
ｉＯ3 等のペロブスカイト型酸化物、ＰｔＯ2 ，ＩｒＯ
2 ，ＰｈＯ2 ，ＲｕＯ2 ，ＰｄＯ2 等のルチル型酸化物
等多くの酸化物が存在するが、基本的にはどの材料でも
使用することが可能である。電極パターンの形成には、
ＷＯ3 ，ＭｏＯ3 ，ＲｕＯ2 のようにドライエッチング
可能な材料の場合、ＲＩＥによるパターンを形成するこ
とが可能である。
【００３３】また、実施例ではＳＴＯ膜１３を途中まで
エッチングしてキャパシタ絶縁膜の膜厚を規定したが、
ＳＴＯ膜１３を途中までエッチングすることが難しい場
合は次のようにすればよい。即ち、ＳＴＯ膜１３を途中
にバッファ層を挟んだ３層構造とし、上層側のＳＴＯ膜
のエッチングをバッファ層で止め、その後にバッファ層
を除去するようにしてもよい。 （実施例２）図３は、本発明の第２の実施例に係わるＤ
ＲＡＭセルの製造工程を示す断面図である。なお、図
１，２と同一部分には同一符号を付して、その詳しい説
明は省略する。
エッチングしてキャパシタ絶縁膜の膜厚を規定したが、
ＳＴＯ膜１３を途中までエッチングすることが難しい場
合は次のようにすればよい。即ち、ＳＴＯ膜１３を途中
にバッファ層を挟んだ３層構造とし、上層側のＳＴＯ膜
のエッチングをバッファ層で止め、その後にバッファ層
を除去するようにしてもよい。 （実施例２）図３は、本発明の第２の実施例に係わるＤ
ＲＡＭセルの製造工程を示す断面図である。なお、図
１，２と同一部分には同一符号を付して、その詳しい説
明は省略する。
【００３４】この実施例が、先に説明した第１の実施例
と異なる点は、第２の導電層の形成方法にある。第１の
実施例と同様にして、Ｓｉ基板１０上にＳｉＯ2 膜１
１，ＩＴＯ膜１２及びＳＴＯ膜１３を形成する。
と異なる点は、第２の導電層の形成方法にある。第１の
実施例と同様にして、Ｓｉ基板１０上にＳｉＯ2 膜１
１，ＩＴＯ膜１２及びＳＴＯ膜１３を形成する。
【００３５】次いで、図３（ａ）に示すように、第２の
導電層形成のために、イオン注入によりＳＴＯ膜１２に
Ｎｂを選択的にイオン注入する。加速電圧は２ＭｅＶ、
ドーズ量は２×１０16ｃｍ-2とした。図には示さない
が、このイオン注入の際に、マスクとなるレジストパタ
ーンを形成してもよい。
導電層形成のために、イオン注入によりＳＴＯ膜１２に
Ｎｂを選択的にイオン注入する。加速電圧は２ＭｅＶ、
ドーズ量は２×１０16ｃｍ-2とした。図には示さない
が、このイオン注入の際に、マスクとなるレジストパタ
ーンを形成してもよい。
【００３６】次いで、図３（ｂ）に示すように、第１の
Ｓｉ基板１０上に、第２のＳｉ基板２０を直接接着によ
り貼り合わせ、両者が十分に接着するように１０００℃
で熱処理する。この接着の際の加熱により、先にイオン
注入したＮｂがＳＴＯ膜１３中に拡散され、Ｎｂ添加Ｓ
ＴＯからなる電極層３５が形成される。
Ｓｉ基板１０上に、第２のＳｉ基板２０を直接接着によ
り貼り合わせ、両者が十分に接着するように１０００℃
で熱処理する。この接着の際の加熱により、先にイオン
注入したＮｂがＳＴＯ膜１３中に拡散され、Ｎｂ添加Ｓ
ＴＯからなる電極層３５が形成される。
【００３７】これ以降は、第１の実施例と同様に、第２
のＳｉ基板２０の研磨、ＭＯＳトランジスタ形成工程を
行うことにより、図３（ｃ）に示すようにＤＲＡＭセル
が製造される。
のＳｉ基板２０の研磨、ＭＯＳトランジスタ形成工程を
行うことにより、図３（ｃ）に示すようにＤＲＡＭセル
が製造される。
【００３８】かくして得られるＤＲＡＭのセル構造は、
基本的に第１の実施例と同じ構造であり、第１の実施例
と同様の効果が得られる。また、第２の導電層３５を形
成するための構成が第１の実施例よりも簡略化されるの
で、製造工程のより一層の簡略化をはかることができ
る。 （実施例３）図４は、本発明の第３の実施例に係わるＤ
ＲＡＭセルの製造工程を示す断面図である。なお、図
１，２と同一部分には同一符号を付して、その詳しい説
明は省略する。
基本的に第１の実施例と同じ構造であり、第１の実施例
と同様の効果が得られる。また、第２の導電層３５を形
成するための構成が第１の実施例よりも簡略化されるの
で、製造工程のより一層の簡略化をはかることができ
る。 （実施例３）図４は、本発明の第３の実施例に係わるＤ
ＲＡＭセルの製造工程を示す断面図である。なお、図
１，２と同一部分には同一符号を付して、その詳しい説
明は省略する。
【００３９】まず、図４（ａ）に示すように、第１のＳ
ｉ基板１０を１０００℃で水素燃焼酸化し、厚さ２００
ｎｍのＳｉＯ2 膜１１を形成する。この酸化膜１１上に
ＳＴＯ膜１３をスパッタリング法により、厚さ５００ｎ
ｍ堆積する。続いてレジストを厚さ２．２μｍ塗布し、
露光現像してレジストパターン４１を形成する。
ｉ基板１０を１０００℃で水素燃焼酸化し、厚さ２００
ｎｍのＳｉＯ2 膜１１を形成する。この酸化膜１１上に
ＳＴＯ膜１３をスパッタリング法により、厚さ５００ｎ
ｍ堆積する。続いてレジストを厚さ２．２μｍ塗布し、
露光現像してレジストパターン４１を形成する。
【００４０】この状態で、高加速イオン注入装置を用い
てＮｂのイオン注入を行う。加速電圧は２ＭｅＶ、ドー
ズ量は２×１０16ｃｍ-2とした。その後、レジストパタ
ーン４１を除去する。このようにして図４（ｂ）に示す
ように、ＳＴＯ膜１３の厚み方向ではなく面方向に離間
した電極層４５を形成する。
てＮｂのイオン注入を行う。加速電圧は２ＭｅＶ、ドー
ズ量は２×１０16ｃｍ-2とした。その後、レジストパタ
ーン４１を除去する。このようにして図４（ｂ）に示す
ように、ＳＴＯ膜１３の厚み方向ではなく面方向に離間
した電極層４５を形成する。
【００４１】次いで、図４（ｃ）に示すように、第２の
Ｓｉ基板２０を貼り合わせ、両ウエーハを十分に密着さ
せるために１０００℃で熱処理する。その後、第２のＳ
ｉ基板２０をＣＭＰにより表面から厚さ２００ｎｍ残る
ところまで研磨する。
Ｓｉ基板２０を貼り合わせ、両ウエーハを十分に密着さ
せるために１０００℃で熱処理する。その後、第２のＳ
ｉ基板２０をＣＭＰにより表面から厚さ２００ｎｍ残る
ところまで研磨する。
【００４２】これ以降は、第１の実施例と全く同様のプ
ロセスによりトランジスタを形成することにより、図４
（ｄ）に示す構成が得られる。本実施例の長所は、ＳＴ
Ｏ膜１３の膜厚を変えることによりキャパシタ面積を変
えることが可能であることと、キャパシタの下にＳｉＯ
2 膜１１を敷いておりＳＯＩ構造になっているため、Ｄ
ＲＡＭとしての動作にソフトエラー耐性があり３０ｆＦ
もの大きな容量を必要としないことである。
ロセスによりトランジスタを形成することにより、図４
（ｄ）に示す構成が得られる。本実施例の長所は、ＳＴ
Ｏ膜１３の膜厚を変えることによりキャパシタ面積を変
えることが可能であることと、キャパシタの下にＳｉＯ
2 膜１１を敷いておりＳＯＩ構造になっているため、Ｄ
ＲＡＭとしての動作にソフトエラー耐性があり３０ｆＦ
もの大きな容量を必要としないことである。
【００４３】なお、導電性酸化物電極の形成方法は、Ｓ
ＴＯへのＮｂのイオン注入に限らない。例えば、図５
（ａ）に示すように、ＲｕＯ2 やＷＯ3 のようなドライ
エッチング可能な材料５２をＳｉＯ2 膜１１上に堆積
し、レジストパターン５１に沿ってエッチングして電極
パターン５５を先に形成する。レジストパターン５１を
剥離した後、Ｓｒ（ＤＰＭ）2 ／Ｔｉ（i-Pro ）3 をソ
ースガスとして用いる減圧ＣＶＤ法により、図５（ｂ）
に示すように、ＳＴＯ膜１３を堆積する。そして、図５
（ｃ）に示すように、ＣＭＰにより余分のＳＴＯ膜１３
を除去するようにしてもよい。 （実施例４）図６は、本発明の第５の実施例に係わるＤ
ＲＡＭセルの製造工程を示す断面図である。なお、図
１，２と同一部分には同一符号を付して、その詳しい説
明は省略する。
ＴＯへのＮｂのイオン注入に限らない。例えば、図５
（ａ）に示すように、ＲｕＯ2 やＷＯ3 のようなドライ
エッチング可能な材料５２をＳｉＯ2 膜１１上に堆積
し、レジストパターン５１に沿ってエッチングして電極
パターン５５を先に形成する。レジストパターン５１を
剥離した後、Ｓｒ（ＤＰＭ）2 ／Ｔｉ（i-Pro ）3 をソ
ースガスとして用いる減圧ＣＶＤ法により、図５（ｂ）
に示すように、ＳＴＯ膜１３を堆積する。そして、図５
（ｃ）に示すように、ＣＭＰにより余分のＳＴＯ膜１３
を除去するようにしてもよい。 （実施例４）図６は、本発明の第５の実施例に係わるＤ
ＲＡＭセルの製造工程を示す断面図である。なお、図
１，２と同一部分には同一符号を付して、その詳しい説
明は省略する。
【００４４】この実施例が、先に説明した第１の実施例
と異なる点は、第２の導電層を第２のＳｉ基板側に設け
る点にある。まず、図６（ａ）に示すように、第１のＳ
ｉ基板１０を９５０℃で酸化して厚さ１００ｎｍのＳｉ
Ｏ2 膜１１を形成する。続いて、スズ添加インジウム酸
化物（ＩＴＯ）膜１２とＢａ0.5 Ｓｒ0.5 ＴｉＯ3 （Ｂ
ＳＴＯ）膜６５を、Ａｒ＋Ｏ2 混合ガス（流量比１：
１）を用いて圧力１３．３Ｐａの条件でスパッタリング
によりそれぞれ１５０ｎｍと３０ｎｍ連続的に堆積す
る。堆積する際の基板温度は、ＩＴＯの場合は４００
℃、ＢＳＴＯの場合は６００℃とする。
と異なる点は、第２の導電層を第２のＳｉ基板側に設け
る点にある。まず、図６（ａ）に示すように、第１のＳ
ｉ基板１０を９５０℃で酸化して厚さ１００ｎｍのＳｉ
Ｏ2 膜１１を形成する。続いて、スズ添加インジウム酸
化物（ＩＴＯ）膜１２とＢａ0.5 Ｓｒ0.5 ＴｉＯ3 （Ｂ
ＳＴＯ）膜６５を、Ａｒ＋Ｏ2 混合ガス（流量比１：
１）を用いて圧力１３．３Ｐａの条件でスパッタリング
によりそれぞれ１５０ｎｍと３０ｎｍ連続的に堆積す
る。堆積する際の基板温度は、ＩＴＯの場合は４００
℃、ＢＳＴＯの場合は６００℃とする。
【００４５】次いで、図６（ｂ）に示すように、第２の
Ｓｉ基板２０に、ＳＴＯ膜６１をＡｒと酸素の混合ガス
（混合比１対１、圧力１３．３Ｐａ）を用いるスパッタ
リングにより厚さ１５０ｎｍ形成する。この時の基板温
度は５００℃に保つ。このようにして形成したＳＴＯ膜
６１上にフォトレジストを塗布し光リソグラフィ法によ
り電極パターンを形成し、その上からＮｂ膜をスパッタ
リングにより厚さ３０ｎｍ堆積し、リフトオフ法により
レジストを除去してＮｂ膜６２を電極パターン状に残
す。この後、酸素雰囲気中で８５０℃で３０分間熱処理
して前記ＳＴＯ膜６１中にＮｂを拡散させる。この拡散
中にＮｂは表面から酸化されて酸化Ｎｂに変わるので、
ＨＦに浸漬することにより酸化Ｎｂ膜６２を除去して電
極であるＮｂ添加ＳＴＯ膜６３を形成する。なお、この
Ｎｂ添加ＳＴＯ膜６３の形成は、ＮｂをＳＴＯに選択的
にイオン注入することによって行うことも可能である。
Ｓｉ基板２０に、ＳＴＯ膜６１をＡｒと酸素の混合ガス
（混合比１対１、圧力１３．３Ｐａ）を用いるスパッタ
リングにより厚さ１５０ｎｍ形成する。この時の基板温
度は５００℃に保つ。このようにして形成したＳＴＯ膜
６１上にフォトレジストを塗布し光リソグラフィ法によ
り電極パターンを形成し、その上からＮｂ膜をスパッタ
リングにより厚さ３０ｎｍ堆積し、リフトオフ法により
レジストを除去してＮｂ膜６２を電極パターン状に残
す。この後、酸素雰囲気中で８５０℃で３０分間熱処理
して前記ＳＴＯ膜６１中にＮｂを拡散させる。この拡散
中にＮｂは表面から酸化されて酸化Ｎｂに変わるので、
ＨＦに浸漬することにより酸化Ｎｂ膜６２を除去して電
極であるＮｂ添加ＳＴＯ膜６３を形成する。なお、この
Ｎｂ添加ＳＴＯ膜６３の形成は、ＮｂをＳＴＯに選択的
にイオン注入することによって行うことも可能である。
【００４６】次いで、図６（ｃ）に示すように、第１の
Ｓｉ基板１０と第２のＳｉ基板２０とを、ＢＳＴＯ膜６
５と電極であるＮｂ添加ＳＴＯ膜６３とが合わさるよう
に貼り合わせ、酸素雰囲気中、１０００℃で２時間熱処
理して両基板を接着する。その後、ＣＭＰにより第２の
Ｓｉ基板２０の厚さが６０ｎｍになるまでの研磨を行
う。このようにして、トランジスタを作り付けるための
Ｓｉ領域を形成する。これ以降は、第１の実施例と同様
に、ＭＯＳトランジスタ形成工程を行うことにより、図
６（ｄ）に示すようにＤＲＡＭセルが製造される。 （実施例５）図７は、本発明の第５の実施例に係わるＤ
ＲＡＭセルの製造工程を示す断面図である。
Ｓｉ基板１０と第２のＳｉ基板２０とを、ＢＳＴＯ膜６
５と電極であるＮｂ添加ＳＴＯ膜６３とが合わさるよう
に貼り合わせ、酸素雰囲気中、１０００℃で２時間熱処
理して両基板を接着する。その後、ＣＭＰにより第２の
Ｓｉ基板２０の厚さが６０ｎｍになるまでの研磨を行
う。このようにして、トランジスタを作り付けるための
Ｓｉ領域を形成する。これ以降は、第１の実施例と同様
に、ＭＯＳトランジスタ形成工程を行うことにより、図
６（ｄ）に示すようにＤＲＡＭセルが製造される。 （実施例５）図７は、本発明の第５の実施例に係わるＤ
ＲＡＭセルの製造工程を示す断面図である。
【００４７】この実施例は、第２のＳｉ基板側にキャパ
シタの一方の電極を形成するものである。第１のＳｉ基
板１０には第１の実施例と同様に、ＳｉＯ2 膜１１，Ｉ
ＴＯ膜１２及びＳＴＯ膜１３を形成する。
シタの一方の電極を形成するものである。第１のＳｉ基
板１０には第１の実施例と同様に、ＳｉＯ2 膜１１，Ｉ
ＴＯ膜１２及びＳＴＯ膜１３を形成する。
【００４８】一方、図７（ａ）に示すように、第２のＳ
ｉ基板２０を９５０℃で酸化して厚さ１０ｎｍの酸化膜
７１を形成する。この酸化膜７１上にＳｉＨ2 Ｃｌ2 と
ＮＨ3 混合ガスを用いる熱ＣＶＤ法により基板温度７０
０℃でＳｉＮ膜７２を厚さ１００ｎｍ堆積する。そし
て、フォトリソグラフィ法によりレジストで電極パター
ンを形成し、それをマスクとしてＣＨＦ3 ガスを用いる
反応性イオンエッチング法により該ＳｉＮ膜７２と酸化
膜７１とをエッチングした後、レジストを剥離する。
ｉ基板２０を９５０℃で酸化して厚さ１０ｎｍの酸化膜
７１を形成する。この酸化膜７１上にＳｉＨ2 Ｃｌ2 と
ＮＨ3 混合ガスを用いる熱ＣＶＤ法により基板温度７０
０℃でＳｉＮ膜７２を厚さ１００ｎｍ堆積する。そし
て、フォトリソグラフィ法によりレジストで電極パター
ンを形成し、それをマスクとしてＣＨＦ3 ガスを用いる
反応性イオンエッチング法により該ＳｉＮ膜７２と酸化
膜７１とをエッチングした後、レジストを剥離する。
【００４９】次いで、図７（ｂ）に示すように、バリア
メタルとしてＴｉＮ膜７３を厚さ３０ｎｍ、キャパシタ
電極としてＩＴＯ膜７４を厚さ１５０ｎｍスパッタリン
グにより堆積する。
メタルとしてＴｉＮ膜７３を厚さ３０ｎｍ、キャパシタ
電極としてＩＴＯ膜７４を厚さ１５０ｎｍスパッタリン
グにより堆積する。
【００５０】次いで、図７（ｃ）に示すように、ＣＭＰ
によりＩＴＯ膜７４とＴｉＮ膜７３とを連続的に研磨
し、凹部にのみＴｉＮ膜７３とＩＴＯ膜７４を残す。そ
の後、第１の実施例と同様に基板の貼り合わせを行い、
第２のＳｉ基板側にＭＯＳトランジスタを形成する。
によりＩＴＯ膜７４とＴｉＮ膜７３とを連続的に研磨
し、凹部にのみＴｉＮ膜７３とＩＴＯ膜７４を残す。そ
の後、第１の実施例と同様に基板の貼り合わせを行い、
第２のＳｉ基板側にＭＯＳトランジスタを形成する。
【００５１】なお、本発明は上述した各実施例に限定さ
れるものではない。実施例では、ペロブスカイト型高誘
電体絶縁膜としてＳＴＯやＢＳＴＯを用いたが、これに
限らずＰｂＺｒＴｉＯ3 （ＰＺＴ），ＰｂＺｒＬａＴｉ
Ｏ3 （ＰＬＺＴ），ＢａＴｉＯ3 （ＢＳＴ）等を用いる
こともできる。さらに、半導体からなる第２の基板は必
ずしもＳｉに限るものではなく、ＧａＡｓ等の化合物半
導体を用いることも可能である。さらに、第１の基板と
しては、Ｓｉ等の半導体基板、ＳｉＯ2 等の絶縁物から
なる基板等を用いることが可能であるが、要は支持体と
して作用するものであればよい。
れるものではない。実施例では、ペロブスカイト型高誘
電体絶縁膜としてＳＴＯやＢＳＴＯを用いたが、これに
限らずＰｂＺｒＴｉＯ3 （ＰＺＴ），ＰｂＺｒＬａＴｉ
Ｏ3 （ＰＬＺＴ），ＢａＴｉＯ3 （ＢＳＴ）等を用いる
こともできる。さらに、半導体からなる第２の基板は必
ずしもＳｉに限るものではなく、ＧａＡｓ等の化合物半
導体を用いることも可能である。さらに、第１の基板と
しては、Ｓｉ等の半導体基板、ＳｉＯ2 等の絶縁物から
なる基板等を用いることが可能であるが、要は支持体と
して作用するものであればよい。
【００５２】また、本発明はＤＲＡＭのメモリセルに限
らず、キャパシタを有する各種の機能素子の製造に適用
することができる。その他、本発明の要旨を逸脱しない
範囲で、種々変形して実施することができる。
らず、キャパシタを有する各種の機能素子の製造に適用
することができる。その他、本発明の要旨を逸脱しない
範囲で、種々変形して実施することができる。
【００５３】
【発明の効果】以上詳述したように本発明によれば、キ
ャパシタ電極と拡散層との接続をダイレクトコンタクト
にし、さらにキャパシタ絶縁膜としてペロブスカイト型
高誘電体材料を用いることにより、ウェハの貼り合わせ
技術を利用したＤＲＡＭセル等の構成の簡略化及びコン
タクト抵抗の低減をはかることができる。また、キャパ
シタ絶縁膜としての高誘電体材料の性能を十分に引き出
してキャパシタ特性の向上をはかることができ、さらに
コンタクト抵抗の低減、工程の簡略化をはかることがで
きる。
ャパシタ電極と拡散層との接続をダイレクトコンタクト
にし、さらにキャパシタ絶縁膜としてペロブスカイト型
高誘電体材料を用いることにより、ウェハの貼り合わせ
技術を利用したＤＲＡＭセル等の構成の簡略化及びコン
タクト抵抗の低減をはかることができる。また、キャパ
シタ絶縁膜としての高誘電体材料の性能を十分に引き出
してキャパシタ特性の向上をはかることができ、さらに
コンタクト抵抗の低減、工程の簡略化をはかることがで
きる。
【図１】第１の実施例に係わるＤＲＡＭセルの製造工程
の前半を示す断面図。
の前半を示す断面図。
【図２】第１の実施例に係わるＤＲＡＭセルの製造工程
の後半を示す断面図。
の後半を示す断面図。
【図３】第２の実施例に係わるＤＲＡＭセルの製造工程
を示す断面図。
を示す断面図。
【図４】第３の実施例に係わるＤＲＡＭセルの製造工程
を示す断面図。
を示す断面図。
【図５】第３の実施例の変形例を示す断面図。
【図６】第４の実施例に係わるＤＲＡＭセルの製造工程
を示す断面図。
を示す断面図。
【図７】第５の実施例に係わるＤＲＡＭセルの製造工程
を示す断面図。
を示す断面図。
１０…第１のＳｉ基板 １１…ＳｉＯ2 膜 １２…ＩＴＯ膜（第１の導電層） １３…ＳｒＴｉＯ3 （ＳＴＯ）膜 １４…レジストパターン １５…ＩＴＯ膜（第２の導電層） ２０…第２のＳｉ基板 ２１…素子分離絶縁膜 ２２…ゲート酸化膜 ２３…ゲート電極 ２４…ソース拡散層 ２５…ドレイン拡散層 ３５，４５，５５…電極層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9056−4Ｍ Ｈ０１Ｌ 29/78 ６１３ Ｂ
Claims (7)
- 【請求項１】第１の基板と、この第１の基板の一主面上
に形成された第１の導電層と、この第１の導電層上に形
成されたペロブスカイト型高誘電体絶縁膜と、この絶縁
膜の表面部に選択的に形成され、かつ該絶縁膜と面一に
形成された第２の導電層と、第１の基板の前記絶縁膜及
び第２の導電層が形成された面に直接接着された半導体
からなる第２の基板と、この第２の基板の第２の導電層
と接する位置に形成された拡散層とを具備してなること
を特徴とする半導体装置。 - 【請求項２】第１のシリコン基板の一主面上にシリコン
酸化膜，第１の導電層，ペロブスカイト型高誘電体絶縁
膜及び第２の導電層を積層し、かつ絶縁膜と第２の導電
層の表面を面一に形成して構成されたキャパシタと、 第１のシリコン基板の前記絶縁膜及び第２の導電層が形
成された面に直接接着された第２のシリコン基板にソー
ス・ドレイン拡散層及びゲート電極を形成して構成され
たＭＯＳトランジスタとからなり、 前記ＭＯＳトランジスタのソース・ドレイン拡散層の一
部が第２の導電層にダイレクトコンタクトしていること
を特徴とする半導体装置。 - 【請求項３】前記ペロブスカイト型高誘電体絶縁膜はＳ
ｒＴｉＯ3 であり、第２の導電層はこのＳｒＴｉＯ3 に
Ｎｂを添加してなる層であることを特徴とする請求項１
又は２に記載の半導体装置。 - 【請求項４】第１のシリコン基板の一主面上にシリコン
酸化膜を介してペロブスカイト型高誘電体絶縁膜を形成
し、かつこの絶縁膜中に所定距離離間して導電層を埋込
み形成してなるキャパシタと、 第１のシリコン基板の前記絶縁膜及び導電層が形成され
た面に直接接着された第２のシリコン基板にソース・ド
レイン拡散層及びゲート電極を形成して構成されたＭＯ
Ｓトランジスタとからなり、 前記ＭＯＳトランジスタのソース・ドレイン拡散層の一
部が前記導電層の一方にダイレクトコンタクトしている
ことを特徴とする半導体装置。 - 【請求項５】第１の基板の一主面上に第１の導電層，ペ
ロブスカイト型高誘電体絶縁膜及び第２の導電層を積層
し、かつ絶縁膜と第２の導電層の表面を面一にする工程
と、第１の基板の絶縁膜及び第２の導電層を形成した表
面に半導体からなる第２の基板の一主面を直接接着する
工程と、第２の基板の前記主面に対する裏面を研磨して
所望の厚さまで薄くする工程と、第２の基板に素子形成
のための拡散層を形成し、かつ拡散層の一部を第２の導
電層にダイレクトコンタクトさせる工程と、を含むこと
を特徴とする半導体装置の製造方法。 - 【請求項６】第１のシリコン基板の一主面上にシリコン
酸化膜，第１の導電層，ペロブスカイト型高誘電体絶縁
膜及び第２の導電層を積層し、かつ絶縁膜と第２の導電
層の表面を面一にしてキャパシタを作成する工程と、 第１のシリコン基板の絶縁膜及び第２の導電層を形成し
た表面に第２のシリコン基板の一主面を直接接着する工
程と、第２のシリコン基板の前記主面に対する裏面を研
磨して所望の厚さまで薄くする工程と、 第２のシリコン基板にソース・ドレイン拡散層及びゲー
ト電極を形成してＭＯＳトランジスタを作成し、かつＭ
ＯＳトランジスタのソース・ドレイン拡散層の一部を第
２の導電層にダイレクトコンタクトさせる工程と、を含
むことを特徴とする半導体装置の製造方法。 - 【請求項７】前記ペロブスカイト型高誘電体絶縁膜とし
てＳｒＴｉＯ3 を用い、第２の導電層を形成する工程と
して、このＳｒＴｉＯ3 にＮｂを添加することを特徴と
する請求項５又は６に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6221224A JPH0888330A (ja) | 1994-09-16 | 1994-09-16 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6221224A JPH0888330A (ja) | 1994-09-16 | 1994-09-16 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0888330A true JPH0888330A (ja) | 1996-04-02 |
Family
ID=16763418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6221224A Pending JPH0888330A (ja) | 1994-09-16 | 1994-09-16 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0888330A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5171897A (en) * | 1987-12-04 | 1992-12-15 | Daikin Industries, Ltd. | Hexafluoroneopentyl alcohol, derivative thereof fluorine-containing polymer and its use |
| JPH10293321A (ja) * | 1997-04-17 | 1998-11-04 | Mitsubishi Electric Corp | 液晶表示装置およびその製造方法 |
| WO2000049654A1 (de) * | 1999-02-19 | 2000-08-24 | Infineon Technologies Ag | Verfahren zum herstellen einer dram-zelle mit einem grabenkondensator |
-
1994
- 1994-09-16 JP JP6221224A patent/JPH0888330A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5171897A (en) * | 1987-12-04 | 1992-12-15 | Daikin Industries, Ltd. | Hexafluoroneopentyl alcohol, derivative thereof fluorine-containing polymer and its use |
| JPH10293321A (ja) * | 1997-04-17 | 1998-11-04 | Mitsubishi Electric Corp | 液晶表示装置およびその製造方法 |
| WO2000049654A1 (de) * | 1999-02-19 | 2000-08-24 | Infineon Technologies Ag | Verfahren zum herstellen einer dram-zelle mit einem grabenkondensator |
| US6399435B1 (en) | 1999-02-19 | 2002-06-04 | Infineon Technologies Ag | Method for producing a DRAM cell with a trench capacitor |
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