JP3820952B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、主に、キャパシタを有する半導体装置、特に半導体記憶装置の構造、及びその製造方法に関する。
【０００２】
【従来の技術】
従来のキャパシタが半導体基板上に集積された半導体装置としては、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）等が実用化されており、また、最近ではＭＯＳ型半導体装置に、強誘電体膜を積層した構造の不揮発性メモリがインターナショナル・エレクトロン・デバイセズ・ミーティング（ＩＥＤＭ）’８７、８５０頁−８５１頁に提案されている。
【０００３】
図５にＭＯＳ型半導体装置に強誘電体膜を積層した構造の、不揮発性半導体メモリの一例を示す。図５において、５０１はＰ型シリコン基板であり、５０２は素子分離用のＬＯＣＯＳ酸化膜、５０３はソースとなるＮ型拡散層であり、５０４はドレインとなるＮ型拡散層である。５０５はゲート電極であり、５０６は層間絶縁膜である。５０７が強誘電体を用いた誘電体膜であり、下部電極５０８と上部電極５０９により挟まれ、キャパシタを構成している。５１０は第２層間絶縁膜であり、５１１が配線電極である。
【０００４】
【発明が解決しようとする課題】
このように能動素子の形成された半導体基板上に、能動素子と隣接するように平面的なキャパシタを形成した構造では、最低でもひとつのキャパシタをひとつのメモリセル内におさめなければならず、キャパシタの面積がメモリセルの面積で決定される。また、キャパシタの下部電極５０８、誘電体膜５０７、上部電極５０９をそれぞれ形成するための工程が追加され、コスト増大を招く。
【０００５】
また、下部電極５０８と上部電極５０９は別個に形成されるので、下部電極５０８と誘電体５０７との界面状態と、上部電極５０９と誘電体５０７との界面状態とが異なり、電極にかける電圧の方向による、分極等のキャパシタ特性の差異、すなわちキャパシタ特性の非対称性が生じる。
【０００６】
そこで本発明はこのような課題を解決するもので、その目的とするところは、キャパシタの占有面積を、同一容量を確保したまま縮小させ、あるいはメモリセル以外の領域をキャパシタとして使用してキャパシタの有効面積を稼ぐとともに、キャパシタ形成に伴う工程増を削減し、また、キャパシタ特性の非対称性をなくすことによって、高性能・高密度な半導体装置を低コストに提供することにある。
【０００７】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、強誘電体が二つの電極によって挟まれた構造を有するキャパシタが能動素子の形成された同一半導体基板上に集積された半導体装置の製造方法において、前記半導体基板に能動素子を形成する工程と、前記能動素子が形成された半導体基板上に配線層を形成する工程と、前記能動素子上及び前記配線層上に絶縁膜を形成する工程と、前記絶縁膜を平坦化する工程と、前記平坦化された絶縁膜上に前記二つの電極を前記強誘電体が接する面のうちの少なくとも一部が前記半導体基板の主面と垂直もしくは４５度以上の角をなすように形成する工程と、前記強誘電体を前記二つの電極の間に充填するように、かつ前記二つの電極及び前記能動素子全体を覆うように形成する工程と、を含むことを特徴とする。
【０００８】
また、上記構成において、前記強誘電体が、ペロブスカイト型の結晶構造を持つセラミックスであることを特徴とする。
また、上記構成において、前記ペロブスカイト型の結晶構造を持つセラミックスが、チタン酸ジルコン酸鉛（Pb(TixZr1-x)O3）、ランタン含有のチタン酸ジルコン酸鉛（(Pb1-yLay)(TixZr1-x)O3）、チタン酸ストロンチウム（SrTiO3）、チタン酸ストロンチウムバリウム（(Sr1-yBay)TiO3）のうち何れかを主たる成分とすることを特徴とする。
【０００９】
また、本発明の半導体装置は、半導体基板に形成された能動素子と、前記能動素子に接続された配線電極と、前記能動素子上及び前記配線電極上に形成された平坦な表面をもつ絶縁膜と、前記平坦な表面を持つ絶縁膜上に形成された二つの電極と、前記二つの電極の間に形成された強誘電体と、を含む半導体装置において、前記二つの電極における前記強誘電体に接する面のうちの少なくとも一部が前記半導体基板の主面と垂直もしくは４５度以上の角をなしており、前記強誘電体は前記二つの電極の間に充填され、かつ前記二つの電極及び前記能動素子全体を覆うように形成されていることを特徴とする。
【００１０】
【実施例】
図１（ａ）〜（ｄ）は本発明による半導体装置の第１の実施例を示す主要工程断面図である。図１（ｅ）および（ｆ）は本発明による半導体装置の第１の実施例を示す主要平面図である。まず、図１にしたがい、本発明の第１の実施例について説明する。ここでは説明の都合上シリコン基板を用い、Ｎチャンネルトランジスタを用いた例につき説明する。
【００１１】
（図１（ａ））１０１はＰ型シリコン基板であり、例えば２０Ω・ｃｍの比抵抗のウェハを用いる。１０２は素子分離用の絶縁膜であり、例えば、従来技術であるＬＯＣＯＳ法により二酸化シリコン膜を６０００Å形成する。１０３はトランジスタのソースとなるＮ型拡散層であり、例えばリンを８０ｋｅＶ、５×１０15ｃｍー2イオン注入することによって形成する。１０４はドレインとなるＮ型拡散層であり、１０３と同時に形成する。１０５はゲート電極であり、例えばリンでドープされたポリシリコンを用いる。１０６は第１層間絶縁膜であり、例えば化学的気相成長（以下、ＣＶＤとする）法によりリンガラスを４０００Å形成する。１０７は配線電極であり、例えばタングステンを５０００Åスパッタする。１０８は第２層間絶縁膜であり、例えばＣＶＤ法により二酸化シリコンを８０００Å形成する。この時、スピン・オン・グラス等を併用して十分に平坦化することが望ましい。１０９はスルーホールの埋め込みプラグであり、例えばタングステンをＣＶＤ法によって形成する。
【００１２】
１１０は本発明の趣旨による誘電体であり、例えばチタン酸ジルコン酸鉛（Pb(Ti0.6Zr0.4)O3）を２μｍスパッタ法により形成し、フォト・リソグラフィにより所定のパターンに形成する。この時、誘電体１１０の側壁がキャパシタの電極と接する面となるので、誘電体１１０の高さ、すなわち膜形成時の膜厚が大きい方がキャパシタの有効面積が大きくなる。また、誘電体１１０の幅がキャパシタの電極間隔となるので、できるだけ小さくすることが望ましい。また、キャパシタの電極は誘電体１１０の側壁にのみ形成するので、誘電体１１０はキャパシタの電極と配線層、あるいは拡散層とを接続する埋め込みプラグの近傍に形成されるのが望ましい。
【００１３】
（図１（ｂ））次に、キャパシタの電極となる膜１１１として、例えば白金をスパッタ法により２０００Å形成する。
【００１４】
（図１（ｃ））次に、異方性エッチングによって、全面エッチングを行なう。本実施例においては、例えば不活性ガスであるアルゴンをイオン・ソースとして用いたイオン・ビーム・エッチングを用いて、半導体基板１０１と垂直方向にビームを入射させ全面エッチングする。すると、異方性エッチングであるので、誘電体１１０の側壁はエッチングされずに電極１１２、及び１１３が残り、誘電体１１０近傍の埋め込みプラグ１０９とは自己整合的に接続される。また、本実施例においては不活性ガスを用いてエッチングしたので、キャパシタの電極となる膜１１１のうち第２層間絶縁膜１０８上の部位はエッチングされた後誘電体１１０の側壁に再付着する。したがって、キャパシタの電極となる膜１１１の付きまわりが悪く、誘電体１１０の側壁部に十分に堆積されていなかったとしても、再付着によって補填されるので、キャパシタの電極１１２、及び１１３は十分な厚みをもって形成することができる。また、この時誘電体１１０を、図１（ｅ）や図１（ｆ）に示すように、閉曲線をもったパターンとしておけば、二つのキャパシタ電極１１２、及び１１３を分離する工程は必要ない。図１（ｅ）および図１（ｆ）において１１５は一方の電極と配線層とを接続する埋め込みプラグである。
【００１５】
（図１（ｄ））最後にパッシベーション１１４として例えば窒化シリコン（SiNx）をＣＶＤ法により１μｍ形成する。
【００１６】
以上をもって本発明の第１の実施例とする。
【００１７】
このように、キャパシタの誘電体１１１を半導体基板１０１に垂直に形成し、その両側に二つの電極を形成すれば、図５の従来の技術で示したような、半導体基板に平行に配置した場合と比較して、同一の電極面積、同一の電極間隔を取った場合、キャパシタの占有面積を小さくすることができる。本実施例では、誘電体１０７の高さを２μｍとしたが、更に高くすることによって、キャパシタの占有面積を大きくすることなく、キャパシタの容量を大きくすることができる。また、キャパシタの電極１１２と１１３を同時に、しかもフォトリソグラフィ工程を必要とせずに形成するので、工程数を削減することができ、また、電極と誘電体１１１との界面状態は対称的であり、電極にかける電圧の方向による、分極、誘電率、誘電正接等のキャパシタ特性に差異はなかった。
【００１８】
図２は本発明による半導体装置の第２の実施例を示す主要断面図である。図２にしたがい、本発明の第２の実施例について説明する。ここでも説明の都合上シリコン基板を用い、Ｎチャンネルトランジスタを用いた例につき説明する。
【００１９】
２０１はＰ型シリコン基板であり、例えば２０Ω・ｃｍの比抵抗のウェハを用いる。２０２は素子分離用の絶縁膜であり、例えば、従来技術であるＬＯＣＯＳ法により二酸化シリコン（SiO2）膜を６０００Å形成する。２０３はトランジスタのソースとなるＮ型拡散層であり、例えばリンを８０ｋｅＶ５×１０15ｃｍー2イオン注入することによって形成する。２０４はドレインとなるＮ型拡散層であり、２０３と同時に形成する。２０５はゲート電極であり、例えばリンでドープされたポリシリコンを用いる。２０６は第１層間絶縁膜であり、例えばＣＶＤ法によりリンガラスを４０００Å形成する。
【００２０】
２０７は本発明の趣旨によるキャパシタの誘電体であり、例えば高誘電率のチタン酸ストロンチウム（SrTiO3）を幅０．５μｍ、高さ２μｍに形成する。２０８及び２０９は本発明の趣旨によるキャパシタの電極であり、例えば白金を２０００Åスパッタした後、従来のフォト・リソグラフィ技術によって２０８と２０９を所望のパターンに形成する。
【００２１】
２１０は第２の層間絶縁膜であり、例えば、ＣＶＤ法によって、二酸化シリコンを２０００Å形成する。２１１は配線電極であり、例えばアルミニウムを５０００Åスパッタする。
【００２２】
以上をもって、本発明の第２の実施例とする。
【００２３】
このように、キャパシタの誘電体２０７を半導体基板２０１に垂直に形成し、その両側に二つの電極を形成すれば、図５の従来の技術で示したような、半導体基板に平行に配置した場合と比較して、同一の電極面積、同一の電極間隔を取った場合、キャパシタの占有面積を小さくすることができる。本実施例では、誘電体２０７の高さを２μｍとしたが、更に高くすることによって、キャパシタの占有面積を大きくすることなく、キャパシタの容量を大きくすることができる。また、キャパシタの電極２０８と２０９を同時に形成するので、電極と誘電体２０７との界面状態は対称的であり、電極にかける電圧の方向による、分極、誘電率、誘電正接等のキャパシタ特性に差異はなかった。
【００２４】
図３（ａ）〜（ｄ）は本発明による半導体装置の製造方法の実施例（以下、第３の実施例とする。）を示す主要工程断面図である。図３にしたがい、本発明の第３の実施例について説明する。ここでも説明の都合上シリコン基板を用い、Ｎチャンネルトランジスタを用いた例につき説明する。
【００２５】
（図３（ａ））３０１はＰ型シリコン基板であり、例えば２０Ω・ｃｍの比抵抗のウェハを用いる。３０２は素子分離用の絶縁膜であり、例えば、従来技術であるＬＯＣＯＳ法により二酸化シリコン膜を６０００Å形成する。３０３はトランジスタのソースとなるＮ型拡散層であり、例えばリンを８０ｋｅＶ、５×１０15ｃｍー2イオン注入することによって形成する。３０４はドレインとなるＮ型拡散層であり、３０３と同時に形成する。３０５はゲート電極であり、例えばリンでドープされたポリシリコンを用いる。３０６は第１層間絶縁膜であり、例えばＣＶＤ法によりリンガラスを４０００Å形成する。
【００２６】
（図３（ｂ））次に、キャパシタの電極として、例えば白金をスパッタ法により３μｍ形成し、フォトリソグラフィ技術によって、所望のパターンに形成する。
【００２７】
この時、電極３０７と３０８との間の距離がキャパシタの電極間隔となるので、キャパシタ容量を大きくするにはなるべく小さくすることが望ましい。本実施例においては、電極３０７と３０８との間隔を１μｍとした。また、電極３０７および３０８の膜厚がキャパシタの容量に寄与する面の一辺となるので、なるべく厚くすることが望ましい。
【００２８】
（図３（ｃ））次に、誘電体３０９として、例えばチタン酸ジルコン酸鉛（Pb(Ti0.6Zr0.4)O3）をゾル−ゲル法により形成する。この時、電極３０７と３０８との狭い隙間に誘電体３０９を充填する必要があるので、誘電体３０９の形成方法としては、ゾル−ゲル法やＣＶＤ法等によることが望ましい。その後、誘電体３０９を６００℃で焼結し、フォトリソグラフィ技術を用いて、所望のパターンに形成する。フォトリソグラフィを用いずに、全面エッチバックによって電極３０７及び３０８との隙間にのみ、誘電体３０９を残すことも可能である。
【００２９】
（図３（ｄ））次に、第２の層間絶縁膜３１０として、例えば二酸化シリコンをＣＶＤ法により２０００Å形成し、必要な箇所に開孔する。その後、配線電極３１１として例えばアルミニウムを１μｍ形成し、所望のパターンに形成する。
【００３０】
以上をもって、本発明の第３の実施例とする。
【００３１】
このように、電極３０７と３０８を同時に形成することによって、キャパシタに必要な二つの電極を、一度のフォトリソグラフィによって形成することができるので、製造工程を短縮することができる。また、電極３０７と３０８を形成した後に誘電体３０９を形成するので、誘電体３０９の配向性を、電極の配向性によって制御することが可能である。
【００３２】
図４は本発明による半導体装置の実施例（以下、第４の実施例とする。）を示す主要断面図である。図４にしたがい、本発明の第４の実施例について説明する。ここでも説明の都合上シリコン基板を用い、Ｎチャンネルトランジスタを用いた例につき説明する。
【００３３】
４０１はＰ型シリコン基板であり、例えば２０Ω・ｃｍの比抵抗のウェハを用いる。４０２は素子分離用の絶縁膜であり、例えば、従来技術であるＬＯＣＯＳ法により二酸化シリコン膜を６０００Å形成する。４０３はトランジスタのソースとなるＮ型拡散層であり、例えばリンを８０ｋｅＶ５×１０15ｃｍー2イオン注入することによって形成する。４０４はドレインとなるＮ型拡散層であり、４０３と同時に形成する。４０５はゲート電極であり、例えばリンでドープされたポリシリコンを用いる。４０６は第１層間絶縁膜であり、例えばＣＶＤ法によりリンガラスを４０００Å形成する。４０７は配線電極であり、例えばタングステンを５０００Åスパッタする。４０８は第２層間絶縁膜であり、例えばＣＶＤ法により二酸化シリコンを８０００Å形成する。この時、スピン・オン・グラス等を併用して十分に平坦化することが望ましい。４０９はスルーホールの埋め込みプラグであり、例えばタングステンをＣＶＤ法によって形成する。
【００３４】
４１０及び４１１は本発明の趣旨による、キャパシタの二つの電極であり、例えば白金をスパッタ法により４μｍ形成した後、４１０及び４１１を同時に、所望のパターンに形成する。４１２は本発明の趣旨によるキャパシタの誘電体であり、例えばチタン酸ジルコン酸鉛（Pb(Ti0.6Zr0.4)O3）をゾル−ゲル法により形成し、５００℃で焼結する。
【００３５】
以上をもって本発明の第４の実施例とする。
【００３６】
このように、誘電体４１２のキャパシタンスに寄与する部分を半導体基板４０１に垂直に形成したことによって、第１の実施例と同様に、キャパシタの占有面積を小さくすることができる。またさらに、誘電体４１２をキャパシタ部分だけでなく素子全体を覆うように形成したことによって、パッシベーションとしての効果が得られるので、パッシベーション形成にともなう工程を削減することができる。
【００３７】
【発明の効果】
本発明によれば、キャパシタの誘電体のキャパシタンスに寄与する面を、半導体基板と垂直としたことにより、キャパシタの占有面積を小さくできるという効果を有する。
【００３８】
また、本発明によれば、キャパシタの二つの電極を、誘電体形成の前に、しかも同時に形成したことにより、キャパシタ形成に関する工程増を抑制でき、また、誘電体の結晶配向性を電極の配向性によって制御することができ、さらに、キャパシタの誘電率などの特性の印加電圧の方向による差異、すなわち非対称性を無くすことができるという効果を有する。
【００３９】
また、本発明によれば、キャパシタの誘電体の一部をパッシベーションとしたことにより、工程数の削減を図ることができるという効果を有する。
【図面の簡単な説明】
【図１】 本発明の第１の実施例の半導体装置の、主要工程断面図、及び平面図。
【図２】 本発明の第２の実施例の半導体装置の、主要断面図。
【図３】 本発明の第３の実施例の半導体装置の製造方法の、主要工程断面図。
【図４】 本発明の第４の実施例の半導体装置の、主要断面図。
【図５】 従来の技術による、半導体装置の主要断面図。
【符号の説明】
１０１ 半導体基板
１０２ 素子分離膜
１０３ ソース領域
１０４ ドレイン領域
１０５ ゲート電極
１０６ 第１層間絶縁膜
１０７ 配線電極
１０８ 第２層間絶縁膜
１０９ 埋め込みプラグ
１１０ 誘電体
１１１ キャパシタ電極となる膜
１１２ キャパシタ電極
１１３ キャパシタ電極
１１４ パッシベーション
１１５ 埋め込みプラグ
２０１ 半導体基板
２０２ 素子分離膜
２０３ ソース領域
２０４ ドレイン領域
２０５ ゲート電極
２０６ 第１層間絶縁膜
２０７ 誘電体
２０８ キャパシタ電極
２０９ キャパシタ電極
２１０ 第２層間絶縁膜
２１１ 配線電極
３０１ 半導体基板
３０２ 素子分離膜
３０３ ソース領域
３０４ ドレイン領域
３０５ ゲート電極
３０６ 第１層間絶縁膜
３０７ キャパシタ電極
３０８ キャパシタ電極
３０９ 誘電体
３１０ 第２層間絶縁膜
３１１ 配線電極
４０１ 半導体基板
４０２ 素子分離膜
４０３ ソース領域
４０４ ドレイン領域
４０５ ゲート電極
４０６ 第１層間絶縁膜
４０７ 配線電極
４０８ 第２層間絶縁膜
４０９ 埋め込みプラグ
４１０ キャパシタ電極
４１１ キャパシタ電極
４１２ 誘電体
５０１ 半導体基板
５０２ 素子分離膜
５０３ ソース領域
５０４ ドレイン領域
５０５ ゲート電極
５０６ 第１層間絶縁膜
５０７ 強誘電体膜
５０８ 下部電極
５０９ 上部電極
５１０ 第２層間絶縁膜
５１１ 配線電極
【産業上の利用分野】
本発明は、主に、キャパシタを有する半導体装置、特に半導体記憶装置の構造、及びその製造方法に関する。
【０００２】
【従来の技術】
従来のキャパシタが半導体基板上に集積された半導体装置としては、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）等が実用化されており、また、最近ではＭＯＳ型半導体装置に、強誘電体膜を積層した構造の不揮発性メモリがインターナショナル・エレクトロン・デバイセズ・ミーティング（ＩＥＤＭ）’８７、８５０頁−８５１頁に提案されている。
【０００３】
図５にＭＯＳ型半導体装置に強誘電体膜を積層した構造の、不揮発性半導体メモリの一例を示す。図５において、５０１はＰ型シリコン基板であり、５０２は素子分離用のＬＯＣＯＳ酸化膜、５０３はソースとなるＮ型拡散層であり、５０４はドレインとなるＮ型拡散層である。５０５はゲート電極であり、５０６は層間絶縁膜である。５０７が強誘電体を用いた誘電体膜であり、下部電極５０８と上部電極５０９により挟まれ、キャパシタを構成している。５１０は第２層間絶縁膜であり、５１１が配線電極である。
【０００４】
【発明が解決しようとする課題】
このように能動素子の形成された半導体基板上に、能動素子と隣接するように平面的なキャパシタを形成した構造では、最低でもひとつのキャパシタをひとつのメモリセル内におさめなければならず、キャパシタの面積がメモリセルの面積で決定される。また、キャパシタの下部電極５０８、誘電体膜５０７、上部電極５０９をそれぞれ形成するための工程が追加され、コスト増大を招く。
【０００５】
また、下部電極５０８と上部電極５０９は別個に形成されるので、下部電極５０８と誘電体５０７との界面状態と、上部電極５０９と誘電体５０７との界面状態とが異なり、電極にかける電圧の方向による、分極等のキャパシタ特性の差異、すなわちキャパシタ特性の非対称性が生じる。
【０００６】
そこで本発明はこのような課題を解決するもので、その目的とするところは、キャパシタの占有面積を、同一容量を確保したまま縮小させ、あるいはメモリセル以外の領域をキャパシタとして使用してキャパシタの有効面積を稼ぐとともに、キャパシタ形成に伴う工程増を削減し、また、キャパシタ特性の非対称性をなくすことによって、高性能・高密度な半導体装置を低コストに提供することにある。
【０００７】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、強誘電体が二つの電極によって挟まれた構造を有するキャパシタが能動素子の形成された同一半導体基板上に集積された半導体装置の製造方法において、前記半導体基板に能動素子を形成する工程と、前記能動素子が形成された半導体基板上に配線層を形成する工程と、前記能動素子上及び前記配線層上に絶縁膜を形成する工程と、前記絶縁膜を平坦化する工程と、前記平坦化された絶縁膜上に前記二つの電極を前記強誘電体が接する面のうちの少なくとも一部が前記半導体基板の主面と垂直もしくは４５度以上の角をなすように形成する工程と、前記強誘電体を前記二つの電極の間に充填するように、かつ前記二つの電極及び前記能動素子全体を覆うように形成する工程と、を含むことを特徴とする。
【０００８】
また、上記構成において、前記強誘電体が、ペロブスカイト型の結晶構造を持つセラミックスであることを特徴とする。
また、上記構成において、前記ペロブスカイト型の結晶構造を持つセラミックスが、チタン酸ジルコン酸鉛（Pb(TixZr1-x)O3）、ランタン含有のチタン酸ジルコン酸鉛（(Pb1-yLay)(TixZr1-x)O3）、チタン酸ストロンチウム（SrTiO3）、チタン酸ストロンチウムバリウム（(Sr1-yBay)TiO3）のうち何れかを主たる成分とすることを特徴とする。
【０００９】
また、本発明の半導体装置は、半導体基板に形成された能動素子と、前記能動素子に接続された配線電極と、前記能動素子上及び前記配線電極上に形成された平坦な表面をもつ絶縁膜と、前記平坦な表面を持つ絶縁膜上に形成された二つの電極と、前記二つの電極の間に形成された強誘電体と、を含む半導体装置において、前記二つの電極における前記強誘電体に接する面のうちの少なくとも一部が前記半導体基板の主面と垂直もしくは４５度以上の角をなしており、前記強誘電体は前記二つの電極の間に充填され、かつ前記二つの電極及び前記能動素子全体を覆うように形成されていることを特徴とする。
【００１０】
【実施例】
図１（ａ）〜（ｄ）は本発明による半導体装置の第１の実施例を示す主要工程断面図である。図１（ｅ）および（ｆ）は本発明による半導体装置の第１の実施例を示す主要平面図である。まず、図１にしたがい、本発明の第１の実施例について説明する。ここでは説明の都合上シリコン基板を用い、Ｎチャンネルトランジスタを用いた例につき説明する。
【００１１】
（図１（ａ））１０１はＰ型シリコン基板であり、例えば２０Ω・ｃｍの比抵抗のウェハを用いる。１０２は素子分離用の絶縁膜であり、例えば、従来技術であるＬＯＣＯＳ法により二酸化シリコン膜を６０００Å形成する。１０３はトランジスタのソースとなるＮ型拡散層であり、例えばリンを８０ｋｅＶ、５×１０15ｃｍー2イオン注入することによって形成する。１０４はドレインとなるＮ型拡散層であり、１０３と同時に形成する。１０５はゲート電極であり、例えばリンでドープされたポリシリコンを用いる。１０６は第１層間絶縁膜であり、例えば化学的気相成長（以下、ＣＶＤとする）法によりリンガラスを４０００Å形成する。１０７は配線電極であり、例えばタングステンを５０００Åスパッタする。１０８は第２層間絶縁膜であり、例えばＣＶＤ法により二酸化シリコンを８０００Å形成する。この時、スピン・オン・グラス等を併用して十分に平坦化することが望ましい。１０９はスルーホールの埋め込みプラグであり、例えばタングステンをＣＶＤ法によって形成する。
【００１２】
１１０は本発明の趣旨による誘電体であり、例えばチタン酸ジルコン酸鉛（Pb(Ti0.6Zr0.4)O3）を２μｍスパッタ法により形成し、フォト・リソグラフィにより所定のパターンに形成する。この時、誘電体１１０の側壁がキャパシタの電極と接する面となるので、誘電体１１０の高さ、すなわち膜形成時の膜厚が大きい方がキャパシタの有効面積が大きくなる。また、誘電体１１０の幅がキャパシタの電極間隔となるので、できるだけ小さくすることが望ましい。また、キャパシタの電極は誘電体１１０の側壁にのみ形成するので、誘電体１１０はキャパシタの電極と配線層、あるいは拡散層とを接続する埋め込みプラグの近傍に形成されるのが望ましい。
【００１３】
（図１（ｂ））次に、キャパシタの電極となる膜１１１として、例えば白金をスパッタ法により２０００Å形成する。
【００１４】
（図１（ｃ））次に、異方性エッチングによって、全面エッチングを行なう。本実施例においては、例えば不活性ガスであるアルゴンをイオン・ソースとして用いたイオン・ビーム・エッチングを用いて、半導体基板１０１と垂直方向にビームを入射させ全面エッチングする。すると、異方性エッチングであるので、誘電体１１０の側壁はエッチングされずに電極１１２、及び１１３が残り、誘電体１１０近傍の埋め込みプラグ１０９とは自己整合的に接続される。また、本実施例においては不活性ガスを用いてエッチングしたので、キャパシタの電極となる膜１１１のうち第２層間絶縁膜１０８上の部位はエッチングされた後誘電体１１０の側壁に再付着する。したがって、キャパシタの電極となる膜１１１の付きまわりが悪く、誘電体１１０の側壁部に十分に堆積されていなかったとしても、再付着によって補填されるので、キャパシタの電極１１２、及び１１３は十分な厚みをもって形成することができる。また、この時誘電体１１０を、図１（ｅ）や図１（ｆ）に示すように、閉曲線をもったパターンとしておけば、二つのキャパシタ電極１１２、及び１１３を分離する工程は必要ない。図１（ｅ）および図１（ｆ）において１１５は一方の電極と配線層とを接続する埋め込みプラグである。
【００１５】
（図１（ｄ））最後にパッシベーション１１４として例えば窒化シリコン（SiNx）をＣＶＤ法により１μｍ形成する。
【００１６】
以上をもって本発明の第１の実施例とする。
【００１７】
このように、キャパシタの誘電体１１１を半導体基板１０１に垂直に形成し、その両側に二つの電極を形成すれば、図５の従来の技術で示したような、半導体基板に平行に配置した場合と比較して、同一の電極面積、同一の電極間隔を取った場合、キャパシタの占有面積を小さくすることができる。本実施例では、誘電体１０７の高さを２μｍとしたが、更に高くすることによって、キャパシタの占有面積を大きくすることなく、キャパシタの容量を大きくすることができる。また、キャパシタの電極１１２と１１３を同時に、しかもフォトリソグラフィ工程を必要とせずに形成するので、工程数を削減することができ、また、電極と誘電体１１１との界面状態は対称的であり、電極にかける電圧の方向による、分極、誘電率、誘電正接等のキャパシタ特性に差異はなかった。
【００１８】
図２は本発明による半導体装置の第２の実施例を示す主要断面図である。図２にしたがい、本発明の第２の実施例について説明する。ここでも説明の都合上シリコン基板を用い、Ｎチャンネルトランジスタを用いた例につき説明する。
【００１９】
２０１はＰ型シリコン基板であり、例えば２０Ω・ｃｍの比抵抗のウェハを用いる。２０２は素子分離用の絶縁膜であり、例えば、従来技術であるＬＯＣＯＳ法により二酸化シリコン（SiO2）膜を６０００Å形成する。２０３はトランジスタのソースとなるＮ型拡散層であり、例えばリンを８０ｋｅＶ５×１０15ｃｍー2イオン注入することによって形成する。２０４はドレインとなるＮ型拡散層であり、２０３と同時に形成する。２０５はゲート電極であり、例えばリンでドープされたポリシリコンを用いる。２０６は第１層間絶縁膜であり、例えばＣＶＤ法によりリンガラスを４０００Å形成する。
【００２０】
２０７は本発明の趣旨によるキャパシタの誘電体であり、例えば高誘電率のチタン酸ストロンチウム（SrTiO3）を幅０．５μｍ、高さ２μｍに形成する。２０８及び２０９は本発明の趣旨によるキャパシタの電極であり、例えば白金を２０００Åスパッタした後、従来のフォト・リソグラフィ技術によって２０８と２０９を所望のパターンに形成する。
【００２１】
２１０は第２の層間絶縁膜であり、例えば、ＣＶＤ法によって、二酸化シリコンを２０００Å形成する。２１１は配線電極であり、例えばアルミニウムを５０００Åスパッタする。
【００２２】
以上をもって、本発明の第２の実施例とする。
【００２３】
このように、キャパシタの誘電体２０７を半導体基板２０１に垂直に形成し、その両側に二つの電極を形成すれば、図５の従来の技術で示したような、半導体基板に平行に配置した場合と比較して、同一の電極面積、同一の電極間隔を取った場合、キャパシタの占有面積を小さくすることができる。本実施例では、誘電体２０７の高さを２μｍとしたが、更に高くすることによって、キャパシタの占有面積を大きくすることなく、キャパシタの容量を大きくすることができる。また、キャパシタの電極２０８と２０９を同時に形成するので、電極と誘電体２０７との界面状態は対称的であり、電極にかける電圧の方向による、分極、誘電率、誘電正接等のキャパシタ特性に差異はなかった。
【００２４】
図３（ａ）〜（ｄ）は本発明による半導体装置の製造方法の実施例（以下、第３の実施例とする。）を示す主要工程断面図である。図３にしたがい、本発明の第３の実施例について説明する。ここでも説明の都合上シリコン基板を用い、Ｎチャンネルトランジスタを用いた例につき説明する。
【００２５】
（図３（ａ））３０１はＰ型シリコン基板であり、例えば２０Ω・ｃｍの比抵抗のウェハを用いる。３０２は素子分離用の絶縁膜であり、例えば、従来技術であるＬＯＣＯＳ法により二酸化シリコン膜を６０００Å形成する。３０３はトランジスタのソースとなるＮ型拡散層であり、例えばリンを８０ｋｅＶ、５×１０15ｃｍー2イオン注入することによって形成する。３０４はドレインとなるＮ型拡散層であり、３０３と同時に形成する。３０５はゲート電極であり、例えばリンでドープされたポリシリコンを用いる。３０６は第１層間絶縁膜であり、例えばＣＶＤ法によりリンガラスを４０００Å形成する。
【００２６】
（図３（ｂ））次に、キャパシタの電極として、例えば白金をスパッタ法により３μｍ形成し、フォトリソグラフィ技術によって、所望のパターンに形成する。
【００２７】
この時、電極３０７と３０８との間の距離がキャパシタの電極間隔となるので、キャパシタ容量を大きくするにはなるべく小さくすることが望ましい。本実施例においては、電極３０７と３０８との間隔を１μｍとした。また、電極３０７および３０８の膜厚がキャパシタの容量に寄与する面の一辺となるので、なるべく厚くすることが望ましい。
【００２８】
（図３（ｃ））次に、誘電体３０９として、例えばチタン酸ジルコン酸鉛（Pb(Ti0.6Zr0.4)O3）をゾル−ゲル法により形成する。この時、電極３０７と３０８との狭い隙間に誘電体３０９を充填する必要があるので、誘電体３０９の形成方法としては、ゾル−ゲル法やＣＶＤ法等によることが望ましい。その後、誘電体３０９を６００℃で焼結し、フォトリソグラフィ技術を用いて、所望のパターンに形成する。フォトリソグラフィを用いずに、全面エッチバックによって電極３０７及び３０８との隙間にのみ、誘電体３０９を残すことも可能である。
【００２９】
（図３（ｄ））次に、第２の層間絶縁膜３１０として、例えば二酸化シリコンをＣＶＤ法により２０００Å形成し、必要な箇所に開孔する。その後、配線電極３１１として例えばアルミニウムを１μｍ形成し、所望のパターンに形成する。
【００３０】
以上をもって、本発明の第３の実施例とする。
【００３１】
このように、電極３０７と３０８を同時に形成することによって、キャパシタに必要な二つの電極を、一度のフォトリソグラフィによって形成することができるので、製造工程を短縮することができる。また、電極３０７と３０８を形成した後に誘電体３０９を形成するので、誘電体３０９の配向性を、電極の配向性によって制御することが可能である。
【００３２】
図４は本発明による半導体装置の実施例（以下、第４の実施例とする。）を示す主要断面図である。図４にしたがい、本発明の第４の実施例について説明する。ここでも説明の都合上シリコン基板を用い、Ｎチャンネルトランジスタを用いた例につき説明する。
【００３３】
４０１はＰ型シリコン基板であり、例えば２０Ω・ｃｍの比抵抗のウェハを用いる。４０２は素子分離用の絶縁膜であり、例えば、従来技術であるＬＯＣＯＳ法により二酸化シリコン膜を６０００Å形成する。４０３はトランジスタのソースとなるＮ型拡散層であり、例えばリンを８０ｋｅＶ５×１０15ｃｍー2イオン注入することによって形成する。４０４はドレインとなるＮ型拡散層であり、４０３と同時に形成する。４０５はゲート電極であり、例えばリンでドープされたポリシリコンを用いる。４０６は第１層間絶縁膜であり、例えばＣＶＤ法によりリンガラスを４０００Å形成する。４０７は配線電極であり、例えばタングステンを５０００Åスパッタする。４０８は第２層間絶縁膜であり、例えばＣＶＤ法により二酸化シリコンを８０００Å形成する。この時、スピン・オン・グラス等を併用して十分に平坦化することが望ましい。４０９はスルーホールの埋め込みプラグであり、例えばタングステンをＣＶＤ法によって形成する。
【００３４】
４１０及び４１１は本発明の趣旨による、キャパシタの二つの電極であり、例えば白金をスパッタ法により４μｍ形成した後、４１０及び４１１を同時に、所望のパターンに形成する。４１２は本発明の趣旨によるキャパシタの誘電体であり、例えばチタン酸ジルコン酸鉛（Pb(Ti0.6Zr0.4)O3）をゾル−ゲル法により形成し、５００℃で焼結する。
【００３５】
以上をもって本発明の第４の実施例とする。
【００３６】
このように、誘電体４１２のキャパシタンスに寄与する部分を半導体基板４０１に垂直に形成したことによって、第１の実施例と同様に、キャパシタの占有面積を小さくすることができる。またさらに、誘電体４１２をキャパシタ部分だけでなく素子全体を覆うように形成したことによって、パッシベーションとしての効果が得られるので、パッシベーション形成にともなう工程を削減することができる。
【００３７】
【発明の効果】
本発明によれば、キャパシタの誘電体のキャパシタンスに寄与する面を、半導体基板と垂直としたことにより、キャパシタの占有面積を小さくできるという効果を有する。
【００３８】
また、本発明によれば、キャパシタの二つの電極を、誘電体形成の前に、しかも同時に形成したことにより、キャパシタ形成に関する工程増を抑制でき、また、誘電体の結晶配向性を電極の配向性によって制御することができ、さらに、キャパシタの誘電率などの特性の印加電圧の方向による差異、すなわち非対称性を無くすことができるという効果を有する。
【００３９】
また、本発明によれば、キャパシタの誘電体の一部をパッシベーションとしたことにより、工程数の削減を図ることができるという効果を有する。
【図面の簡単な説明】
【図１】 本発明の第１の実施例の半導体装置の、主要工程断面図、及び平面図。
【図２】 本発明の第２の実施例の半導体装置の、主要断面図。
【図３】 本発明の第３の実施例の半導体装置の製造方法の、主要工程断面図。
【図４】 本発明の第４の実施例の半導体装置の、主要断面図。
【図５】 従来の技術による、半導体装置の主要断面図。
【符号の説明】
１０１ 半導体基板
１０２ 素子分離膜
１０３ ソース領域
１０４ ドレイン領域
１０５ ゲート電極
１０６ 第１層間絶縁膜
１０７ 配線電極
１０８ 第２層間絶縁膜
１０９ 埋め込みプラグ
１１０ 誘電体
１１１ キャパシタ電極となる膜
１１２ キャパシタ電極
１１３ キャパシタ電極
１１４ パッシベーション
１１５ 埋め込みプラグ
２０１ 半導体基板
２０２ 素子分離膜
２０３ ソース領域
２０４ ドレイン領域
２０５ ゲート電極
２０６ 第１層間絶縁膜
２０７ 誘電体
２０８ キャパシタ電極
２０９ キャパシタ電極
２１０ 第２層間絶縁膜
２１１ 配線電極
３０１ 半導体基板
３０２ 素子分離膜
３０３ ソース領域
３０４ ドレイン領域
３０５ ゲート電極
３０６ 第１層間絶縁膜
３０７ キャパシタ電極
３０８ キャパシタ電極
３０９ 誘電体
３１０ 第２層間絶縁膜
３１１ 配線電極
４０１ 半導体基板
４０２ 素子分離膜
４０３ ソース領域
４０４ ドレイン領域
４０５ ゲート電極
４０６ 第１層間絶縁膜
４０７ 配線電極
４０８ 第２層間絶縁膜
４０９ 埋め込みプラグ
４１０ キャパシタ電極
４１１ キャパシタ電極
４１２ 誘電体
５０１ 半導体基板
５０２ 素子分離膜
５０３ ソース領域
５０４ ドレイン領域
５０５ ゲート電極
５０６ 第１層間絶縁膜
５０７ 強誘電体膜
５０８ 下部電極
５０９ 上部電極
５１０ 第２層間絶縁膜
５１１ 配線電極
Claims (4)
- 強誘電体が二つの電極によって挟まれた構造を有するキャパシタが能動素子の形成された同一半導体基板上に集積された半導体装置の製造方法において、
前記半導体基板に能動素子を形成する工程と、
前記能動素子が形成された半導体基板上に配線層を形成する工程と、
前記能動素子上及び前記配線層上に絶縁膜を形成する工程と、
前記絶縁膜を平坦化する工程と、
前記平坦化された絶縁膜上に前記二つの電極を前記強誘電体が接する面のうちの少なくとも一部が前記半導体基板の主面と垂直もしくは４５度以上の角をなすように形成する工程と、
前記強誘電体を前記二つの電極の間に充填するように、かつ前記二つの電極及び前記能動素子全体を覆うように形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記強誘電体が、ペロブスカイト型の結晶構造を持つセラミックスであることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記ペロブスカイト型の結晶構造を持つセラミックスが、チタン酸ジルコン酸鉛（Pb(TixZr1-x)O3）、ランタン含有のチタン酸ジルコン酸鉛（(Pb1-yLay)(TixZr1-x)O3）、チタン酸ストロンチウム（SrTiO3）、チタン酸ストロンチウムバリウム（(Sr1-yBay)TiO3）のうち何れかを主たる成分とすることを特徴とする請求項２に記載の半導体装置の製造方法。
- 半導体基板に形成された能動素子と、
前記能動素子に接続された配線電極と、
前記能動素子上及び前記配線電極上に形成された平坦な表面をもつ絶縁膜と、
前記平坦な表面を持つ絶縁膜上に形成された二つの電極と、
前記二つの電極の間に形成された強誘電体と、
を含む半導体装置において、
前記二つの電極における前記強誘電体に接する面のうちの少なくとも一部が前記半導体基板の主面と垂直もしくは４５度以上の角をなしており、
前記強誘電体は前記二つの電極の間に充填され、かつ前記二つの電極及び前記能動素子全体を覆うように形成されていることを特徴とする半導体装置。
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