JP5414077B2 - 半導体不揮発性記憶素子及びその製造方法 - Google Patents
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Description
図12(b)は図12(a)のMFMIS構造を等価回路で表したもので、強誘電体キャパシタの容量(CF)とゲート絶縁体キャパシタの容量(CI)が直列に接続されている。図12(b)において、上部電極Aと半導体基板B間に電圧を印加して、強誘電体層を分極させる時、記憶保持特性の観点から強誘電体の分極が十分飽和するまで電圧を印加することが必要である。
図1は、本発明の第1の実施の形態による半導体不揮発性記憶素子の構成の要部の断面図である。図1に示すように、この実施の形態では、シリコン半導体(S)基板1のチャンネル領域2上に、二酸化シリコンの第1絶縁層(I)3/ポリシリコンの第1導電体層(M)4(IrO2のバリア層をポリシリコン上に含んでも良い)/SBT(SrBi2Ta2O9)の強誘電体層(F)5/白金の第2導電体層(M)6を順次に積層した、MFMIS構造のゲート部を備えている。また、半導体基板1はチャンネル領域2の両側にソース領域7とドレイン領域8を有する。ソース領域7とドレイン領域8上には、それぞれソース領域7とドレイン領域8に電気的に接続するドープされたポリシリコンの第3導電体9と第4導電体10が積層されて、ソース部とドレイン部を構成している。第3導電体9及び第4導電体10と第1導電体層4の間にはそれぞれ二酸化シリコンの第2絶縁体薄膜11が介在している。また、第3導電体9及び第4導電体10は、強誘電体層4より半導体基板1側に位置するように積層されている。これらMFMIS構造のゲート部、第3及び第4導電体を含むソース部およびドレイン部は半導体基板1の素子領域内に形成される。
(CMIM+CMIS)/CMIS=(2xhxd/Lxt)+1
となる。
ここで一例として、ゲート長(L)を0.1μm、ゲート幅(W)を0.1μm、第2絶縁体薄膜の膜厚(t)を3nm、第1絶縁体層の酸化膜膜厚(d)を3nmと仮定した場合、第1導電体層の底面から第3及び第4導電体の上面との距離114(h)と(CMIN+CMIS)/CMISの関係を図13に示す。
図13から第1導電体層の底面から第3及び第4導電体の上面との距離114(h)が長くなれば、CMISとCMIMからなる合成静電容量のCMISに対する変化は大きくなる。
従って、このMIS構造とMIM構造からなるキャパシタの合計面積は、第1導電体層と第3及び第4導電体の高さを制御することによって変えることができる。
図14から第2絶縁体薄膜の膜厚(t)が、ゲート長より薄くなれば、CMISとCMIMからなる合成静電容量のCMISに対する変化は大きくなる。更に、MIMからなる専有面積が減少し、セル面積の増加を抑制する。
従って、第2絶縁体薄膜の膜厚は、耐圧及びリーク電流が許す限り、薄い方が好ましい。
次に、図3を参照して、第2の実施の形態の半導体不揮発性記憶素子を説明する。この第2の実施の形態は、基本的にはMOS構造を形成する場合に近いプロセス工程で形成できる。図1に示す第1の実施の形態と異なる主な点は、第2絶縁体薄膜30が第1絶縁体層(I)3とは別途に形成される点である。従って、第2絶縁体薄膜30はLDD(lightly doped drain)構造を形成できるように、イオン注入の際のサイドスペーサーの機能を有する。図3に示す第2の実施の形態の他の構成は図1に示す第1の実施の形態と同様であるので、図1と対応する部分に同じ符号を付して説明を省略する。
次に、図5を参照して第3の実施の形態による半導体不揮発性記憶素子の構成を説明する。この実施の形態の構成は、第1導電体層50の側壁の表面に微小な凹凸を形成して表面積を増加させるている。具体的には、第1導電体層50となるポリシリコン(Poly-Si)ゲート側壁の表面の粗面化(Hemispherical Silicon Grain :HSG、半球状表面)処理を行ない、元の表面積に比べて約2倍に増加する。この第1導電体層50のポリシリコンの側壁には酸化シリコンの第2絶縁体薄膜51が設けられる。図5はこの実施の形態の要部の断面を示すが、その他の部分は第1の実施の形態と同じであるので、図1に示す第1の実施の形態と同様な部分は、対応する符号を付して説明を省略する。
次に、図7を参照して第4の実施の形態による半導体不揮発性記憶素子の構造を説明する。この実施の形態は、第3及び第4導電体70、71の対向する側壁を含む表面に微小な凹凸を形成して表面積を増加させる構成である。このような構成を有することにより、第3の実施の形態と同じく、MIM構造のキャパシタの容量を増加することができる。第3及び第4導電体70、71の対向する側壁には第2絶縁体薄膜72が設けられている。また、第3及び第4導電体70、71の上部にも同じく絶縁層が形成されている。第3及び第4導電体70、71の対向する側壁間の凹部及びその周囲の上部には第1導電体層73が埋め込まれ且つ堆積されている。その他の図1において説明した第1実施の形態と同様の部分には対応する符号を付して説明を省略する。
上述した第1ないし第4の実施の形態ではシリコン(Si)半導体基板を用いたが、SOI(Silicon On Insulator)基板でも同様に出来る。その実施の形態を図9に示す。図9に示す第5の実施の形態では、SOI基板90を半導体基板の代りに用いており、この基板90は、シリコン(Si)基板91上に、埋め込み酸化膜92が設けられていて、絶縁基板を形成している。そして埋め込み酸化膜92上に、シリコン(Si)半導体によるチャンネル領域93と、ソース領域94と、ドレイン領域95が形成されている。その他の構成は図1において説明した第1の実施の形態と同様であるので、対応する部分に同じ符号を付して説明を省略する。
上述した第1実施の形態(図1)、第2の実施の形態(図3)、第3の実施の形態(図5)、第4の実施の形態(図7)、および第5の実施の形態(図9)においても、図10に示す第6の実施の形態の様に、強誘電体層5上の第2導電体層100の面積を強誘電体層5の面積よりも小さくなるように形成して、MFM構造の実効面積を小さくし、相対的に下部のMIS構造の実効面積を大きくすることもできる。よって従来に比べてメモリセル面積を増大させることなく、MFM構造のキャパシタの静電容量CFとMIS構造のキャパシタとMIM構造のキャパシタの合成静電容量CIのカップリング比(CI/(CI+CF))を大きくすることができる。
以上の実施の形態で説明した、上部電極へのコンタクトの第2導電体層6、100は必ずしもゲート領域110(図11(a)又は図11(b)に示す)上でなくでも良く、素子分離領域111上でも問題が無い。その例を第7の実施の形態として図11(c)の第2導電体層112に示す。このように素子分離領域111上に第2導電体層112を形成すれば、配線の自由度が増す。
以上述べた第1乃至第7の実施の形態では図1から図10に示すように第3、第4導電体の上面が第1導電体層の上面と同一高さに位置するか、下に位置していたが、図15の(a)、(b)及び(c)に示すように第3、第4導電体の上面が第1導電体の上面より上に位置していてもよい。
本発明の構成によれば、電界効果型トランジスタを含む強誘電体不揮発性記憶素子において、半導体基板のソース部とドレイン部の第3及び第4導電体が、ゲート部の第1導電体層との間に第2絶縁体薄膜を介在させている。この構成により、第3及び第4導電体の側壁と第2絶縁薄膜と第1導電体層からMIM構造を形成し、よって、MIS構造と並列に接続したバッファ層の全キャパシタCIの面積をMFMキャパシタ面積より大きくすることができる。従って、従来に比べてメモリセル面積を増大させることなく、MFMキャパシタの静電容量CFとMISキャパシタとMIMキャパシタの合成静電容量CIのカップリング比(CI/(CI+CF))を大きくすることができ、効率よく強誘電体キャパシタに電圧を印加することが出来る。さらにメモリセル面積を縮小し高密度に集積化できる。
2 チャンネル領域
3 第1絶縁体層
4 第1導電体層
5 強誘電体層
6 第2導電体層
7 ソース領域
8 ドレイン領域
9 第3導電体
10 第4導電体
11 第2絶縁体薄膜
Claims (3)
- 電界効果型トランジスタを含む強誘電体不揮発性記憶素子であって、
前記電界効果型トランジスタは、半導体基板のチャンネル領域上に第1絶縁体層、第1導電体層、強誘電体層、及び第2導電体層が順次積層された構造と、
前記半導体基板の前記チャンネル領域両側に形成されたソース領域及びドレイン領域と、
前記ソース領域及びドレイン領域上にそれぞれ形成された第3導電体と第4導電体と、 前記第3導電体及び前記第4導電体と前記第1導電体層との間でそれぞれキャパシタが形成されるよう、第3導電体及び前記第4導電体と前記第1導電体層との間に形成された絶縁体薄膜を持ち、前記第1導電体層の前記第3導電体及び前記第4導電体と対向する側壁及び前記第3導電体及び前記第4導電体の前記第1導電体層と対向する側壁には、粗面化処理による凹凸が形成されており、
前記第3導電体及び前記第4導電体の基板からの高さは、前記第1導電体の高さよりも低い、
ことを特徴とする半導体不揮発性記憶素子。 - 前記第1導電体層の凹凸が、前記第1導電体層の前記第3及び第4導電体と対向する側壁への粗面化処理により形成された凹凸であることを特徴とする請求項1記載の半導体不揮発性記憶素子。
- 前記第3導電体及び前記第4導電体の凹凸が、前記第3導電体及び前記第4導電体の前記第1導電体層と対向する側壁への粗面化処理により形成された凹凸であることを特徴とする請求項1に記載の半導体不揮発性記憶素子。
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