JP2022101741A - 半導体記憶装置及び半導体記憶装置の製造方法 - Google Patents

Abstract

【課題】ゲート容量とキャパシタ容量の比を適切な大きさにすること。【解決手段】絶縁膜を間に挟んで積層方向に積層された複数の第１電極と、前記複数の第１電極と前記絶縁膜を前記積層方向に貫通する開口部内に前記複数の第１電極の側面上に設けられた強誘電体膜と、前記強誘電体膜を間に挟んで前記複数の第１電極に対向して設けられた複数の第２電極と、を含む複数の強誘電体キャパシタと、前記複数の第２電極と、前記複数の第２電極各々の複数の面上に設けられたゲート絶縁膜と、前記複数の第２電極各々の前記複数の面上に前記ゲート絶縁膜を間に挟んで設けられたチャネル層と、を含む複数のトランジスタと、を備える半導体記憶装置。【選択図】図１

Description

本発明は、半導体記憶装置及び半導体記憶装置の製造方法に関する。

強誘電体の残留分極の方向を用いて情報を記憶する強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）が知られている。ＦｅＲＡＭの１つとして、トランジスタのゲート電極に強誘電体キャパシタが直列に接続された強誘電体メモリ電界効果トランジスタ（ＦｅＭＦＥＴ：Ferroelectric Memory Field Effect Transistor）が知られている。ＦｅＭＦＥＴにおいて、強誘電体キャパシタに十分な電圧が印加されるように、トランジスタのチャネルを複数の面に亘って立体的に形成することが知られている（例えば特許文献１）。

また、１つのトランジスタと１つの強誘電体キャパシタとが並列に接続されたメモリセルを３次元に積層させたＦｅＲＡＭが知られている（例えば特許文献２）。
（例えば特許文献２）。

特開２０１９－１７９８２７号公報 特開２０１８－０３７４４１号公報

トランジスタのゲート電極上に強誘電体キャパシタが設けられたＦｅＭＦＥＴにおいても、３次元構造にして高集積化することが望ましい。この場合においても、トランジスタのゲート容量と強誘電体キャパシタの容量の比が適切な大きさになり、強誘電体キャパシタに十分な大きさの電圧が印加されるようにすることが望ましい。

１つの側面では、ゲート容量とキャパシタ容量の比を適切な大きさにすることが可能な半導体記憶装置及び半導体記憶装置の製造方法を提供することを目的とする。

１つの態様では、絶縁膜を間に挟んで積層方向に積層された複数の第１電極と、前記複数の第１電極と前記絶縁膜を前記積層方向に貫通する開口部内に前記複数の第１電極の側面上に設けられた強誘電体膜と、前記強誘電体膜を間に挟んで前記複数の第１電極に対向して設けられた複数の第２電極と、を含む複数の強誘電体キャパシタと、前記複数の第２電極と、前記複数の第２電極各々の複数の面上に設けられたゲート絶縁膜と、前記複数の第２電極各々の前記複数の面上に前記ゲート絶縁膜を間に挟んで設けられたチャネル層と、を含む複数のトランジスタと、を備える半導体記憶装置である。

１つの態様では、複数の第１電極と複数の絶縁膜を積層方向に交互に積層する工程と、前記複数の第１電極と前記複数の絶縁膜を前記積層方向に貫通する開口部を形成する工程と、前記開口部内において前記複数の第１電極の側面上に強誘電体膜を形成する工程と、前記開口部内において前記強誘電体膜を間に挟んで前記複数の第１電極に対向する複数の第２電極を形成する工程と、前記開口部内において前記複数の第２電極各々の複数の面上にゲート絶縁膜を形成する工程と、前記開口部内において前記複数の第２電極各々の前記複数の面上に前記ゲート絶縁膜を間に挟んでチャネル層を形成する工程と、を備える半導体記憶装置の製造方法である。

１つの側面として、ゲート容量とキャパシタ容量の比を適切な大きさにすることができる。

図１は、第１の実施形態に係る半導体記憶装置の断面図である。 図２は、図１の領域Ｒの斜視図である。 図３（ａ）は、図１のＡ－Ａ間の断面図、図３（ｂ）は、図１のＢ－Ｂ間の断面図である。 図４は、第１の実施形態に係る半導体記憶装置の等価回路図である。 図５（ａ）から図５（ｃ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図（その１）である。 図６（ａ）から図６（ｃ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図（その２）である。 図７（ａ）から図７（ｃ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図（その３）である。 図８は、第２の実施形態に係る半導体記憶装置の断面図である。 図９は、実施例に係る半導体装置の斜視図である。 図１０は、実施例に係る半導体装置の断面図である。 図１１は、実施例に係る半導体装置の等価回路図である。 図１２（ａ）から図１２（ｃ）は、実施例に係る半導体装置の製造方法を示す図（その１）である。 図１３（ａ）から図１３（ｃ）は、実施例に係る半導体記装置の製造方法を示す図（その２）である。 図１４（ａ）から図１４（ｃ）は、実施例に係る半導体装置の製造方法を示す図（その３）である。 図１５（ａ）から図１５（ｃ）は、実施例に係る半導体装置の製造方法を示す図（その４）である。 図１６（ａ）から図１６（ｃ）は、実施例に係る半導体装置の製造方法を示す図（その５）である。 図１７（ａ）及び図１７（ｂ）は、実施例に係る半導体装置の製造方法を示す図（その６）である。 図１８（ａ）及び図１８（ｂ）は、実施例に係る半導体装置の製造方法を示す図（その７）である。 図１９（ａ）及び図１９（ｂ）は、実施例に係る半導体装置の製造方法を示す図（その８）である。 図２０（ａ）及び図２０（ｂ）は、実施例に係る半導体装置の製造方法を示す図（その９）である。 図２１（ａ）及び図２１（ｂ）は、ゲート絶縁膜が電極から離れていることの効果を示す図である。

《第１の実施形態》
図１は、第１の実施形態に係る半導体記憶装置の断面図である。図２は、図１の領域Ｒの斜視図である。図１及び図２のように、第１の実施形態の半導体記憶装置１０は、絶縁膜２１を間に挟んで複数の電極２０が積層方向に積層されている。複数の電極２０及び複数の絶縁膜２１を積層方向に貫通する複数の開口部２２が形成され、開口部２２内に複数の強誘電体膜２３、複数の電極２４、ゲート絶縁膜２５、チャネル層２６、及び絶縁膜２７が設けられている。

絶縁膜２１は、電極２０よりも開口部２２の中心側に突出している。言い換えると、隣接する開口部２２の間において、絶縁膜２１の幅Ｗ２は電極２０の幅Ｗ１よりも大きい。なお、第２の実施形態に示すが、電極２０と絶縁膜２１の幅が同じ場合でもよい。電極２０の幅Ｗ１は例えば５０ｎｍ～１００ｎｍ、絶縁膜２１の幅Ｗ２は例えば５０ｎｍ～３００ｎｍ、絶縁膜２１が電極２０よりも突出した長さＬ１は例えば０ｎｍ～２００ｎｍである。電極２０は、配線を介してトランジスタに電気的に接続される。電極２０は、例えばＮ型多結晶シリコン、コバルトシリサイド、又はニッケルシリサイドなどで形成される。電極２０の厚さは例えば２５ｎｍ～５０ｎｍである。絶縁膜２１は、例えば酸化シリコン（ＳｉＯ_２）又はフッ素添加酸化シリコン（ＳｉＯＦ）などで形成される。絶縁膜２１の厚さは例えば２０ｎｍ～４０ｎｍである。

強誘電体膜２３は、開口部２２内において電極２０が絶縁膜２１に対して凹んだ凹部２８の内面上に設けられ、開口部２２の内面に沿った環状形状をしている。強誘電体膜２３は、例えば凹部２８の底面及び側面の全面を覆っている。強誘電体膜２３は絶縁膜２１の側面上には設けられてなく、複数の凹部２８各々に設けられた強誘電体膜２３は互いに離れている。なお、強誘電体膜２３は、絶縁膜２１の側面上にも設けられ、凹部２８の内面を覆いつつ積層方向に延びていてもよい。すなわち、複数の電極２０各々に対応して複数の強誘電体膜２３が設けられている場合に限られず、複数の電極２０に対して１つの強誘電体膜２３が設けられている場合でもよい。

強誘電体膜２３は、自発的に分極しかつ残留分極の方向を外部電界にて制御可能な材料で形成される。例えば酸化ハフニウム（ＨｆＯ_２）、ハフニウム・シリコン酸化物（ＨｆＳｉＯ_Ｘ）、又はハフニウム・ジルコニウム酸化物（ＨｆＺｒＯ_Ｘ膜）などのハフニウム酸化物、若しくはチタン酸ジルコン酸鉛（ＰＺＴ）又はタンタル酸ビスマス酸ストロンチウム（ＳＢＴ）などのペロブスカイト構造の強誘電体材料で形成される。強誘電体膜２３がハフニウム酸化物である場合、強誘電体膜２３の厚さは例えば５ｎｍ～２０ｎｍである。強誘電体膜２３がペロブスカイト構造の強誘電体材料の場合、強誘電体膜２３の厚さは例えば３０ｎｍ～８０ｎｍである。

電極２４は、開口部２２内において強誘電体膜２３を間に挟んで電極２０に対向して設けられ、開口部２２の内面に沿った環状形状をしている。電極２４は、複数の電極２０各々に対応して複数設けられている。電極２４は、凹部２８を埋め込むように設けられ、絶縁膜２１よりも開口部２２の中心側に突出している。電極２４の高さＨは例えば５ｎｍ～４５ｎｍであり、電極２４が絶縁膜２１よりも突出した長さＬ２は例えば２５ｎｍ～１３５ｎｍである。電極２４は、配線と接続されてなく、電位が独立したフローティング状態となっている。電極２４は、例えばＮ型多結晶シリコン、窒化チタン、タンタル、又は窒化タンタルなどで形成される。

ゲート絶縁膜２５は、開口部２２内において複数の電極２４各々の凹部２８から突出した部分における複数の面上に設けられている。ゲート絶縁膜２５は、例えば複数の電極２４各々の凹部２８から突出した部分における複数の面全面を覆っている。ゲート絶縁膜２５は、積層方向に延びた凸凹の管状であり、複数の電極２４各々の複数の面上と絶縁膜２１の側面上に設けられている。ゲート絶縁膜２５は、凹部２８の上端において強誘電体膜２３に接している。なお、ゲート絶縁膜２５は、絶縁膜２１の側面上に設けられていない場合でもよい。この場合、複数の電極２４各々に対応する複数のゲート絶縁膜２５が設けられることになる。ゲート絶縁膜２５は、例えば酸化シリコン（ＳｉＯ_２）、窒化シリコン（Ｓｉ_３Ｎ_４）、酸窒化シリコン（ＳｉＯＮ）、又は酸化ハフニウム（ＨｆＯ_２）などで形成される。ゲート絶縁膜２５の厚さは例えば２ｎｍ～１５ｎｍである。

チャネル層２６は、開口部２２内において複数の電極２４各々の凹部２８から突出した部分における複数の面上にゲート絶縁膜２５を間に挟んで設けられている。チャネル層２６は、積層方向に延びた凸凹の管状であり、ゲート絶縁膜２５の全面を覆っている。チャネル層２６は、例えばＮ型多結晶シリコン、アモルファスシリコン、又はＩＧＺＯ（Ｉｎ－Ｇａ－Ｚｎ－Ｏ）などで形成される。チャネル層２６の厚さは例えば１０ｎｍ～２５ｎｍである。チャネル層２６の比抵抗は、例えば１×１０^－６Ω・ｍ～１×１０^－５Ω・ｍである。

絶縁膜２７は、開口部２２内において管状のチャネル層２６の内側の空隙を埋め込むように設けられている。絶縁膜２７は、例えば酸化シリコン（ＳｉＯ_２）、酸化アルミニウム（Ａｌ_２Ｏ_３）、又は窒化シリコン（Ｓｉ_３Ｎ_４）などで形成される。

図３（ａ）は、図１のＡ－Ａ間の断面図、図３（ｂ）は、図１のＢ－Ｂ間の断面図である。図３（ａ）及び図３（ｂ）のように、強誘電体膜２３、電極２４、ゲート絶縁膜２５、チャネル層２６、及び絶縁膜２７が内部に設けられた複数の開口部２２は、平面視において縦横に並んだ格子状に設けられている。また、開口部２２は、平面視において略円形状をしている。強誘電体膜２３、電極２４、ゲート絶縁膜２５、及びチャネル層２６は、絶縁膜２７を中心とした同心円環状に配置されている。強誘電体膜２３、電極２４、ゲート絶縁膜２５、チャネル層２６、及び絶縁膜２７が設けられた領域以外の領域は電極２０又は絶縁膜２１となっている。

図１のように、複数の電極２０と、複数の電極２０に対応した複数の強誘電体膜２３と、強誘電体膜２３を間に挟んで複数の電極２０に対向した複数の電極２４と、によって複数の強誘電体キャパシタ１５が形成されている。また、複数の電極２４とゲート絶縁膜２５とチャネル層２６によって複数の電界効果トランジスタ１６が形成されている。電界効果トランジスタ１６は、電極２４の複数の面上にゲート絶縁膜２５とチャネル層２６が設けられているため、チャネルが立体的に形成されている。

このように、電界効果トランジスタ１６の電極２４（ゲート電極）に強誘電体キャパシタ１５が直列に接続されていることから、メモリセル１７は強誘電体メモリ電界効果トランジスタ（ＦｅＭＦＥＴ：Ferroelectric Memory Field Effect Transistor）である。

図４は、第１の実施形態に係る半導体記憶装置の等価回路図である。図４のように、強誘電体メモリ電界効果トランジスタ（ＦｅＭＦＥＴ）である複数のメモリセル１７が直列に接続されたメモリブロック１２の一端はビット線３０に電気的に接続され、他端はソース線３１に電気的に接続される。

（製造方法）
図５（ａ）から図７（ｃ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。図５（ａ）のように、半導体基板上に、例えばスパッタリング法又は化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法などを用いて、複数の電極２０と複数の絶縁膜２１を交互に堆積する。電極２０の厚さは例えば２５ｎｍ～５０ｎｍであり、絶縁膜２１の厚さは例えば２０ｎｍ～４０ｎｍである。

図５（ｂ）のように、例えばドライエッチングなどの異方性エッチングを用いて、複数の電極２０と複数の絶縁膜２１を貫通する複数の開口部２２を形成する。図５（ｂ）の段階では、開口部２２は、円柱形状であり、直径Ｄが例えば２５ｎｍ～５０ｎｍである。

図５（ｃ）のように、例えばマイクロ波を用いたケミカルドライエッチング又はウエットエッチングなどの等方性エッチングを用い、電極２０が絶縁膜２１よりも高選択でエッチングされるような条件で、開口部２２内から電極２０をサイドエッチングする。一例として、エッチングガスとして８０ｍｌ／分のＣＦ_４ガスと２０ｍｌ／分の流量のＯ_２ガスとの混合ガスを用い、０．７Ｔｏｒｒの雰囲気下で温度７０℃、印加電力１３００Ｗの条件にてマイクロ波ケミカルドライエッチングを行う。エッチング後における電極２０の間隔Ｌ３は例えば１００ｎｍ～３００ｎｍである。

図６（ａ）のように、例えば原子層堆積（ＡＬＤ：Atomic Layer Deposition）法を用いて強誘電体膜２３を堆積する。これにより、強誘電体膜２３が開口部２２の内面に沿って形成される。すなわち、強誘電体膜２３は、開口部２２内における電極２０の側面並びに絶縁膜２１の上下面及び側面を覆って形成される。強誘電体膜２３の厚さは例えば５ｎｍ～２０ｎｍである。

図６（ｂ）のように、例えばＣＶＤ法を用いて電極２４を堆積する。これにより、電極２４が開口部２２内において強誘電体膜２３上に形成される。電極２４によって開口部２２を完全に埋め込むようにはせず、開口部２２の中心付近には電極２４が形成されていない空隙を残す。絶縁膜２１の側面上における電極２４の厚さＴは、例えば１０ｎｍ～２５ｎｍである。

図６（ｃ）のように、例えば異方性エッチング又は等方性エッチングを用いて、絶縁膜２１の側面上の強誘電体膜２３が露出するように電極２４を除去する。

図７（ａ）のように、例えばマイクロ波を用いたケミカルドライエッチング又はウエットエッチングなどの等方性エッチングを用い、強誘電体膜２３及び絶縁膜２１が電極２４よりも高選択でエッチングされるような条件で、開口部２２内から強誘電体膜２３及び絶縁膜２１をサイドエッチングする。一例として、フルオロカーボンを含む混合ガスを用いた等方性ドライエッチング、又は弗酸若しくはフッ化物を含む溶液による等方性ウエットエッチングを行う。エッチング後における絶縁膜２１の間隔Ｌ４は例えば９０ｎｍ～２９０ｎｍである。

図７（ｂ）のように、例えばＡＬＤ法を用いてゲート絶縁膜２５を堆積する。これにより、ゲート絶縁膜２５が開口部２２の内面に沿って形成される。すなわち、ゲート絶縁膜２５は、開口部２２内における電極２４の上下面及び側面並びに絶縁膜２１の側面を覆って形成される。ゲート絶縁膜２５の厚さは例えば２ｎｍ～１５ｎｍである。

図７（ｃ）のように、例えばＡＬＤ法を用いてチャネル層２６を堆積する。これにより、チャネル層２６が開口部２２の内面に沿って形成される。すなわち、チャネル層２６は、開口部２２内におけるゲート絶縁膜２５の表面を覆って形成される。チャネル層２６の厚さは例えば１０ｎｍ～２５ｎｍである。その後、図１のように、例えばＣＶＤ法を用いて絶縁膜２７を堆積することで、開口部２２内の空隙が絶縁膜２７によって埋め込まれて、半導体記憶装置１０が完成する。

第１の実施形態によれば、図１のように、強誘電体キャパシタ１５と電界効果トランジスタ１６を備えるメモリセル１７が複数設けられている。強誘電体キャパシタ１５は、電極２０（第１電極）と、電極２０と絶縁膜２１を貫通する開口部２２内に電極２０の側面上に設けられた強誘電体膜２３と、強誘電体膜２３を間に挟んで電極２０に対向して設けられた電極２４（第２電極）と、を含む。電界効果トランジスタ１６は、電極２４と、電極２４の複数の面上に設けられたゲート絶縁膜２５と、電極２４の複数の面上にゲート絶縁膜２５を間に挟んで設けられたチャネル層２６と、を含む。これにより、電界効果トランジスタ１６の電極２４（ゲート電極）に強誘電体キャパシタ１５が直列に接続されたメモリセル１７（ＦｅＭＦＥＴ）が３次元に積層された構造が得られ、高集積化を実現できる。

第１の実施形態では、電極２０とチャネル層２６の間に電圧Ｖが印加されることで、強誘電体キャパシタ１５と電界効果トランジスタ１６に電圧が印加される。強誘電体キャパシタ１５は、強誘電体膜２３が電極２０と電極２４に挟まれているためにキャパシタ容量Ｃｆが形成される。電界効果トランジスタ１６は、ゲート絶縁膜２５が電極２４とチャネル層２６に挟まれているためにゲート容量Ｃｉが形成される。したがって、電極２０とチャネル層２６の間に電圧Ｖが印加されると、強誘電体膜２３に印加される分配電圧ＶｆはＶｆ＝Ｖ×（Ｃｉ／（Ｃｉ＋Ｃｆ））となり、ゲート絶縁膜２５に印加される分配電圧ＶｉはＶｉ＝Ｖ×（Ｃｆ／（Ｃｉ＋Ｃｆ））となる。

一般的に、強誘電体膜２３の誘電率はゲート絶縁膜２５の誘電率よりも大きい。このため、例えば、電極２０と電極２４で挟まれた強誘電体膜２３の面積と、電極２４とチャネル層２６で挟まれたゲート絶縁膜２５の面積と、が同じ大きさである場合、キャパシタ容量Ｃｆはゲート容量Ｃｉよりも大きくなる。この場合、電極２０とチャネル層２６の間に印加された電圧Ｖのうちゲート絶縁膜２５に分配される電圧が大きくなり、強誘電体膜２３に分極を反転させるのに十分な大きさの電圧が印加されないことが起こり得る。

そこで、第１の実施形態では、電界効果トランジスタ１６の電極２４（ゲート電極）の複数の面上にゲート絶縁膜２５とチャネル層２６を設けている。ここで、図２のように、絶縁膜２７の中心からチャネル層２６のゲート絶縁膜２５側の面までの距離をｒ１、ゲート絶縁膜２５の強誘電体膜２３側の面までの距離をｒ２、強誘電体膜２３の電極２０側の面までの距離をｒ３とする。電極２４の高さをｈとする。この場合、強誘電体キャパシタ１５において電極２０と電極２４が強誘電体膜２３を間に挟んで対向する面積ＳｆはＳｆ＝２π・ｒ３・ｈとなる。電界効果トランジスタ１６において電極２４とチャネル層２６がゲート絶縁膜２５を間に挟んで対向する面積ＳｉはＳｉ＝２π・ｒ１・ｈ＋２π（ｒ２^２－ｒ１^２）となる。すなわち、距離ｒ１、ｒ２、ｒ３の長さを調整することによって面積Ｓｆと面積Ｓｉの大きさを調整することができる。つまり、距離ｒ１、ｒ２、ｒ３を適切な長さに設定することで、キャパシタ容量Ｃｆとゲート容量Ｃｉの比を適切な大きさにすることができる。よって、強誘電体膜２３に分配される電圧を大きくでき、強誘電体膜２３に十分な大きさの電圧を印加することができる。

また、キャパシタ容量Ｃｆとゲート容量Ｃｉの比を適切な大きさにすることで強誘電体膜２３に分配される電圧が大きくなるため、電極２０とチャネル層２６の間に過度に大きな電圧を印加しなくても強誘電体膜２３の分極を反転させることができる。電極２０とチャネル層２６の間に過度に大きな電圧を印加しなくて済むため、デバイスの耐久性の劣化を抑制することができる。

また、電極２４が電極２０に向かって突き出しているため、電圧Ｖが印可される電極２０がゲート絶縁膜２５およびチャネル層２６と離れ、電極２０の端部でのゲート絶縁膜２５にかかる電界強度が低減し、ゲート絶縁膜２５のリーク電流や絶縁破壊を抑制できる。

また、第１の実施形態によれば、図５（ａ）のように、複数の電極２０と複数の絶縁膜２１を積層方向に交互に積層する。図５（ｃ）のように、電極２０と絶縁膜２１を積層方向に貫通する開口部２２を形成する。図７（ａ）のように、開口部２２内において電極２０の側面上に強誘電体膜２３を形成するとともに、強誘電体膜２３を間に挟んで電極２０に対向する電極２４を形成する。図７（ｂ）のように、開口部２２内において電極２４の複数の面上にゲート絶縁膜２５を形成する。図７（ｃ）のように、開口部２２内において電極２４の複数の面上にゲート絶縁膜２５を間に挟んでチャネル層２６を形成する。これにより、高集積化とともに、キャパシタ容量Ｃｆとゲート容量Ｃｉの比を適切な大きさにすることが可能な半導体記憶装置１０を得ることができる。

《第２の実施形態》
図８は、第２の実施形態に係る半導体記憶装置の断面図である。図８のように、第２の実施形態の半導体記憶装置１１では、開口部２２において電極２０の側面と絶縁膜２１の側面は同一面となっている。その他の構成は第１の実施形態の図１と同じであるため説明を省略する。

第２の実施形態においても、強誘電体キャパシタ１５は、電極２０と、電極２０と絶縁膜２１を貫通する開口部２２内で電極２０の側面上に設けられた強誘電体膜２３と、強誘電体膜２３を間に挟んで電極２０に対向した電極２４と、を含む。電界効果トランジスタ１６は、電極２４と、電極２４の複数の面上に設けられたゲート絶縁膜２５と、電極２４の複数の面上にゲート絶縁膜２５を間に挟んで設けられたチャネル層２６と、を含む。これにより、第１の実施形態と同様に、高集積化が実現できるとともに、キャパシタ容量Ｃｆとゲート容量Ｃｉの比を適切な大きさにすることができるため、強誘電体膜２３に十分な大きさの電圧を印加することができる。

図９は、実施例に係る半導体装置の斜視図である。図９のように、実施例に係る半導体装置１００は、半導体基板側に複数のソース引出線８３が並列に設けられている。ソース引出線８３上に設けられる複数のワード引出線８２と半導体記憶装置１０の上部に設けられる複数の複数のビット引出線８１は、それぞれソース引出線８３に直交して並列に設けられている。ゲート電極引出線８０は、ビット引出線８１と反対方向に引き出されている。ゲート電極引出線８０、ビット引出線８１、ワード引出線８２、及びソース引出線８３は、それぞれビアを介して配線に接続される。

図１０は、実施例に係る半導体装置の断面図である。実施例に係る半導体装置１００では、半導体記憶装置１０は２層の電極２０と３層の絶縁膜２１とが積層されている場合を例に示す。図１０のように、半導体基板４０上に絶縁膜４１を介してソース線となる配線層４２が設けられている。半導体基板４０は例えばシリコン基板であり、絶縁膜４１は例えば酸化シリコン膜であり、配線層４２は例えばタングステンなどの金属層又はＮ型多結晶シリコン層である。

配線層４２上に、絶縁膜４３を介して絶縁膜４４と導電層４５と絶縁膜４６がこの順に積層された積層体４７が設けられている。積層体４７の一方の側面において、絶縁膜５０が設けられ、隣接する積層体４７の間は絶縁膜５０で埋設されている。積層体４７の他方の側面において、ゲート絶縁膜４８と導電層４９が設けられ、隣接する積層体４７の間はゲート絶縁膜４８と導電層４９で埋設されている。絶縁膜４３は例えば窒化シリコン膜であり、絶縁膜４４、４６、及び５０並びにゲート絶縁膜４８は例えば酸化シリコン膜であり、導電層４５及び４９は例えばＮ型アモルファスシリコン層又はＮ型多結晶シリコン層である。

導電層４５は、ワード線に繋がるゲート電極として機能する。導電層４９は、配線層４２に接し、チャネル層として機能する。このように、半導体基板４０上には縦型トランジスタ６０が形成されている。

絶縁膜４６、５０、ゲート絶縁膜４８、及び導電層４９上に絶縁膜５１が設けられている。絶縁膜５１は例えば窒化シリコン膜である。絶縁膜５１上に半導体記憶装置１０が設けられている。半導体記憶装置１０は、第１の実施形態で説明しているため、ここでは説明を省略する。半導体記憶装置１０のチャネル層２６は、絶縁膜５１の開口に埋め込まれ、導電層４９に接している。

半導体記憶装置１０上に、ビット線となる配線層５２がチャネル層２６に接して設けられている。半導体記憶装置１０上に配線層５２を覆う保護膜５３が設けられている。配線層５２は例えばタングステンなどの金属層であり、保護膜５３は例えば酸化シリコン膜などの絶縁膜である。

図１１は、実施例に係る半導体装置の等価回路図である。図１１のように、複数のメモリセル１７が直列に接続されたメモリブロック１２の一端はビット線３０に接続され、他端は縦型トランジスタ６０を介してソース線３１に接続される。ビット線３０にはビット線選択トランジスタ６１が接続される。縦型トランジスタ６０のゲート電極（導電層４５）にはワード線３２を介してワード線選択トランジスタ６２が接続される。ソース線３１にはソース線選択トランジスタ６３が接続される。メモリセル１７の強誘電体キャパシタ１５の上部電極（電極２０）にはゲート選択トランジスタ６４が接続される。

（製造方法）
図１２（ａ）から図２０（ｂ）は、実施例に係る半導体装置の製造方法を示す図である。各図における（ａ）は平面図、（ｂ）は（ａ）のＡ－Ａ断面図、（ｃ）は（ａ）のＢ－Ｂ断面図である。図１２（ａ）から図１２（ｃ）のように、半導体基板４０上に絶縁膜４１及び配線層４２を堆積した後、絶縁膜４１及び配線層４２を例えば異方性エッチングによってストライプ状にエッチングする。ストライプ状にエッチングされた配線層４２はソース線となる。

図１３（ａ）から図１３（ｃ）のように、全面に絶縁膜５４を堆積した後、例えば化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法を用いて平坦化することによって、ストライプ状のパターンの間を絶縁膜５４で埋め込む。絶縁膜５４は例えば酸化シリコン膜である。その後、配線層４２及び絶縁膜５４上に絶縁膜４３、絶縁膜４４、導電層４５、及び絶縁膜４６を順次堆積する。

図１４（ａ）から図１４（ｃ）のように、配線層４２上における絶縁膜４６、導電層４５、絶縁膜４４、及び絶縁膜４３を選択的にエッチング除去することによって開口部５５を形成して配線層４２を露出させる。その後、全面にゲート絶縁膜４８を堆積する。開口部５５の平面形状は略円形状の場合でもよいし、四角形などの多角形状の場合でもよい。

図１５（ａ）から図１５（ｃ）のように、異方性エッチングによって平坦部に形成されたゲート絶縁膜４８を除去した後、全面に導電層４９を堆積し、ＣＭＰ法によって平坦化して、開口部５５を導電層４９で埋め込む。

図１６（ａ）から図１６（ｃ）のように、配線層４２が延在する方向に直交する方向に沿って、絶縁膜４６、導電層４５、及び絶縁膜４４を選択的にエッチング除去し、絶縁膜４３が露出する開口部を形成する。全面に絶縁膜５０を堆積した後、ＣＭＰ法によって平坦化することによって、開口部を絶縁膜５０で埋め込む。

図１７（ａ）及び図１７（ｂ）のように、絶縁膜４６、ゲート絶縁膜４８、導電層４９、及び絶縁膜５０上に絶縁膜５１を堆積した後、第１の実施形態の図５（ａ）から図７（ａ）と同じ工程を実施する。これにより、電極２０と絶縁膜２１が交互に積層され、絶縁膜２１が電極２０よりも開口部２２の中心側に突出した構造が形成される。電極２０が絶縁膜２１に対して凹んだ凹部２８の内面には強誘電体膜２３が形成され、強誘電体膜２３を挟んで電極２０に対向する電極２４が凹部２８に埋め込まれ且つ絶縁膜２１よりも開口部２２の中心側に突出して形成される。

図１８（ａ）及び図１８（ｂ）のように、全面にゲート絶縁膜２５を堆積した後、異方性エッチングによって最上部の絶縁膜２１上及び導電層４９上のゲート絶縁膜２５を除去する。その後、導電層４９上のゲート絶縁膜２５が除去されることで露出した絶縁膜５１を異方性エッチングによって除去して導電層４９を露出させる。

図１９（ａ）及び図１９（ｂ）のように、例えばＡＬＤ法によってチャネル層２６を堆積する。チャネル層２６は開口部２２の内面に沿ってゲート絶縁膜２５を覆って形成されるとともに、絶縁膜５１が除去されて露出した導電層４９に接して形成される。

図２０（ａ）及び図２０（ｂ）のように、例えばＣＶＤ法によって絶縁膜２７を堆積する。絶縁膜２７はチャネル層２６の間の空隙を埋め込んで形成される。その後、ＣＭＰ法によって絶縁膜２７、チャネル層２６、強誘電体膜２３、絶縁膜２１、及び電極２０、２４を研磨して平坦化する。これにより、半導体記憶装置１０が形成される。その後、図１０のように、半導体記憶装置１０上に配線層５２を堆積した後、ビット線となる領域以外の配線層５２を選択的にエッチング除去する。配線層５２を覆うように保護膜５３を形成する。これにより、実施例１の半導体装置１００が完成する。

実施例によれば、図１０のように、強誘電体キャパシタ１５は、電極２０と、電極２０と絶縁膜２１を貫通する開口部２２内に電極２０の側面上に設けられた強誘電体膜２３と、強誘電体膜２３を間に挟んで電極２０に対向して設けられた電極２４と、を含む。電界効果トランジスタ１６は、電極２４と、電極２４の複数の面上に設けられたゲート絶縁膜２５と、電極２４の複数の面上にゲート絶縁膜２５を間に挟んで設けられたチャネル層２６と、を含む。これにより、第１の実施形態と同様、高集積化が実現できるとともに、キャパシタ容量Ｃｆとゲート容量Ｃｉの比を適切な大きさにすることができるため、強誘電体膜２３に十分な大きさの電圧を印加することができる。

また、実施例では、図１０のように、絶縁膜２１は電極２０よりも開口部２２の中心側に突出し、強誘電体膜２３は絶縁膜２１に対して電極２０が凹んだ凹部２８の内面上に設けられている。電極２４は、凹部２８を埋め込むように設けられ、絶縁膜２１よりも開口部２２の中心側に突出している。この場合、ゲート絶縁膜２５が電極２０から離れた構造が得られ易い。

ゲート絶縁膜２５が電極２０から離れて設けられることよる効果を図２１（ａ）及び図２１（ｂ）を用いて説明する。図２１（ａ）は、ゲート絶縁膜２５が電極２０に接している場合を示し、図２１（ｂ）は、ゲート絶縁膜２５が電極２０から離れている場合を示している。図２１（ａ）のように、ゲート絶縁膜２５が電極２０に接している場合、電極２０とチャネル層２６がゲート絶縁膜２５を間に挟んで対向する領域７０が形成され、この領域７０において寄生トランジスタが形成されてしまう。寄生トランジスタが形成されることで、ＦｅＭＦＥＴの閾値のシフト及び／又は耐圧の低下が起こり、デバイス性能及び／又は信頼性の低下が生じてしまう。また、図２１（ａ）の構造では、ゲート絶縁膜２５が電極２０と電極２４との間に入り込むことが製造上起こり得るため、強誘電体キャパシタの面積Ｓｆの制御が難しくなり、閾値のばらつきによる信頼性の低下が生じてしまう。

図２１（ｂ）のように、ゲート絶縁膜２５が電極２０から離れていることで、寄生トランジスタの形成が抑制されるため、デバイス性能及び信頼性の低下を抑制することができる。

また、実施例では、図１０のように、強誘電体膜２３は凹部２８の底面及び側面上に設けられ、ゲート絶縁膜２５は電極２４の複数の面上に設けられ、凹部２８の上端において強誘電体膜２３に接している。これにより、ゲート絶縁膜２５が電極２０から離れた構造が得られ易くなる。

また、実施例では、図１０のように、電極２４の絶縁膜２１からの突出量は、凹部２８の深さよりも大きい。これにより、ゲート容量Ｃｉを大きくでき、強誘電体キャパシタ１５に十分な大きさの電圧が印加され易くなる。ゲート容量Ｃｉを大きくする点から、突出量は、凹部２８の深さの２倍以上が好ましく、２．５倍以上がより好ましく、３倍以上が更に好ましい。

なお、実施例では、メモリセル１７の積層数が２層である場合を例に示したが、３層以上にする場合など、積層数は任意に設定することができる。

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

なお、以上の説明に関して更に以下の付記を開示する。
（付記１）絶縁膜を間に挟んで積層方向に積層された複数の第１電極と、前記複数の第１電極と前記絶縁膜を前記積層方向に貫通する開口部内に前記複数の第１電極の側面上に設けられた強誘電体膜と、前記強誘電体膜を間に挟んで前記複数の第１電極に対向して設けられた複数の第２電極と、を含む複数の強誘電体キャパシタと、前記複数の第２電極と、前記複数の第２電極各々の複数の面上に設けられたゲート絶縁膜と、前記複数の第２電極各々の前記複数の面上に前記ゲート絶縁膜を間に挟んで設けられたチャネル層と、を含む複数のトランジスタと、を備える半導体記憶装置。
（付記２）前記絶縁膜は、前記複数の第１電極よりも前記開口部の中心側に突出し、前記強誘電体膜は、前記絶縁膜に対して前記複数の第１電極が凹んだ凹部の内面上に設けられ、前記複数の第２電極は、前記凹部を埋め込むように設けられ、前記絶縁膜よりも前記開口部の中心側に突出する、付記１に記載の半導体記憶装置。
（付記３）前記強誘電体膜は、前記凹部の底面及び側面上に設けられ、前記ゲート絶縁膜は、前記複数の第２電極各々の前記複数の面上に設けられ、前記凹部の上端において前記強誘電体膜に接している、付記２に記載の半導体記憶装置。
（付記４）前記複数の第２電極の前記絶縁膜からの突出量は、前記凹部の深さよりも大きい、付記２または３に記載の半導体記憶装置。
（付記５）前記ゲート絶縁膜は、前記複数の第１電極から離れて設けられている、付記１から４のいずれか一項に記載の半導体記憶装置。
（付記６）前記複数の第１電極は、ゲート選択トランジスタに接続され、前記複数の第２電極は、フローティング電極である、付記１から５のいずれか一項に記載の半導体記憶装置。
（付記７）前記強誘電体膜及び前記複数の第２電極は、前記開口部の内面に沿った環状の形状をしている、付記１から６のいずれか一項に記載の半導体記憶装置。
（付記８）前記複数の第１電極に対応して複数の前記強誘電体膜が設けられている、付記１から７のいずれか一項に記載の半導体記憶装置。
（付記９）前記ゲート絶縁膜及び前記チャネル層は、前記積層方向に延びた管状である、付記１から８のいずれか一項に記載の半導体記憶装置。
（付記１０）複数の第１電極と複数の絶縁膜を積層方向に交互に積層する工程と、前記複数の第１電極と前記複数の絶縁膜を前記積層方向に貫通する開口部を形成する工程と、前記開口部内において前記複数の第１電極の側面上に強誘電体膜を形成する工程と、前記開口部内において前記強誘電体膜を間に挟んで前記複数の第１電極に対向する複数の第２電極を形成する工程と、前記開口部内において前記複数の第２電極各々の複数の面上にゲート絶縁膜を形成する工程と、前記開口部内において前記複数の第２電極各々の前記複数の面上に前記ゲート絶縁膜を間に挟んでチャネル層を形成する工程と、を備える半導体記憶装置の製造方法。
（付記１１）前記開口部を形成する工程は、前記複数の絶縁膜が前記複数の第１電極よりも前記開口部の中心側に突出する前記開口部を形成し、前記強誘電体膜を形成する工程は、前記複数の絶縁膜に対して前記複数の第１電極が凹んだ凹部の内面上に前記強誘電体膜を形成し、前記複数の第２電極を形成する工程は、前記凹部を埋め込み且つ前記複数の絶縁膜よりも前記開口部の中心側に突出する前記複数の第２電極を形成する、付記１０に記載の半導体記憶装置の製造方法。

１０、１１ 半導体記憶装置
１２ メモリブロック
１５ 強誘電体キャパシタ
１６ 電界効果トランジスタ
１７ メモリセル
２０ 電極
２１ 絶縁膜
２２ 開口部
２３ 強誘電体膜
２４ 電極
２５ ゲート絶縁膜
２６ チャネル層
２７ 絶縁膜
２８ 凹部
３０ ビット線
３１ ソース線
３２ ワード線
６０ 縦型トランジスタ
６１ ビット線選択トランジスタ
６２ ワード線選択トランジスタ
６３ ソース線選択トランジスタ
６４ ゲート選択トランジスタ
１００ 半導体装置

Claims (8)

1. 絶縁膜を間に挟んで積層方向に積層された複数の第１電極と、前記複数の第１電極と前記絶縁膜を前記積層方向に貫通する開口部内に前記複数の第１電極の側面上に設けられた強誘電体膜と、前記強誘電体膜を間に挟んで前記複数の第１電極に対向して設けられた複数の第２電極と、を含む複数の強誘電体キャパシタと、
   前記複数の第２電極と、前記複数の第２電極各々の複数の面上に設けられたゲート絶縁膜と、前記複数の第２電極各々の前記複数の面上に前記ゲート絶縁膜を間に挟んで設けられたチャネル層と、を含む複数のトランジスタと、を備える半導体記憶装置。
2. 前記絶縁膜は、前記複数の第１電極よりも前記開口部の中心側に突出し、
   前記強誘電体膜は、前記絶縁膜に対して前記複数の第１電極が凹んだ凹部の内面上に設けられ、
   前記複数の第２電極は、前記凹部を埋め込むように設けられ、前記絶縁膜よりも前記開口部の中心側に突出する、請求項１に記載の半導体記憶装置。
3. 前記強誘電体膜は、前記凹部の底面及び側面上に設けられ、
   前記ゲート絶縁膜は、前記複数の第２電極各々の前記複数の面上に設けられ、前記凹部の上端において前記強誘電体膜に接している、請求項２に記載の半導体記憶装置。
4. 前記複数の第２電極の前記絶縁膜からの突出量は、前記凹部の深さよりも大きい、請求項２または３に記載の半導体記憶装置。
5. 前記ゲート絶縁膜は、前記複数の第１電極から離れて設けられている、請求項１から４のいずれか一項に記載の半導体記憶装置。
6. 前記複数の第１電極は、ゲート選択トランジスタに接続され、
   前記複数の第２電極は、フローティング電極である、請求項１から５のいずれか一項に記載の半導体記憶装置。
7. 複数の第１電極と複数の絶縁膜を積層方向に交互に積層する工程と、
   前記複数の第１電極と前記複数の絶縁膜を前記積層方向に貫通する開口部を形成する工程と、
   前記開口部内において前記複数の第１電極の側面上に強誘電体膜を形成する工程と、
   前記開口部内において前記強誘電体膜を間に挟んで前記複数の第１電極に対向する複数の第２電極を形成する工程と、
   前記開口部内において前記複数の第２電極各々の複数の面上にゲート絶縁膜を形成する工程と、
   前記開口部内において前記複数の第２電極各々の前記複数の面上に前記ゲート絶縁膜を間に挟んでチャネル層を形成する工程と、を備える半導体記憶装置の製造方法。
8. 前記開口部を形成する工程は、前記複数の絶縁膜が前記複数の第１電極よりも前記開口部の中心側に突出する前記開口部を形成し、
   前記強誘電体膜を形成する工程は、前記複数の絶縁膜に対して前記複数の第１電極が凹んだ凹部の内面上に前記強誘電体膜を形成し、
   前記複数の第２電極を形成する工程は、前記凹部を埋め込み且つ前記複数の絶縁膜よりも前記開口部の中心側に突出する前記複数の第２電極を形成する、請求項７に記載の半導体記憶装置の製造方法。

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