KR20210075269A - 3차원 반도체 소자 - Google Patents
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Abstract
3차원 반도체 소자가 제공된다. 이 반도체 소자는 기판 상에 배치되며 상기 기판과 이격되는 제 1 채널 패턴, 상기 제 1 채널 패턴은 상기 기판의 상면에 평행한 제 1 방향으로 서로 이격된 제 1 단부와 제 2 단부, 상기 제 1 단부와 제 2 단부 사이에서 상기 제 1 방향과 교차하되 상기 기판의 상면과 평행한 제 2 방향으로 서로 이격되는 제 1 측벽과 제 2 측벽을 포함하고; 상기 제 1 채널 패턴의 상기 제 1 단부와 접하며 상기 기판의 상면에 수직한 제 3 방향으로 연장되는 비트라인; 및 상기 제 1 채널 패턴의 상기 제 1 측벽에 인접하는 제 1 게이트 전극을 포함한다.
Description
본 발명은 3차원 반도체 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는, 신뢰성이 향상된 3차원 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 개념에 따른 3차원 반도체 소자는 기판 상에 배치되며 상기 기판과 이격되는 제 1 채널 패턴, 상기 제 1 채널 패턴은 상기 기판의 상면에 평행한 제 1 방향으로 서로 이격된 제 1 단부와 제 2 단부, 상기 제 1 단부와 제 2 단부 사이에서 상기 제 1 방향과 교차하되 상기 기판의 상면과 평행한 제 2 방향으로 서로 이격되는 제 1 측벽과 제 2 측벽을 포함하고; 상기 제 1 채널 패턴의 상기 제 1 단부와 접하며 상기 기판의 상면에 수직한 제 3 방향으로 연장되는 비트라인; 및 상기 제 1 채널 패턴의 상기 제 1 측벽에 인접하는 제 1 게이트 전극을 포함한다.
본 발명의 일 양태에 따른 3차원 반도체 소자는 기판의 상면에 수직한 제 1 방향으로 연장되는 채널 패턴, 상기 채널 패턴은 상기 제 1 방향과 교차하며 상기 기판의 상면과 평행한 제 2 방향으로 서로 이격된 제 1 측벽과 제 2 측벽, 그리고 상기 제 2 방향과 교차하며 상기 기판의 상면과 평행한 제 3 방향으로 서로 이격된 제 3 측벽과 제 4 측벽을 가지고; 상기 채널 패턴의 상기 제 1 측벽에 인접하며 상기 제 1 방향으로 서로 이격된 게이트 전극들; 및 상기 채널 패턴의 상기 제 3 측벽과 접하며 상기 제 1 방향으로 연장되는 비트라인을 포함한다.
본 발명의 다른 양태에 따른 3차원 반도체 소자는 기판의 상면과 수직한 제 1 방향으로 연장되며, 상기 기판의 상면과 평행한 제 2 방향으로 서로 이격되는 제 1 비트라인과 제 2 비트라인; 상기 기판의 상면으로부터 소정 높이에서 상기 기판의 상면과 평행한 제 2 방향으로 연장되는 워드라인; 상기 기판의 상면으로부터 상기 워드라인과 같은 높이에 위치하며 상기 제 1 비트라인과 접하는 제 1 채널 패턴; 및 상기 기판의 상면으로부터 상기 워드라인과 같은 높이에 위치하며 상기 제 2 비트라인과 접하는 제 2 채널 패턴을 포함하되, 상기 워드라인은 상기 제 1 채널 패턴과 상기 제 2 채널 패턴 사이로 개재되는 제 1 워드라인 돌출부를 포함하며, 상기 제 1 워드라인 돌출부는 상기 제 2 채널 패턴 보다 상기 제 1 채널 패턴에 더 가깝다.
본 발명의 개념에 따른 3차원 반도체 소자에서는 비트라인이 기판의 상면에 수직하여, 비트라인들의 신호 교란/노이즈를 방지하거나 최소화할 수 있다. 또한 비트라인과 센스 엠프 회로 간의 연결을 단순화할 수 있다. 또한 비트라인 선택 트랜지스터를 구성하여 비트라인을 통한 로딩을 최소화할 수 있다. 이로써 3차원 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 소자의 회로도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 소자의 사시도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 소자의 회로도이다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 소자의 사시도이다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 소자의 평면도이다.
도 6은 도 4 또는 도 5를 A-A’ 선으로 자른 단면도이다
도 7a 내지 도 7m은 본 발명의 실시예들에 따라 도 5의 반도체 장치를 제조하는 과정을 순차적으로 나타내는 사시도들이다.
도 8은 본 발명의 실시예들에 따른 3차원 반도체 소자의 사시도이다.
도 9는 본 발명의 실시예들에 따른 3차원 반도체 소자의 사시도이다.
도 10은 도 9를 B-B’선으로 자른 단면도이다.
도 11은 본 발명의 실시예들에 따른 3차원 반도체 소자의 사시도이다.
도 12는 도 11을 B-B’선으로 자른 단면도이다.
도 13은 본 발명의 실시예들에 따른 3차원 반도체 소자의 회로도이다.
도 14는 본 발명의 실시예들에 따른 3차원 반도체 소자의 사시도이다.
도 15는 본 발명의 실시예들에 따른 3차원 반도체 소자의 회로도이다.
도 16은 본 발명의 실시예들에 따른 3차원 반도체 소자의 사시도이다.
도 17은 본 발명의 실시예들에 따른 3차원 반도체 소자의 사시도이다.
도 18a 내지 도 18f는 본 발명의 실시예들에 따라 도 17을 B-B’ 선을 따라 자른 단면도들이다.
도 19은 본 발명의 실시예들에 따른 3차원 반도체 소자의 사시도이다.
도 20은 본 발명의 실시예들에 따른 3차원 반도체 소자의 사시도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 소자의 사시도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 소자의 회로도이다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 소자의 사시도이다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 소자의 평면도이다.
도 6은 도 4 또는 도 5를 A-A’ 선으로 자른 단면도이다
도 7a 내지 도 7m은 본 발명의 실시예들에 따라 도 5의 반도체 장치를 제조하는 과정을 순차적으로 나타내는 사시도들이다.
도 8은 본 발명의 실시예들에 따른 3차원 반도체 소자의 사시도이다.
도 9는 본 발명의 실시예들에 따른 3차원 반도체 소자의 사시도이다.
도 10은 도 9를 B-B’선으로 자른 단면도이다.
도 11은 본 발명의 실시예들에 따른 3차원 반도체 소자의 사시도이다.
도 12는 도 11을 B-B’선으로 자른 단면도이다.
도 13은 본 발명의 실시예들에 따른 3차원 반도체 소자의 회로도이다.
도 14는 본 발명의 실시예들에 따른 3차원 반도체 소자의 사시도이다.
도 15는 본 발명의 실시예들에 따른 3차원 반도체 소자의 회로도이다.
도 16은 본 발명의 실시예들에 따른 3차원 반도체 소자의 사시도이다.
도 17은 본 발명의 실시예들에 따른 3차원 반도체 소자의 사시도이다.
도 18a 내지 도 18f는 본 발명의 실시예들에 따라 도 17을 B-B’ 선을 따라 자른 단면도들이다.
도 19은 본 발명의 실시예들에 따른 3차원 반도체 소자의 사시도이다.
도 20은 본 발명의 실시예들에 따른 3차원 반도체 소자의 사시도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 소자의 회로도이다.
도 1을 참조하면, 본 예에 따른 반도체 소자는 서로 교차하는 비트라인(BL)과 워드라인(WL) 사이에 배치되는 하나의 단위 메모리 셀 트랜지스터(MCT)를 포함할 수 있다. 상기 메모리 셀 트랜지스터(MCT)의 게이트는 워드 라인(WL)에 연결될 수 있고, 메모리 셀 트랜지스터(MCT)의 소스는 비트 라인(BL)에 연결될 수 있다. 메모리 셀 트랜지스터(MCT)의 드레인은 캐패시터(CAP)에 연결될 수 있다. 하나의 메모리 셀 트랜지스터(MCT)와 하나의 캐패시터는 하나의 메모리 셀(MC)을 구성할 수 있다. 상기 비트라인(BL)은 수직으로 제 3 방향(D3)을 따라 연장될 수 있고, 상기 워드라인(WL)은 수평으로 제 2 방향(D2)을 따라 연장될 수 있다. 상기 캐패시터(CAP) 대신에 다른 데이터 저장 요소가 연결될 수도 있다. 상기 다른 데이터 저장 요소의 예로, 자기터널접합 패턴(Magnetic Tunnel Junction pattern)을 이용한 메모리 요소, 또는 상 변화 물질을 포함하는 가변 저항체를 이용한 메모리 요소를 들 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 소자의 사시도이다.
도 2를 참조하면, 기판(10) 상에 채널 패턴(CH)이 배치된다. 상기 기판(10)은 실리콘 단결정 기판, SOI(silicon on insulator)기판, 실리콘 단결정층 또는 실리콘 외의 다른 반도체 물질의 층 또는 기판일 수 있다. 상기 채널 패턴(CH)은 상기 기판(10)과 이격될 수 있다. 상기 채널 패턴(CH)은 상기 기판(10)으로부터 절연될 수 있다. 상기 채널 패턴(CH)은 바람직하게는 산화물 반도체 물질을 포함할 수 있다. 구체적인 예로써, 상기 산화물 반도체 물질은 인듐(In), 갈륨(Ga), 아연(Zn) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 상기 산화물 반도체 물질은 인듐(In), 갈륨(Ga) 및 아연(Zn)을 포함하는 IGZO(indium-gallium-zinc-oxide)일 수 있다. 상기 산화물 반도체 물질은, 예컨대, 비정질(amorphous) IGZO일 수 있다. 상기 채널 패턴(CH)은 상기 기판(10)의 상면에 평행한 제 1 방향(D1)으로 서로 이격된 제 1 단부(E1)와 제 2 단부(E2)를 포함할 수 있다.
상기 제 1 단부(E1)와 상기 제 2 단부(E2) 사이에서 상기 채널 패턴(CH)의 일 측벽에 게이트 전극(GE)이 인접할 수 있다. 상기 게이트 전극(GE)과 상기 채널 패턴(CH) 사이에는 게이트 절연막(미도시)이 개재될 수 있다. 상기 게이트 전극(GE)은 상기 기판(10)의 상면으로부터 상기 채널 패턴(CH)과 동일/유사한 높이에 위치할 수 있다. 상기 게이트 전극(GE)은 상기 제 1 방향(D1)과 교차하며 상기 기판(10)의 상면과 평행한 제 2 방향(D2)으로 연장되는 워드라인(WL)과 연결될 수 있다. 상기 게이트 전극(GE)은 제 1 방향(D1)으로 연장되어 상기 워드라인(WL)과 접하는 게이트 라인부(GEL)과 상기 게이트 라인부(GEL)로부터 상기 채널 패턴(CH)으로 돌출되는 게이트 돌출부(GEP)를 가질 수 있다. 상기 게이트 전극(GE)과 상기 워드라인(WL)은 일체형으로 형성될 수 있다. 상기 게이트 전극(GE)은 상기 워드라인(WL)의 일부 또는 워드라인 돌출부로도 명명/해석될 수 있다.
상기 채널 패턴(CH)의 상기 제 1 단부(E1)는 비트라인(BL)과 접할 수 있다. 상기 비트라인(BL)은 상기 기판(10)의 상면으로부터 수직한 제 3 방향(D3)으로 연장되는 비트라인 라인부(BLL)아 상기 비트라인 라인부(BLL)의 측벽으로부터 상기 제 1 방향(D1)으로 돌출되어 상기 제 1 단부(E1)와 접하는 비트라인 돌출부(BLP)를 포함할 수 있다. 상기 비트라인 라인부(BLL)와 상기 비트라인 돌출부(BLP)는 일체형으로 형성될 수 있다. 상기 비트라인(BL)은 상기 기판(10)과 이격될 수 있다. 또는 상기 비트라인(BL)은 기판(10)에 배치되는 비트라인 선택 트랜지스터의 소스/드레인과 연결될 수 있다. 상기 비트라인(BL)과 상기 워드라인(WL)은 서로 이격될 수 있다.
상기 채널 패턴(CH)의 상기 제 2 단부(E2)는 제 1 전극(BE)과 접할 수 있다. 상기 제 1 전극(BE)은 제 2 전극(TE)과 인접할 수 있다. 상기 제 2 전극(TE)은 상기 제 2 방향(D2)으로 연장되는 전극 라인부(TEL)와, 상기 전극 라인부(TEL)로부터 상기 제 1 전극(BE)의 측벽에 인접하도록 돌출되는 적어도 하나의 전극 돌출부(TEP)를 포함할 수 있다. 상기 제 1 전극(BE)과 상기 제 2 전극(TE) 사이에는 유전막(미도시)이 개재될 수 있다. 상기 제 1 전극(BE), 상기 제 2 전극(TE) 및 상기 유전막(미도시)은 캐패시터를 구성할 수 있다. 상기 제 2 전극(TE) 은 상기 기판(10)과 이격될 수 있다. 상기 채널 패턴(CH)과 이에 인접하는 상기 제 1 및 제 2 워드라인 돌출부들(WLP1, WLP2)은 도 1의 하나의 단위 메모리 셀 트랜지스터(MCT)를 구성할 수 있다.
상기 제 1 전극(BE)은 바(bar) 형태, 플러그 형태 또는 속이 빈 실린더 형태를 가질 수 있다. 상기 제 1 전극(BE)이 속이 빈 실린더 형태를 가질 때 상기 제 2 전극(TE)의 상기 전극 돌출부(TEP)는 상기 제 1 전극(BE) 속으로 삽입될 수도 있다. 상기 비트라인(BL), 상기 워드라인(WL), 상기 게이트 전극(GE), 상기 제 1 전극(BE) 및 상기 제 2 전극(TE)은 불순물이 도핑된 폴리실리콘이나, 텅스텐, 구리, 알루미늄, 루테늄, 티타늄, 탄탈륨 중 선택되는 적어도 하나의 금속 및 이의 금속 질화물을 포함할 수 있다. 도 2의 반도체 소자는 복수개로 제 1 내지 제 3 방향으로 서로 평행하게 또는 대칭되어 배열될 수 있다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 소자의 회로도이다. 도 3은 도 1의 회로도를 가지는 반도체 소자가 제 1 방향(D1), 제 2 방향(D2) 및 제 3 방향(D3)으로 복수 개 배열된 형태를 가진다.
도 3을 참조하면, 기판(10)의 상면으로부터 복수개의 비트라인들(BL)이 제 3 방향(D3)으로 수직하게 연장될 수 있다. 상기 비트라인들(BL)은 제 1 방향(D1)과 제 2 방향(D2)으로 배열될 수 있다. 하나의 비트라인(BL)은 제 2 방향(D2)으로 연장되는 복수개의 워드라인들(WL)과 교차할 수 있다. 상기 비트라인들(BL)과 상기 워드라인들(WL)이 각각 교차하는 곳에 메모리 셀들(MC)이 배치될 수 있다. 상기 메모리 셀들(MC)은 각각 메모리 셀 트랜지스터(MCT)와 캐패시터(CAP)를 포함할 수 있다. 상기 비트라인들(BL)은 각각 상기 기판(10)에 인접한 비트라인 선택 트랜지스터들(ST)의 제 1 단자들에 연결될 수 있다. 상기 비트라인 선택 트랜지스터들(ST)의 제 2 단자들은 비트라인 연결 라인들(BLC)에 연결될 수 있다. 상기 비트라인 선택 트랜지스터들(ST)의 게이트들은 비트라인 선택 라인(SL)에 연결될 수 있다. 상기 비트라인 선택 라인(SL)은 상기 제 2 방향(D2)으로 연장될 수 있다. 상기 비트라인 연결 라인들(BLC)은 제 1 방향(D1)으로 연장되며 제 2 방향(D2)으로 서로 이격될 수 있다. 상기 비트라인 연결 라인들(BLC)은 상기 기판(10)의 상면에 인접할 수 있다. 상기 비트라인 연결 라인들(BLC)은 각각 센스 앰프 회로(SA)에 연결될 수 있다. 상기 비트라인들(BL)이 상기 기판(10)에 수직하므로, 상기 비트라인들(BL)의 단부들을 상기 비트라인 연결 라인들(BLC)에 연결하기가 용이하다. 또한 상기 비트라인들(BL)과 상기 비트라인 연결 라인들(BLC)의 길이들을 일정하게 형성하는 것이 보다 용이할 수 있다.
만약 상기 비트라인들(BL)이 본 발명처럼 기판(10)의 상면에 수직하지 않고 기판(10)의 상면에 평행하며 다층으로 배치될 경우, 상기 비트라인들(BL)을 상기 센스 앰프 회로(SA)에 연결하기 위해 상기 비트라인들(BL)의 단부들을 계단 형태로 형성하는 것이 필요할 수 있다. 이 경우, 비트라인들(BL)의 길이가 서로 달라지게 되어 길이 차이에 따른 신호 교란/노이즈가 발생할 수 있어 반도체 소자의 신뢰성이 저하될 수 있다. 본 발명은 이러한 문제를 해결하여 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 소자의 사시도이다. 도 5는 본 발명의 실시예들에 따른 3차원 반도체 소자의 평면도이다. 도 6은 도 4 또는 도 5를 A-A' 선으로 자른 단면도이다. 도 4 내지 도 6은 도 3의 회로를 가지는 반도체 소자의 일부를 도시한다. 도 4에서 구조를 명확히 나타내기 위하여 게이트 절연막(GL), 제 2 전극(TE), 유전막(DL) 및 매립 절연막(40)은 생략되었다.
도 3 내지 6을 참조하면, 본 예에 따른 반도체 소자에서는 기판(10) 상에 제 3 방향(D3)으로 연장되는 복수개의 비트라인들(BL)을 포함할 수 있다. 상기 비트라인들(BL)과 상기 기판(10) 사이에는 하부 층간절연막(20)이 개재될 수 있다. 상기 하부 층간절연막(20)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 다공성 절연막 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다. 상기 하부 층간절연막(20)은 상기 기판(10)의 상면의 전체를 덮을 수 있다. 도시하지는 않았지만, 상기 기판(10) 상에는 도 3의 비트라인 선택 트랜지스터들(ST)이 배치될 수 있으며 상기 하부 층간절연막(20)은 상기 비트라인 선택 트랜지스터들(ST)을 덮을 수 있다. 상기 비트라인들(BL)의 단부는 상기 하부 층간절연막(20)을 관통하여 상기 비트라인 선택 트랜지스터들(ST)의 소오스/드레인 영역과 전기적으로 연결될 수 있다. 상기 하부 층간절연막(20) 내에는 도 3의 비트라인 선택 라인들(SL)과 비트라인 연결 라인들(BLC)이 배치될 수 있다.
계속해서 상기 비트라인들(BL)은 제 1 방향(D1)과 제 2 방향(D2)을 따라 이차원적으로 배열될 수 있다. 하나의 비트라인(BL)은 제 3 방향(D3)으로 연장되는 비트라인 라인부(BLL)과 상기 비트라인 라인부(BLL)의 측벽으로부터 제 1 방향(D1)으로 돌출되는 복수개의 비트라인 돌출부들(BLP)을 포함할 수 있다. 상기 비트라인들(BL)은 각각 빗(comb) 형태를 가질 수 있다. 상기 비트라인들(BL)은 상기 비트라인 돌출부들(BLP)을 포함하지 않을 수도 있으며 상기 비트라인 라인부(BLL) 만을 포함할 수 있다.
상기 비트라인 돌출부들(BLP)은 채널 패턴들(CH)의 제 1 단부들(E1)과 각각 접할 수 있다. 상기 채널 패턴들(CH)의 제 2 단부들(E2)은 제 1 전극들(BE)과 각각 접할 수 있다. 상기 채널 패턴들(CH)은 각각 상기 제 1 단부(E1)와 상기 제 2 단부(E2) 사이에서 서로 대향되는 제 1 측벽(SW1)과 제 2 측벽(SW2)을 가질 수 있다. 상기 채널 패턴들(CH) 사이에는 게이트 층간절연 패턴(30)이 개재될 수 있다. 상기 게이트 층간절연 패턴(30)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 다공성 절연막 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다.
상기 기판(10) 상에는 워드라인들(WL)이 적층될 수 있다. 상기 워드라인들(WL)은 서로 이격될 수 있다. 도시하지는 않았지만, 상기 워드라인들(WL) 사이에는 게이트 층간절연 패턴(30)이 개재될 수 있다. 상기 워드라인들(WL)은 각각 제 2 방향(D2)으로 연장될 수 있다. 상기 워드라인들(WL)에는 복수개의 게이트 전극들(GE)이 연결될 수 있다. 상기 게이트 전극들(GE)은 각각 제 1 방향(D1)으로 연장되어 상기 워드라인(WL)과 접하는 게이트 라인부(GEL)과 상기 게이트 라인부(GEL)로부터 상기 채널 패턴(CH)으로 돌출되는 게이트 돌출부(GEP)를 가질 수 있다. 상기 게이트 전극들(GE)과 상기 워드라인(WL)은 일체형으로 형성될 수 있다. 상기 채널 패턴(CH)은 IGZO를 포함할 수 있다. 상기 IGZO는 물질의 특성상, 전압이 인가되는 게이트 전극(GE)에 인접한 곳에만 전류가 흘러, 채널 역할을 할 수 있다.
상기 게이트 전극들(GE)과 상기 채널 패턴들(CH)의 상기 제 1 측벽들(SW1) 사이에는 게이트 절연막(GL)이 개재될 수 있다. 상기 게이트 절연막(GL)은 실리콘 산화막 및/또는 상기 실리콘의 유전율보다 높은 유전율을 가지는 고유전막을 포함할 수 있다. 도 6에서 상기 게이트 층간절연 패턴(30)은 연장되어 상기 게이트 전극들(GE) 사이로 연장될 수 있다. 상기 게이트 절연막(GL)은 연장되어 상기 게이트 전극들(GE)과 상기 게이트 층간절연 패턴(30) 사이에도 개재될 수 있다.
소정의 높이에 위치하는 하나의 채널 패턴(CH), 이에 인접한 게이트 전극(GE), 및 이들 사이에 개재된 게이트 절연막(GL)은 도 3의 하나의 단위 메모리 셀 트랜지스터(MCT)를 구성할 수 있다.
도 4에서 소정의 높이에 위치하는 제 1 메모리 셀 트랜지스터(MCT1)에 속하는 게이트 전극(GE)은 상기 제 1 메모리 셀 트랜지스터(MCT1)에 속하는 채널 패턴(CH)과, 상기 제 1 메모리 셀 트랜지스터(MCT1)에 인접한 제 2 메모리 셀 트랜지스터(MCT2)에 속하는 채널 패턴(CH) 사이에 위치할 수 있다. 상기 제 1 메모리 셀 트랜지스터(MCT1)에 속하는 게이트 전극(GE)은 상기 제 2 메모리 셀 트랜지스터(MCT2)에 속하는 채널 패턴(CH) 보다 상기 제 1 메모리 셀 트랜지스터(MCT1)에 속하는 채널 패턴(CH)에 더 가까울 수 있다.
상기 제 1 전극들(BE)에는 제 2 전극(TE)이 인접할 수 있다. 상기 제 2 전극(TE)은 상기 제 2 방향(D2)으로 연장되는 전극 라인부(TEL)와, 상기 전극 라인부(TEL)로부터 상기 제 1 전극(BE)의 측벽에 인접하도록 돌출되는 복수개의 전극 돌출부들(TEP)을 포함할 수 있다. 상기 제 1 전극(BE)과 상기 제 2 전극(TE) 사이에는 유전막(DL)이 개재될 수 있다. 상기 제 1 전극(BE), 상기 제 2 전극(TE) 및 상기 유전막(DL)은 캐패시터(CAP)를 구성할 수 있다. 상기 제 1 전극(BE)은 인접하는 전극 돌출부들(TEP) 사이에 위치할 수 있다.
상기 하부 층간절연막(20) 상에서 상기 워드라인들(WL), 상기 게이트 전극들(GE), 상기 채널 패턴들(CH), 상기 비트라인들(BL) 사이의 공간들은 매립 절연막(40)으로 채워질 수 있다. 상기 매립 절연막(40)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 다공성 절연막 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다. 상기 채널 패턴들(CH)의 상기 제 2 측벽들(SW2)은 상기 매립 절연막(40)과 접할 수 있다.
본 발명의 실시예들에 따른 반도체 소자에서는 비트라인(BL)이 상기 기판(10)의 상면에 수직하므로, 비트라인들(BL)이 워드라인들(WL)처럼 적층된 구조와 비교할 때, 비트라인들(BL) 간의 간격이 상대적으로 넓어질 수 있다. 또한 비트라인들(BL) 사이에 위치하는 워드라인들(WL) 및 게이트 전극들(GE)이 차폐 역할을 할 수 있다. 이로써 비트라인들(BL) 간의 기생 캐패시턴스를 줄여 신호 교란/노이즈를 방지하거나 최소화하고 신뢰성이 향상된 반도체 소자를 제공할 수 있다.
도 7a 내지 도 7m은 본 발명의 실시예들에 따라 도 5의 반도체 장치를 제조하는 과정을 순차적으로 나타내는 사시도들이다.
도 7a를 참조하면, 기판(10) 상에 하부 층간절연막(20)을 형성할 수 있다. 상기 하부 층간절연막(20) 상에 희생막들(25L)과 게이트 층간절연막들(30L)을 교대로 반복하여 적층할 수 있다. 게이트 층간절연막들(30L)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 다공성 절연막 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다. 상기 희생막들(25L)은 상기 게이트 층간절연막들(30L)과 식각 선택비를 가지는 물질을 포함할 수 있다.
도 5 및 도 7b를 참조하면, 최상층에 위치하는 상기 게이트 층간절연막(30L) 상에 제 1 마스크 패턴(미도시)을 형성할 수 있다. 평면적 관점에서 제 1 마스크 패턴(미도시)은 도 5의 평면도에서 워드라인(WL), 적어도 하나의 게이트 전극(GE), 비트라인(BL), 채널 패턴(CH) 및 제 1 전극(BE)을 연결한 형태를 가질 수 있다. 상기 제 1 마스크 패턴(미도시)을 식각 마스크로 이용하여 상기 게이트 층간절연막들(30L)과 상기 희생막들(25L)을 식각하여 상기 하부 층간절연막(20)의 상부면을 노출시키는 동시에 희생 패턴들(25)과 게이트 층간절연 패턴들(30)을 형성할 수 있다. 상기 기판(10)의 전면 상에 매립 절연막(40)을 적층하고 평탄화 식각 공정을 진행하여 최상층에 위치하는 게이트 층간절연 패턴(30)의 상부면을 노출시킬 수 있다. 상기 매립 절연막(40)은 상기 희생 패턴들(25)과 게이트 층간절연 패턴들(30)의 옆에 공간들을 채울 수 있다.
도 5 및 도 7c를 참조하면, 제 2 마스크 패턴(미도시)을 이용하여 채널 패턴(CH)이 형성될 위치에 인접한 상기 매립 절연막(40)을 식각하여 상기 하부 층간절연막(20)의 상부면을 노출시키는 제 1 홀(H1)을 형성할 수 있다. 상기 제 1 홀(H1)은 상기 희생 패턴들(25)과 게이트 층간절연 패턴들(30)의 측벽들을 노출시킬 수 있다.
도 5, 7c 및 7d를 참조하면, 등방성 식각 공정을 진행하여 상기 제 1 홀(H1)에 의해 노출된 상기 희생 패턴들(25)을 선택적으로 일부 제거하여 제 1 리세스 영역들(R1)을 형성할 수 있다. 이때 상기 게이트 층간절연 패턴들(30)은 식각되지 않을 수 있다. 제 1 리세스 영역들(R1)은 상기 게이트 층간절연 패턴들(30)의 상하부면들을 노출시킬 수 있다. 증착 공정을 진행하여 상기 기판(10)의 전면 상에 채널막(미도시)을 형성하여 상기 제 1 리세스 영역들(R1)을 채우고, 전면 이방성 식각 공정을 진행하여 상기 제 1 리세스 영역들(R1) 안에만 채널 패턴들(CH)을 남기고 다른 곳의 채널막(미도시)은 모두 제거할 수 있다.
도 5, 7d 및 7e를 참조하면, 상기 기판(10)의 전면 상에 추가적으로 매립 절연막(40)을 형성하여 상기 제 1 홀(H1)을 채우고 평탄화 식각 공정을 진행하여 최상층의 게이트 층간절연 패턴(30)의 상부면을 노출시킬 수 있다. 제 3 마스크 패턴(미도시)을 이용하여 제 1 전극(BE)의 단부가 형성될 위치에 인접한 상기 매립 절연막(40)을 식각하여 상기 하부 층간절연막(20)의 상부면을 노출시키는 제 2 홀(H2)을 형성할 수 있다. 상기 제 2 홀(H2)은 상기 희생 패턴들(25)과 게이트 층간절연 패턴들(30)의 측벽들을 노출시킬 수 있다.
도 5, 7e 및 7f를 참조하면, 등방성 식각 공정을 진행하여 상기 제 2 홀(H2)에 의해 노출된 상기 희생 패턴들(25)을 선택적으로 일부 제거하여 제 2 리세스 영역들(R2)을 형성할 수 있다. 이때 상기 게이트 층간절연 패턴들(30)은 식각되지 않을 수 있다. 제 2 리세스 영역들(R2)은 상기 게이트 층간절연 패턴들(30)의 상하부면들을 노출시킬 수 있다. 제 2 리세스 영역들(R2)은 상기 채널 패턴들(CH)의 제 2 단부(E2)를 노출시킬 수 있다. 상기 제 2 리세스 영역들(R2)은 상기 매립 절연막(40)의 측벽을 노출시킬 수 있다. 증착 공정을 진행하여 상기 기판(10)의 전면 상에 제 1 전극막(미도시)을 형성하여 상기 제 2 리세스 영역들(R2)을 채우고, 전면 이방성 식각 공정을 진행하여 상기 제 2 리세스 영역들(R2) 안에만 제 1 전극들(BE)을 각각 남기고 다른 곳의 제 1 전극막 제 1 전극막(미도시)은 모두 제거할 수 있다. 이때 상기 제 1 전극막(미도시)의 두께에 따라 상기 제 1 전극들(BE)은 플러그 형태 또는 속이 빈 실린더 형태를 가지도록 형성될 수 있다.
도 5, 7f 및 7g를 참조하면, 상기 기판(10)의 전면 상에 추가적으로 매립 절연막(40)을 형성하여 상기 제 2 홀(H2)을 채우고 평탄화 식각 공정을 진행하여 최상층의 게이트 층간절연 패턴(30)의 상부면을 노출시킬 수 있다. 제 4 마스크 패턴(미도시)을 이용하여 워드라인(WL)과 게이트 라인부(GEL)이 형성될 위치들에 인접한 상기 매립 절연막(40)을 식각하여 상기 하부 층간절연막(20)의 상부면을 노출시키는 제 1 개구부(O1)와 제 2 개구부(O2)을 형성할 수 있다. 상기 제 1 개구부(O1)는 상기 워드라인(WL)이 형성될 위치의 상기 희생 패턴들(25)과 게이트 층간절연 패턴들(30)의 측벽들을 노출시킬 수 있다. 상기 제 1 개구부(O1)는 상기 제 2 방향(D2)으로 연장되는 그루브(groove) 형태를 가질 수 있다. 상기 제 2 개구부(O2)는 상기 게이트 라인부(GEL)이 형성될 위치의 상기 희생 패턴들(25)과 게이트 층간절연 패턴들(30)의 측벽들을 노출시킬 수 있다.
도 5, 7g 및 7h를 참조하면, 등방성 식각 공정을 진행하여 상기 제 1 개구부(O1)와 상기 제 2 개구부(O2)를 통해 노출된 상기 희생 패턴들(25)을 대부분 제거하여 제 3 리세스 영역들(R3)을 형성하고, 상기 채널 패턴들(CH)과 접하는 잔여 희생 패턴들(25r)을 남길 수 있다. 이때 상기 게이트 층간절연 패턴들(30)은 식각되지 않을 수 있다. 제 3 리세스 영역들(R3)은 상기 게이트 층간절연 패턴들(30)의 상하부면들을 노출시킬 수 있다. 제 3 리세스 영역들(R3)은 상기 채널 패턴들(CH)의 제 1 측벽(SW1)를 노출시킬 수 있다. 상기 제 3 리세스 영역들(R3)은 상기 매립 절연막(40)의 측벽을 노출시킬 수 있다.
도 5, 6, 7h 및 7i를 참조하면, 상기 기판(10)의 전면 상에 게이트 절연막(GL)을 콘포말하게 적층하여 상기 제 3 리세스 영역들(R3)의 내측벽과 상기 게이트 층간절연 패턴들(30)이 상하부면들을 덮을 수 있다. 이때 상기 게이트 절연막(GL)은 상기 채널 패턴들(CH)의 상기 제 1 측벽(SW1)과 접할 수 있다. 상기 기판(10)의 전면 상에 게이트 전극막(미도시)을 적층하여 상기 제 3 리세스 영역들(R3)을 채울 수 있다. 상기 게이트 전극막(미도시)과 상기 게이트 절연막(GL)에 대하여 이방성 식각 공정을 진행하여, 상기 제 1 개구부(O1)와 상기 제 2 개구부(O2) 안의 상기 게이트 전극막(미도시)과 상기 게이트 절연막(GL)을 제거하고, 상기 제 3 리세스 영역들(R3) 안에 상기 게이트 절연막(GL)을 남기고 게이트 전극(GE)과 워드라인(WL)을 형성할 수 있다. 그리고 최상층의 게이트 층간절연 패턴(30)의 상부면과 상기 매립 절연막(40)의 상부면을 노출시킬 수 있다.
도 5, 7i 및 7j를 참조하면, 상기 기판(10)의 전면 상에 추가적으로 매립 절연막(40)을 형성하여 상기 제 1 개구부(O1)와 상기 제 2 개구부(O2)를 채우고 평탄화 식각 공정을 진행하여 최상층의 게이트 층간절연 패턴(30)의 상부면을 노출시킬 수 있다. 제 5 마스크 패턴(미도시)을 이용하여 제 2 전극(TE)과 유전막(DL)이 형성될 위치들에 인접한 상기 매립 절연막(40)을 식각하여 상기 하부 층간절연막(20)의 상부면을 노출시키는 제 3 개구부(O3)와 제 4 개구부(O4)을 형성할 수 있다. 상기 제 3 개구부(O3)는 전극 라인부(TEL)이 형성될 위치의 상기 매립 절연막(40)을 식각하여 형성될 수 있으며 상기 제 2 방향(D2)으로 연장되는 그루브(groove) 형태를 가질 수 있다. 상기 제 3 개구부(O3)는 상기 제 1 전극들(BE)과 게이트 층간절연 패턴들(30)의 단부들을 노출시킬 수 있다. 상기 제 4 개구부(O3)는 전극 돌출부(TEP)이 형성될 위치의 상기 매립 절연막(40)을 식각하여 형성될 수 있으며 상기 제 1 전극들(BE)과 게이트 층간절연 패턴들(30)의 측벽들을 노출시킬 수 있다.
도 5, 7j 및 7k를 참조하면, 상기 기판(10)의 전면 상에 유전막(DL)을 콘포말하게 적층하여 상기 제 3 개구부(O3)와 상기 제 4 개구부(O3)의 내측벽을 콘포말하게 덮을 수 있다. 상기 유전막(DL)은 상기 제 1 전극들(BE)의 측벽들과 단부들을 덮을 수 있다. 상기 기판(10)의 전면 상에 제 2 전극막을 적층하여 상기 제 3 개구부(O3)와 상기 제 4 개구부(O3)를 채울 수 있다. 그리고 전면 에치백 또는 CMP 공정을 진행하여 상기 매립 절연막(40)의 상부면을 노출시키는 동시에 상기 제 3 개구부(O3)와 상기 제 4 개구부(O3) 안에 유전막(DL)을 남기고 제 2 전극(TE)을 형성할 수 있다.
상기 유전막(DL)을 형성하기 전에 상기 제 3 및 제 4 개구부들(O3, O4)를 통해 노출된 상기 게이트 층간 절연 패턴들(30)을 일부 제거하여 상기 제 1 전극들(BE)의 상하부면들을 노출시킬 수도 있다. 이 후에 상기 유전막(DL)과 제 2 전극(TE)을 형성하는 경우 상기 유전막(DL)은 상기 제 1 전극들(BE)의 상하부면들을 덮을 수 있다. 또한 상기 제 2 전극(TE)의 일부도 상기 제 1 전극들(BE) 사이로 개재될 수 있다.
도 5, 7k 및 7l를 참조하면, 제 6 마스크 패턴(미도시)을 이용하여 비트라인 라인부(BLL)가 형성될 위치의 게이트 층간절연 패턴들(30)과 이들 사이의 잔여 희생 패턴들(25r)을 일부 제거하여 상기 하부 층간절연막(20)의 상부면을 노출시키는 제 3 홀(H3)을 형성할 수 있다. 상기 제 3 홀(H3)에 의해 상기 잔여 희생 패턴들(25r)과 상기 게이트 층간절연 패턴들(30)의 측벽들이 노출될 수 있다.
도 5, 7l 및 7m을 참조하면, 상기 제 3 홀(H3)에 의해 노출된 상기 잔여 희생 패턴들(25r)을 제거하여 상기 채널 패턴들(CH)의 제 1 단부들(E1)을 노출시킬 수 있다. 상기 기판(10)의 전면 상에 도전막을 적층하여 상기 제 3 홀(H3)을 채우고 전면 에치백 또는 CMP 공정을 진행하여 상기 최상층의 게이트 층간절연 패턴(30)의 상부면을 노출시키고 상기 제 3홀(H3) 안에 비트라인(BL)을 형성할 수 있다. 상기 비트라인(BL)은 상기 채널 패턴들(CH)의 제 1 단부들(E1)과 접하도록 형성될 수 있다. 이와 같은 과정으로 도 4 내지 도 6을 참조하여 설명한 3차원 반도체 소자를 제조할 수 있다.
도 8은 본 발명의 실시예들에 따른 3차원 반도체 소자의 사시도이다.
도 8을 참조하면, 본 예에 따른 반도체 소자에서는 소정의 높이에 위치하는 하나의 워드라인(WL)에 복수개의 게이트 전극들(GE)이 연결되며, 상기 게이트 전극들(GE)은 서로 대칭되는 형태를 가질 수 있다. 소정의 높이에 위치하는 제 1 메모리 셀 트랜지스터(MCT1)은 동일한 높이에 위치하는 제 2 메모리 셀 트랜지스터(MCT2)과 대칭되는 형태를 가질 수 있다. 상기 제 1 메모리 셀 트랜지스터(MCT1)에 속하는 게이트 전극(GE)은 상기 제 1 메모리 셀 트랜지스터(MCT1)에 속하는 채널 패턴(CH)과 상기 제 2 메모리 셀 트랜지스터(MCT2)에 속하는 게이트 전극(GE) 사이에 위치할 수 있다. 그 외의 구조는 도 4 내지 도 6을 참조하여 설명한 바와 동일/유사할 수 있다.
도 9는 본 발명의 실시예들에 따른 3차원 반도체 소자의 사시도이다. 도 10은 도 9를 B-B'선으로 자른 단면도이다.
도 9 및 도 10을 참조하면, 채널 패턴(CH)은 제 3 방향(D3)으로 연장되며 상기 비트라인(BL)과 평행할 수 있다. 상기 채널 패턴(CH)은 제 1 방향(D1)으로 서로 이격되는 제 1 측벽(SW1) 및 제 2 측벽(SW2), 그리고 제 2 방향(D2)으로 서로 이격되는 제 3 측벽(SW3) 및 제 4 측벽(SW4)을 포함할 수 있다. 하나의 채널 패턴(CH)의 상기 제 1 측벽(SW1)에 복수개의 서로 다른 높이에 위치하는 게이트 전극들(GE)이 인접할 수 있다. 상기 하나의 채널 패턴(CH)과 상기 게이트 전극들(GE) 사이에는 각각 게이트 절연막들(GL)이 개재될 수 있다. 상기 채널 패턴(CH)의 상기 제 3 측벽(SW3)은, 복수개의 서로 다른 높이에 위치하며 하나의 비트라인 라인부(BLL)에 연결되는 비트라인 돌출부들(BLP)과 동시에 접할 수 있다. 상기 채널 패턴(CH)의 상기 제 4 측벽(SW4)은, 복수개의 서로 다른 높이에 위치하는 제 1 전극들(BE)과 동시에 접할 수 있다. 상기 채널 패턴(CH)은 IGZO를 포함할 수 있다. 상기 IGZO는 물질의 특성상, 전압이 인가되는 게이트 전극(GE)에 인접한 곳에만 채널 영역이 형성되며, 전압이 인가되지 않는 게이트 전극(GE)에 인접한 곳에는 채널 영역이 형성되지 않는다. 즉, 도 9 및 도 10의 반도체 소자에서 서로 다른 높이에 위치하는 메모리 셀 트랜지스터들(MCT)이 채널 패턴(CH)을 공유하더라도, 인접하는 메모리 셀 트랜지스터(MCT)로 누설전류가 발생되지 않는다. 그 외의 구조는 도 4 내지 도 6을 참조하여 설명한 바와 동일/유사할 수 있다.
도 11은 본 발명의 실시예들에 따른 3차원 반도체 소자의 사시도이다. 도 12는 도 11을 B-B'선으로 자른 단면도이다.
도 11 및 도 12를 참조하면, 본 예에 따른 반도체 소자는 도 11과 유사하되, 채널 패턴(CH)의 제 2 측벽(SW2)에 백 게이트 라인(BG)이 인접할 수 있다. 상기 백 게이트 라인(BG)은 백 게이트 전극으로도 명명될 수 있다. 상기 백 게이트 라인(BG)은 상기 채널 패턴(CH)에 평행할 수 있으며 제 3 방향(D3)으로 연장될 수 있다. 상기 백 게이트 라인(BG)은 비트라인(BL)과 평행할 수 있다. 상기 백 게이트 라인(BG)과 상기 채널 패턴(CH) 사이에는 백 게이트 절연막(BGL)이 개재될 수 있다. 상기 백 게이트 절연막(BGL)은 실리콘 산화막 및/또는 상기 실리콘의 유전율보다 높은 유전율을 가지는 고유전막을 포함할 수 있다. 상기 백 게이트 절연막(BGL)은 기판(10)과 이격될 수 있다. 상기 백 게이트 라인(BG)을 통해 상기 워드라인들(WL) 중 적어도 하나와 다른 전압이 인가될 수 있다. 예를 들면, 상기 워드라인들(WL) 중 적어도 하나에 양의 전압이 인가될 수 있고, 상기 백 게이트 라인(BG)에는 음의 전압이 인가될 수 있다. 상기 백 게이트 라인(BG)은 상기 채널 패턴(CH) 내에서 원치 않는 방향으로 누설 전류가 발생하는 것을 방지하고 상기 채널 패턴(CH) 내에서 채널 형성을 제어하는데 보조적인 역할을 할 수 있다. 그 외의 구조는 도 9 및 도 10을 참조하여 설명한 바와 동일/유사할 수 있다.
도 13은 본 발명의 실시예들에 따른 3차원 반도체 소자의 회로도이다. 도 14는 본 발명의 실시예들에 따른 3차원 반도체 소자의 사시도이다.
도 13 및 도 14를 참조하면, 본 예에 따른 반도체 소자의 회로도는 메모리 셀 트랜지스터(MCT)의 게이트와 채널 사이에 데이터 저장 패턴(SP)이 개재된다. 본 예에 따른 반도체 소자에서는 채널 패턴(CH)과 게이트 전극(GE) 사이에 데이터 저장 패턴(SP)이 개재될 수 있다. 상기 데이터 저장 패턴(SP)은 부유 게이트 전극, 강유전체 패턴, 상변화 물질, 실리콘 질화막 중 적어도 하나일 수 있다. 상기 데이터 저장 패턴(SP)은 상기 게이트 전극(GE) 및 상기 채널 패턴(CH)과 동시에 이격될 수 있다. 또는 상기 데이터 저장 패턴(SP)이 강유전체 패턴일 경우 상기 게이트 전극(GE) 및 상기 채널 패턴(CH) 중 적어도 하나와 접할 수 있다. 상기 게이트 전극(GE)은 도 4의 게이트 돌출부(GEP)를 포함하지 않고, 도 2의 게이트 라인부(GEL)만을 포함하는 형태를 가질 수 있다. 상기 채널 패턴(CH)은 제 3 방향(D3)으로 연장될 수 있다. 상기 채널 패턴(CH)은 제 1 방향(D1)으로 서로 이격되는 제 1 측벽(SW1) 및 제 2 측벽(SW2), 그리고 제 2 방향(D2)으로 서로 이격되는 제 3 측벽(SW3) 및 제 4 측벽(SW4)을 포함할 수 있다. 상기 채널 패턴(CH)의 제 4 측벽(SW4)은 캐패시터(CAP)의 일부인 제 1 전극(BE)과 접할 수 있다. 그 외의 구성은 도 1 및 도 2와 같을 수 있다. 도 2의 반도체 소자는 2차원 또는 3차원적으로 배치되어 메모리 셀 어레이를 구성할 수 있다.
도 15는 본 발명의 실시예들에 따른 3차원 반도체 소자의 회로도이다. 도 16은 본 발명의 실시예들에 따른 3차원 반도체 소자의 사시도이다.
도 15 및 도 16을 참조하면, 본 예에 따른 반도체 소자는 도 13 및 도 14와 같되, 캐패시터(CAP)를 포함하지 않을 수 있다. 즉, 채널 패턴(CH)의 제 4 측벽(SW4)은 도전 패턴(GC)과 접할 수 있다. 상기 도전 패턴(GC)은 제 2 방향(D2)으로 연장되는 도전 라인부(GVL)과 상기 도전 라인부(GVL)의 측벽으로부터 상기 채널 패턴(CH)의 제 4 측벽(SW4)으로 연장되는 적어도 하나의 도전 돌출부(GVP)를 가질 수 있다. 상기 도전 패턴(GC)에는 전원 전압 또는 접지 전압이 인가될 수 있다. 그 외의 구성은 도 13 및 도 14와 같을 수 있다.
도 17은 본 발명의 실시예들에 따른 3차원 반도체 소자의 사시도이다. 도 18a 내지 도 18f는 본 발명의 실시예들에 따라 도 17을 B-B' 선을 따라 자른 단면도들이다.
도 17을 참조하면, 채널 패턴(CH)은 제 3 방향(D3)으로 연장되며 상기 비트라인(BL)과 평행할 수 있다. 상기 채널 패턴(CH)은 제 1 방향(D1)으로 서로 이격되는 제 1 측벽(SW1) 및 제 2 측벽(SW2), 그리고 제 2 방향(D2)으로 서로 이격되는 제 3 측벽(SW3) 및 제 4 측벽(SW4)을 포함할 수 있다. 하나의 채널 패턴(CH)의 상기 제 1 측벽(SW1)에 복수개의 서로 다른 높이에 위치하는 게이트 전극들(GE)이 인접할 수 있다. 상기 채널 패턴(CH)의 상기 제 1 측벽(SW1)과 상기 게이트 전극들(GE) 사이에는 각각 데이터 저장 패턴들(SP)이 개재될 수 있다. 그 외의 구성은 도 9를 참조하여 설명한 바와 같다.
도 17 및 도 18a를 참조하면, 상기 데이터 저장 패턴들(SP)은 각각 부유 게이트 전극들(FG)일 수 있다. 상기 부유 게이트 전극(FG)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘 패턴 또는 금속함유막을 포함할 수 있다. 상기 부유 게이트 전극(FG)과 상기 게이트 전극(GE) 사이에는 블로킹 절연막(BCL)이 개재될 수 있따. 상기 블로킹 절연막(BCL)은 실리콘 산화막 및/또는 상기 실리콘의 유전율보다 높은 유전율을 가지는 고유전막을 포함할 수 있다. 상기 부유 게이트 전극들(FG)과 상기 채널 패턴(CH) 사이에는 각각 터널 절연막(TL)이 개재될 수 있다. 상기 터널 절연막(TL)은 예를 들면 실리콘 산화막을 포함할 수 있다.
또는 도 17 및 도 18b를 참조하면, 상기 데이터 저장 패턴들(SP)은 각각 강유전 패턴들(FL)일 수 있다. 상기 강유전 패턴들(FL)은 강유전체 물질인 PZT(Lead Zirconate Titanate), PLZT(Lanthanum-modified Lead Zirconate Titanate), BLT(Bismuth Lanthanum Titanate), BST(Barium Strontium Titanate), SBT(Strontium Bismuth Tantalate) 및 이들의 조합으로 이루어진 군에서 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 PZT는 [Pb(ZrxTi1-x)O3]로 0.2<x<0.8고, 상기 PLZT는 [(Pb1-yLay)(ZrxTi1-x)O3]로 0.2<x<0.8 및 0.01<y<0.2고, 상기 BLT는 [Bi4-xLaxTi3O12]로 0.l<x<2고, 상기 BST는 [(BaxSr1-x)TiO3]로 0.5<x<1 이며, 상기 SBT는 [SrxBiyTa2O9]로 0.5<x<1.5 및 1.5<y<3 일 수 있으나, 이에 제한되는 것은 아니다. 상기 강유전 패턴들(FL)은 각각 상기 게이트 전극들(GE)과 접할 수 있다. 또한 상기 강유전 패턴들(FL)은 각각 상기 채널 패턴(CH)과 접할 수 있다.
또는 도 17 및 도 18c를 참조하면, 상기 데이터 저장 패턴(SP)은 강유전 패턴(FL)일 수 있다. 상기 강유전 패턴(FL)은 상기 채널 패턴(CH)의 상기 제 1 측벽(SW1)을 따라 제 3 방향(D3)으로 연장될 수 있다. 상기 강유전 패턴(FL)은 게이트 전극들(GE)의 측벽들 그리고 게이트 층간절연 패턴들(30)의 측벽들과 동시에 접할 수 있다.
또는 도 17 및 도 18d를 참조하면, 상기 데이터 저장 패턴들(SP)은 각각 전하 저장막(SN)일 수 있다. 상기 전하 저장막(SN)은 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막, 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 상기 전하 저장막들(SN)과 상기 채널 패턴(CH) 사이에 각각 터널 절연막들(TL)이 개재될 수 있다. 터널 절연막(TL)은 전하 저장막(SN)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있으며, 예를 들면 실리콘 산화막으로 형성될 수 있다. 상기 데이터 저장 패턴들(SP)과 게이트 전극들(GE) 사이에 각각 블로킹 절연막(BCL)이 개재될 수 있다. 상기 블로킹 절연막(BCL)은 실리콘 산화막 및/또는 고유전막일 수 있다. 상기 고유전막은 알루미늄 산화막 및 하프늄 산화막 중의 적어도 하나일 수 있다. 상기 제 3 방향(D3)으로 서로 인접하는 상기 데이터 저장 패턴들(SP) 사이에 게이트 층간절연 패턴(30)이 개재될 수 있다.
또는 도 17 및 도 18e를 참조하면, 상기 데이터 저장 패턴(SP)은 실리콘 산화막일 수 있다. 상기 데이터 저장 패턴(SP)과 상기 채널 패턴(CH) 사이에 터널 절연막(TL)이 개재될 수 있다. 상기 데이터 저장 패턴들(SP)과 게이트 전극들(GE) 사이에 각각 블로킹 절연막(BCL)이 개재될 수 있다. 상기 데이터 저장 패턴(SP), 상기 터널 절연막(TL) 및 상기 블로킹 절연막(BCL)은 제 3 방향(D3)으로 연장될 수 있으며, 상기 채널 패턴(CH)의 상기 제 1 측벽(SW1)의 전체를 덮을 수 있다.
또는 도 17 및 도 18f를 참조하면, 상기 데이터 저장 패턴들(SP)은 각각 실리콘 산화막일 수 있다. 상기 데이터 저장 패턴들(SP)과 상기 채널 패턴(CH) 사이에 각각 터널 절연막들(TL)이 개재될 수 있다. 상기 데이터 저장 패턴들(SP)과 게이트 전극들(GE) 사이에 각각 블로킹 절연막들(BCL)이 개재될 수 있다. 상기 데이터 저장 패턴들(SP), 상기 터널 절연막들(TL) 및 상기 블로킹 절연막들(BCL)은 연장되어 각각 게이트 전극들(GE)과 상기 게이트 층간절연 패턴들(30) 사이로 개재될 수 있다.
도 19은 본 발명의 실시예들에 따른 3차원 반도체 소자의 사시도이다.
도 19를 참조하면, 본 예에 따른 반도체 소자에서 채널 패턴(CH)은 제 1 방향(D1)으로 서로 이격되는 제 1 측벽(SW1) 및 제 2 측벽(SW2), 그리고 제 2 방향(D2)으로 서로 이격되는 제 3 측벽(SW3) 및 제 4 측벽(SW4)을 포함할 수 있다. 상기 채널 패턴(CH)의 상기 제 1 측벽(SW1)에 게이트 전극(GE)이 인접할 수 있다. 상기 게이트 전극(GE)은 워드라인(WL)에 연결될 수 있다. 상기 워드라인(WL)은 제 1 방향(D1)으로 연장될 수 있다. 상기 워드라인(WL)과 상기 게이트 전극(GE)은 일체형으로 이루어질 수 있다. 상기 게이트 전극(GE)은 상기 워드라인(WL)의 일 부분일 수 있다. 그 외의 구성은 도 2를 참조하여 설명한 바와 동일/유사할 수 있다.
도 20은 본 발명의 실시예들에 따른 3차원 반도체 소자의 사시도이다.
도 20을 참조하면, 소정의 높이에 위치하는 하나의 워드라인(WL)에 하나의 게이트 전극(GE)이 연결된다. 상기 게이트 전극(GE)은 하나의 게이트 라인부(GEL)과 상기 게이트 라인부(GEL)의 양 측면으로부터 각각 돌출되는 제 1 및 제 2 게이트 돌출부들(GEP1, GEP2)을 포함할 수 있다. 본 예에 따른 게이트 전극(GE)은 도 8에서 서로 인접하는 게이트 전극들(GE)이 합쳐진 형태를 가질 수 있다. 제 1 게이트 돌출부(GEP1)와 상기 제 2 게이트 돌출부(GEP2)에 각각 채널 패턴(CH)이 인접할 수 있다. 즉 서로 인접하는 채널 패턴들(CH) 사이에 하나의 게이트 전극(GE)이 위치할 수 있다. 상기 제 1 게이트 돌출부(GEP1)와 이에 인접한 채널 패턴(CH)은 제 1 메모리 셀 트랜지스터(MCT1)를 구성할 수 있다. 상기 제 1 게이트 돌출부(GEP2)와 이에 인접한 채널 패턴(CH)은 제 2 메모리 셀 트랜지스터(MCT2)를 구성할 수 있다. 그 외의 구성은 그 외의 구조는 도 4 내지 도 6을 참조하여 설명한 바와 동일/유사할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.
Claims (20)
- 기판 상에 배치되며 상기 기판과 이격되는 제 1 채널 패턴, 상기 제 1 채널 패턴은 상기 기판의 상면에 평행한 제 1 방향으로 서로 이격된 제 1 단부와 제 2 단부, 상기 제 1 단부와 제 2 단부 사이에서 상기 제 1 방향과 교차하되 상기 기판의 상면과 평행한 제 2 방향으로 서로 이격되는 제 1 측벽과 제 2 측벽을 포함하고;
상기 제 1 채널 패턴의 상기 제 1 단부와 접하며 상기 기판의 상면에 수직한 제 3 방향으로 연장되는 비트라인; 및
상기 제 1 채널 패턴의 상기 제 1 측벽에 인접하는 제 1 게이트 전극을 포함하는 3차원 반도체 소자.
- 제 1 항에 있어서,
상기 비트라인은 상기 기판의 상면에 수직한 비트라인 라인부와 상기 비트라인 라인부의 측벽으로부터 상기 제 1 방향으로 돌출되며 상기 제 1 채널 패턴의 상기 제 1 단부와 접하는 비트라인 돌출부를 포함하는 3차원 반도체 소자.
- 제 1 항에 있어서,
상기 제 1 채널 패턴과 같은 높이에서 상기 제 1 채널 패턴과 이격되는 제 2 채널 패턴을 더 포함하되,
상기 제 1 게이트 전극은 상기 제 1 채널 패턴과 상기 제 2 채널 패턴 사이에 위치하되,
상기 제 1 게이트 전극과 상기 제 1 채널 패턴 간의 거리는 상기 제 1 게이트 전극과 상기 제 2 채널 패턴 사이의 거리보다 작은 3차원 반도체 소자.
- 제 3 항에 있어서,
상기 제 2 채널 패턴과 상기 제 1 게이트 전극 사이에 개재되는 제 2 게이트 전극을 더 포함하되,
상기 제 1 게이트 전극의 형태는 상기 제 2 게이트 전극의 형태와 대칭되는 3차원 반도체 소자.
- 제 1 항에 있어서,
상기 제 1 채널 패턴의 상기 제 2 단부와 접하는 데이터 저장 패턴 또는 도전 패턴을 더 포함하되,
상기 도전 패턴에는 전원 전압 또는 접지 전압이 인가되는 3차원 반도체 소자.
- 제 1 항에 있어서,
상기 제 1 채널 패턴의 상기 제 2 측벽에 인접하는 백 게이트 전극을 더 포함하는 3차원 반도체 소자.
- 제 6 항에 있어서,
상기 기판 상에서 상기 제 1 게이트 전극에 연결되며 워드라인을 더 포함하되,
상기 백 게이트 전극은 상기 제 3 방향으로 연장되어 상기 비트라인과 평행하되, 상기 워드라인과 교차하는 3차원 반도체 소자.
- 제 1 항에 있어서,
상기 제 1 채널 패턴은 상기 제 3 방향으로 연장되어 상기 비트라인과 평행하며,
상기 3차원 반도체 소자는 상기 제 1 채널 패턴의 상기 제 1 측벽에 인접하되 상기 제 1 게이트 전극과 상기 제 3 방향으로 이격되는 제 2 게이트 전극을 더 포함하는 3차원 반도체 소자.
- 제 8 항에 있어서,
상기 비트라인은 상기 기판의 상면에 수직한 비트라인 라인부와 상기 비트라인 라인부의 측벽으로부터 상기 제 1 방향으로 돌출되며, 상기 제 3 방향으로 서로 이격되는 제 1 비트라인 돌출부와 제 2 돌출부를 포함하되,
상기 제 1 비트라인 돌출부는 상기 제 1 게이트 전극에 인접하고,
상기 제 2 비트라인 돌출부는 상기 제 2 게이트 전극에 인접하는 3차원 반도체 소자.
- 제 1 항에 있어서,
상기 기판 상에서 상기 제 1 게이트 전극과 같은 높이에 위치하며 제 2 방향으로 연장되는 워드라인을 더 포함하되,
상기 제 1 게이트 전극은 상기 제 1 방향으로 연장되어 상기 워드라인과 접하는 3차원 반도체 소자.
- 제 10 항에 있어서,
상기 제 1 게이트 전극은 상기 제 1 방향으로 연장되어 상기 워드라인과 접하는 게이트 라인부 및 상기 게이트 라인부의 일 측벽으로부터 상기 제 1 채널 패턴의 상기 제 1 측벽을 향해 돌출된 제 1 게이트 돌출부를 포함하는 3차원 반도체 소자.
- 제 11 항에 있어서,
상기 제 1 게이트 전극은 상기 게이트 라인부의 일 측벽과 대향되는 타 측벽으로부터 돌출되는 제 2 게이트 돌출부를 더 포함하고,
상기 3차원 반도체 소자는 상기 제 2 게이트 돌출부에 인접하며 상기 제 1 채널 패턴과 이격되는 제 2 채널 패턴을 더 포함하는 3차원 반도체 소자.
- 기판의 상면에 수직한 제 1 방향으로 연장되는 채널 패턴, 상기 채널 패턴은 상기 제 1 방향과 교차하며 상기 기판의 상면과 평행한 제 2 방향으로 서로 이격된 제 1 측벽과 제 2 측벽, 그리고 상기 제 2 방향과 교차하며 상기 기판의 상면과 평행한 제 3 방향으로 서로 이격된 제 3 측벽과 제 4 측벽을 가지고;
상기 채널 패턴의 상기 제 1 측벽에 인접하며 상기 제 1 방향으로 서로 이격된 게이트 전극들; 및
상기 채널 패턴의 상기 제 3 측벽과 접하며 상기 제 1 방향으로 연장되는 비트라인을 포함하는 3차원 반도체 소자.
- 제 13 항에 있어서,
상기 비트라인은 상기 채널 패턴과 이격되며 상기 제 1 방향으로 연장되는 비트라인 라인부와 상기 비트라인 라인부의 측벽으로부터 상기 채널 패턴의 상기 제 3 측벽으로 돌출되며 상기 제 1 방향으로 서로 이격된 복수개의 비트라인 돌출부들을 포함하는 3차원 반도체 소자.
- 제 13 항에 있어서,
상기 게이트 전극들과 각각 연결되며 상기 제 2 방향 또는 상기 제 3 방향으로 연장되는 워드라인들을 더 포함하는 3차원 반도체 소자.
- 제 15 항에 있어서,
상기 채널 패턴의 상기 제 2 측벽에 인접하며 제 1 방향으로 연장되는 백 게이트 라인을 더 포함하는 3차원 반도체 소자.
- 제 13 항에 있어서,
상기 게이트 전극들과 상기 채널 패턴 사이에 각각 개재되는 게이트 절연막 또는 데이터 저장 패턴을 더 포함하는 3차원 반도체 소자.
- 제 13 항에 있어서,
상기 제 1 채널 패턴의 상기 제 4 측벽과 접하며 상기 제 1 방향으로 서로 이격되는 데이터 저장 패턴들 또는 도전 패턴들을 더 포함하는 3차원 반도체 소자.
- 기판의 상면과 수직한 제 1 방향으로 연장되며, 상기 기판의 상면과 평행한 제 2 방향으로 서로 이격되는 제 1 비트라인과 제 2 비트라인;
상기 기판의 상면으로부터 소정 높이에서 상기 기판의 상면과 평행한 제 2 방향으로 연장되는 워드라인;
상기 기판의 상면으로부터 상기 워드라인과 같은 높이에 위치하며 상기 제 1 비트라인과 접하는 제 1 채널 패턴; 및
상기 기판의 상면으로부터 상기 워드라인과 같은 높이에 위치하며 상기 제 2 비트라인과 접하는 제 2 채널 패턴을 포함하되,
상기 워드라인은 상기 제 1 채널 패턴과 상기 제 2 채널 패턴 사이로 개재되는 제 1 워드라인 돌출부를 포함하며,
상기 제 1 워드라인 돌출부는 상기 제 2 채널 패턴 보다 상기 제 1 채널 패턴에 더 가까운 3차원 반도체 소자.
- 제 19 항에 있어서,
상기 워드라인은 상기 제 1 워드라인 돌출부와 상기 제 2 채널 패턴 사이로 개재되는 제 2 워드라인 돌출부를 더 포함하며,
상기 제 1 워드라인 돌출부는 상기 제 2 워드라인 돌출부와 대칭된 형태를 가지는 3차원 반도체 소자.
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