KR20240109599A - 패턴 형성 방법 및 이를 이용한 3차원 반도체 장치의 제조방법 - Google Patents

패턴 형성 방법 및 이를 이용한 3차원 반도체 장치의 제조방법 Download PDF

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삼성전자주식회사
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Abstract

본 발명에 따른 패턴 형성 방법은 기판(100) 상에 제1 방향(D1)으로 서로 이격되고 제2 방향(D2)으로 연장되는 제1 리세스들(RE1)을 형성하는 것, 상기 제1 및 제2 방향들(D1, D2)은 상기 기판의 상면(100a)에 평행하고 서로 교차하는 것; 상기 제1 리세스들(RE1) 내에 제1 기준 패턴들(101)을 형성하는 것; 상기 기판(100)의 전면 상에 상기 제1 기준 패턴들(101)을 노출하는 제1 오프닝(OP1)을 갖는 제1 마스크패턴(MP1)을 형성하는 것; 상기 제1 오프닝(OP1) 내에 제1 중합체(11) 및 제2 중합체(12)를 포함하는 블록(block)형 공중합체(10)을 형성하는 것; 및 정렬 공정을 통해 상기 블록형 공중합체(10)를 상기 제1 중합체(11) 및 상기 제2 중합체(12)로 분리하여 정렬시키는 것을 포함할 수 있다. 상기 제1 및 제2 중합체들(11, 12)은 상기 제1 방향(D1)을 따라 교대로 정렬되고, 상기 제1 중합체(11)는 상기 제1 기준 패턴들(101) 상에 정렬될 수 있다.

Description

패턴 형성 방법 및 이를 이용한 3차원 반도체 장치의 제조방법{Method for forming patterns and Method for manufacturing three dimensional semiconductor device for using the same}
본 발명은 패턴 형성 방법 및 이를 이용한 3차원 반도체 장치의 제조방법에 관한 것으로서, 더욱 상세하게는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 장치의 제조방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광을 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다.
최근, 전자 기기의 고속화, 저 소비전력화에 따라, 이에 내장되는 반도체 소자 역시 빠른 동작 속도 및/또는 낮은 동작 전압 등이 요구되고 있고, 이를 충족시키기 위해서는 보다 고집적화된 반도체 소자가 필요하다. 다만, 반도체 소자의 고집적화가 심화될수록, 반도체 소자의 전기적 특성 및 생산 수율이 감소할 수 있다. 이에 따라, 반도체 소자의 전기적 특성 및 생산 수율을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 비대칭성이 개선된 패턴 형성 방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 전기적 특성 및 신뢰성이 향상된 3차원 반도체 장치의 제조방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 패턴 형성 방법은 기판(100) 상에 제1 방향(D1)으로 서로 이격되고 제2 방향(D2)으로 연장되는 제1 리세스들(RE1)을 형성하는 것, 상기 제1 및 제2 방향들(D1, D2)은 상기 기판의 상면(100a)에 평행하고 서로 교차하는 것; 상기 제1 리세스들(RE1) 내에 제1 기준 패턴들(101)을 형성하는 것; 상기 기판(100)의 전면 상에 상기 제1 기준 패턴들(101)을 노출하는 제1 오프닝(OP1)을 갖는 제1 마스크패턴(MP1)을 형성하는 것; 상기 제1 오프닝(OP1) 내에 제1 중합체(11) 및 제2 중합체(12)를 포함하는 블록(block)형 공중합체(10)을 형성하는 것; 및 정렬 공정을 통해 상기 블록형 공중합체(10)를 상기 제1 중합체(11) 및 상기 제2 중합체(12)로 분리하여 정렬시키는 것을 포함할 수 있다. 상기 제1 및 제2 중합체들(11, 12)은 상기 제1 방향(D1)을 따라 교대로 정렬되고, 상기 제1 중합체(11)는 상기 제1 기준 패턴들(101) 상에 정렬될 수 있다.
본 발명에 따른 3차원 반도체 장치의 제조 방법은, 기판(100) 상에 상기 기판(100)의 하면(100b)에 수직한 수직 방향(D3)으로 서로 이격되고 제1 방향(D1)으로 연장되는 반도체 패턴들(SP)을 형성하는 것; 상기 반도체 패턴들(SP)의 각각을 둘러싸고, 제 2 방향(D2)을 따라 연장되는 워드 라인들(WL)을 형성하는 것, 상기 제1 및 제2 방향들(D1, D2)은 상기 기판의 하면(100b)에 평행하고 서로 교차하는 것; 및 상기 반도체 패턴들(SP) 각각의 제 1 측면(S1) 상에서 상기 수직 방향(D3)을 따라 연장되는 비트 라인(BL)을 형성하는 것을 포함할 수 있다. 상기 반도체 패턴들(SP) 중 최상부의 반도체 패턴(SP)의 상기 제1 방향(D1)으로의 길이(La)는 상기 반도체 패턴들(SP) 중 최하부의 반도체 패턴(SP)의 상기 제1 방향(D1)으로의 길이(Lb)와 동일할 수 있다.
본 발명의 개념에 따르면, 블록형 공중합체(10)의 자가 정렬에 의해 기판(100)으로부터 멀어지더라도(즉, 수직 방향(D3)으로 가더라도) 수평 방향(D1, D2)에 따른 폭이 일정한 트렌치들(TR)을 포함하는 스택 구조를 형성할 수 있다. 즉, 트렌치(TR)의 최상부와 최하부의 비대칭(skew)을 개선함으로써, 이상적인 반도체 장치를 제조할 수 있다. 이에 따라, 전기적 특성 및 신뢰성이 개선된 반도체 장치를 제공할 수 있다. 이는 스택 구조를 포함하는 모든 반도체 제조에 활용될 수 있다.
도 1a 내지 도 18b는 본 발명의 일부 실시예들에 따른 패턴 형성 방법을 나타내는 평면도 및 단면도들이다.
도 19a 내지 도 20b는 본 발명의 다른 실시예들에 따른 패턴 형성 방법을 나타내는 평면도 및 단면도들이다.
도 21은 본 발명의 일부 실시예들에 따른 3차원 반도체 장치의 평면도이다.
도 22a는 본 발명의 일부 실시예들에 따른 3차원 반도체 장치의 단면도로, 도 21의 A-A' 선에 대응하는 단면도이다.
도 22b는 본 발명의 일부 실시예들에 따른 3차원 반도체 장치의 단면도로, 도 21의 B-B' 선에 대응하는 단면도이다.
도 23은 도 22a의 P1에 대응하는 확대도들이다.
도 24 내지 도 27b는 본 발명의 일부 실시예들에 따른 3차원 반도체 장치의 제조 방법을 나타내는 평면도 및 단면도들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1a 내지 도 18b는 본 발명의 일부 실시예들에 따른 패턴 형성 방법을 나타내는 평면도 및 단면도들이다. 구체적으로, 도 1a, 도 2a, 도 3a, 도 10a, 및 도 18a는 본 발명의 일부 실시예들에 따른 패턴 형성 방법을 나타내는 평면도들이다. 도 1b, 도 2b, 도 3b, 도 10b, 및 도 18b는 각각 도 1a, 도 2a, 도 3a, 도 10a, 및 도 18a의 A-A'선에 대응하는 단면도들이다. 도 4 내지 도 9는 도 3a의 A-A'선에 대응하는 단면도들이다. 도 11 내지 도 17은 도 10a의 A-A'선에 대응하는 단면도들이다.
도 1a 및 도 1b를 참조하면, 기판(100) 상에 제1 리세스(RE1)가 형성될 수 있다. 기판(100)은 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판 일 수 있다. 제1 리세스(RE1)를 형성하는 것은 일 예로, 기판(100) 상에 마스크 패턴(미도시)을 형성하는 것, 상기 마스크 패턴을 식각 마스크로 이용하여 기판(100)의 상부의 일부를 식각하는 것, 및 상기 마스크 패턴을 제거하는 것을 포함할 수 있다. 제1 리세스(RE1)는 수직 방향(D3)을 따라 기판(100)의 상부를 관통할 수 있고, 평면적 관점에서 제2 방향(D2)을 따라 연장되는 라인 형태를 띌 수 있다. 제1 리세스(RE1)는 복수개로 형성될 수 있다. 제1 리세스들(RE1)은 제1 방향(D1)으로 서로 이격될 수 있다. 도시하진 않았지만, 제1 리세스들(RE1)은 제2 방향(D2)으로도 서로 이격될 수 있다. 즉, 제1 리세스들(RE1)은 수평 방향(D1, D2)으로 서로 이격되어 형성될 수 있다.
본 명세서에서 제1 방향(D1)과 제2 방향(D2)은 기판(100)의 상면(100a)에 평행하고 서로 교차하는 방향들일 수 있다. 제3 방향(D3)은 기판(100)의 상면(100a)에 수직한 수직 방향(D3)을 나타낼 수 있다. 예를 들어, 제1 방향(D1), 제2 방향(D2), 및 제3 방향(D3)은 서로 직교하는 방향들일 수 있다.
도 2a 및 도 2b를 참조하면, 제1 리세스들(RE1) 각각의 내부를 채우는 제1 기준 패턴(101)이 형성될 수 있다. 제1 기준 패턴들(101)은 평면적 관점에서, 대응하는 제1 리세스들(RE1)과 각각 수직적으로 중첩될 수 있다. 제1 기준 패턴들(101) 각각은 평면적 관점에서 제2 방향(D2)을 따라 연장되는 라인 형태를 띌 수 있다. 제1 기준 패턴들(101)의 상면들은 기판(100)의 상면(100a)과 공면을 이룰 수 있다. 제1 기준 패턴들(101)은 제1 방향(D1)으로 서로 이격될 수 있다. 도시하진 않았지만, 제1 기준 패턴들(101)은 제2 방향(D2)으로도 서로 이격될 수 있다. 즉, 제1 기준 패턴들(101)은 수평 방향(D1, D2)으로 서로 이격되어 형성될 수 있다.
제1 기준 패턴들(101)은 기판(100)과는 다른 물질을 포함할 수 있다. 예를 들어, 제1 기준 패턴들(101)은 절연 물질을 포함할 수 있다. 일 예로, 제1 기준 패턴들(101)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
도 3a 및 도 3b를 참조하면, 제1 오프닝(OP1)을 갖는 제1 마스크 패턴(MP1)이 형성될 수 있다. 제1 오프닝(OP1)은 기판(100) 및 제1 기준 패턴들(101)의 일부를 노출시킬 수 있다. 즉, 제1 오프닝(OP1)에 의해 기판(100)의 상면(100a)의 일부 및 제1 기준 패턴들(101)의 상면들의 일부가 노출될 수 있다.
도 4를 참조하면, 제1 오프닝(OP1)을 채우는 블록형 공중합체(10)가 형성될 수 있다. 블록형 공중합체(10)는 제1 오프닝(OP1)에 의해 노출된 기판(100)과 제1 기준 패턴들(101)의 상면들을 덮을 수 있다. 블록형 공중합체(10)를 형성하는 것은 일 예로, 기판(100)의 전면 상에 블록형 공중합체막(미도시)을 증착하는 것 및 제1 마스크 패턴(MP1)의 상면이 드러날 때까지 블록형 공중합체막을 평탄화 하는 것을 포함할 수 있다. 블록형 공중합체(10)는 후술하는 제1 중합체(11) 및 제2 중합체(12)를 포함할 수 있다.
도 5를 참조하면, 블록형 공중합체(10)는 정렬 공정을 통해 제1 중합체(11)와 제2 중합체(12)로 분리되어 정렬될 수 있다. 상기 정렬 공정은 일 예로, 열공정(anneal)을 포함할 수 있다. 제1 중합체(11) 및 제2 중합체(12)는 제1 방향(D1)을 따라 교대로 정렬될 수 있다. 제1 중합체(11)는 제1 기준 패턴들(101) 상에 정렬될 수 있다. 평면적 관점에서, 제1 중합체(11)는 제1 기준 패턴들(101)과 수직적으로 중첩될 수 있다. 제2 중합체(12)는 제1 기준 패턴들(101) 사이의 기판(100) 상에 정렬될 수 있고, 제1 기준 패턴들(101)과 수직적으로 중첩되지 않을 수 있다.
제1 중합체(11) 및 제2 중합체(12) 중 하나는 PS(polystylene)을 포함할 수 있고, 다른 하나는 PDMS(polydimethylsiloxane), P2VP(poly2-pyridine), PI(polyisoprene), PBD(polybutadiene), PEO(polyethylene oxide), 및 PMMA(polymethylmethacrylate)로 이루어진 군에서 적어도 하나를 포함할 수 있다.
블록형 공중합체(10)에서 제1 중합체(11)의 몰비는 40 mol% 내지 60 mol%일 수 있다. 바람직하게는, 제1 중합체(11)의 몰비는 50 mol%일 수 있다. 즉, 제1 중합체(11)와 제2 중합체(12)의 몰비는 1:1일 수 있다.
도 3a 및 도 3b를 참조하여 상술한 제1 오프닝(OP1)에 의해 노출된 전체 면적에 대한 제1 오프닝(OP1)에 의해 노출된 제1 기준 패턴들(101)의 상면들의 면적 비율은 제1 중합체(11)의 몰비와 동일할 수 있다. 즉, 제1 오프닝(OP1)에 의해 노출된 면적에 대한 제1 오프닝(OP1)에 의해 노출된 제1 기준 패턴들(101)의 상면들의 면적 비율은 40 % 내지 60 %일 수 있다. 바람직하게는, 제1 오프닝(OP1)에 의해 노출된 기판(100)과 제1 기준 패턴들(101)의 상면들의 면적 비율은 1:1일 수 있다.
도 6을 참조하면, 제1 중합체(11)를 선택적으로 제거할 수 있다. 제1 중합체(11)를 제거함으로써, 제2 리세스들(RE2)을 형성할 수 있다. 제1 중합체(11)를 제거하는 것은 일 예로, 습식 식각 공정을 통해 수행될 수 있다.
도 7을 참조하면, 제2 리세스들(RE2)을 채우는 제2 기준 패턴들(20)이 형성될 수 있다. 제2 기준 패턴들(20)은 평면적 관점에서, 제1 기준 패턴들(101)과 수직적으로 중첩될 수 있다. 제2 기준 패턴들(20)은 제1 기준 패턴들(101)과 동일한 물질을 포함할 수 있다. 예를 들어, 제1 기준 패턴들(101)이 실리콘 질화물을 포함하는 경우, 제2 기준 패턴들(20)도 실리콘 질화물을 포함할 수 있다. 다른 예로, 제1 기준 패턴들(101)이 실리콘 산화물을 포함하는 경우, 제2 기준 패턴들(20)도 실리콘 산화물을 포함할 수 있다.
도 8을 참조하면, 제1 마스크 패턴(MP1) 및 제2 중합체(12)가 선택적으로 제거될 수 있다. 이에 의해, 제3 리세스들(RE3)이 형성될 수 있다. 제1 마스크 패턴(MP1) 및 제2 중합체(12)를 선택적으로 제거하는 것은 일 예로, 습식 식각 공정을 통해 수행될 수 있다.
도 9를 참조하면, 제3 리세스들(RE3)을 채우는 제1 스택층(30)이 형성될 수 있다. 제1 스택층(30)을 형성하는 것은, 일 예로, 기판(100)의 전면 상에 제1 스택막(미도시)을 증착하는 것 및 제2 기준 패턴들(20)의 상면들이 노출될 때까지 상기 제1 스택막을 평탄화 하는 것을 포함할 수 있다.
도 10a 및 도 10b를 참조하면, 제2 오프닝(OP2)을 갖는 제2 마스크 패턴(MP2)이 형성될 수 있다. 제2 오프닝(OP2)은 제1 스택층(30) 및 제2 기준 패턴들(20)의 일부를 노출시킬 수 있다. 즉, 제2 오프닝(OP2)에 의해 제1 스택층(30)의 상면의 일부 및 제2 기준 패턴들(20)의 상면들의 일부가 노출될 수 있다.
도 11을 참조하면, 제2 오프닝(OP2)을 채우는 블록형 공중합체(10)가 형성될 수 있다. 블록형 공중합체(10)는 제2 오프닝(OP2)에 의해 노출된 제1 스택층(30)과 제2 기준 패턴들(20)의 상면들을 덮을 수 있다. 블록형 공중합체(10)를 형성하는 것은 도 6을 참조하여 상술한 것과 동일한 방법으로 수행될 수 있다.
도 12를 참조하면, 블록형 공중합체(10)는 정렬 공정을 통해 제1 중합체(11)와 제2 중합체(12)로 분리되어 정렬될 수 있다. 상기 정렬 공정은 일 예로, 열공정(anneal)을 포함할 수 있다. 제1 중합체(11) 및 제2 중합체(12)는 제1 방향(D1)을 따라 교대로 정렬될 수 있다. 제1 중합체(11)는 제2 기준 패턴들(20) 상에 정렬될 수 있다. 평면적 관점에서, 제1 중합체(11)는 제2 기준 패턴들(20)과 수직적으로 중첩될 수 있다. 더하여, 제1 중합체(11)는 제1 기준 패턴들(101)과 수직적으로 중첩될 수 있다. 제2 중합체(12)는 제2 기준 패턴들(20)과 수직적으로 중첩되지 않을 수 있다. 더하여, 제2 중합체(12)는 제1 기준 패턴들(101)과 수직적으로 중첩되지 않을 수 있다.
제1 중합체(11) 및 제2 중합체(12)는 도 7을 참조하여 상술한 것과 동일한 물질을 포함할 수 있다. 블록형 공중합체(10)에서 제1 중합체(11)의 몰비는 도 7을 참조하여 상술한 것과 동일할 수 있다.
도 10a 및 도 10b를 참조하여 상술한 제2 오프닝(OP2)에 의해 노출된 전체 면적에 대한 제2 오프닝(OP2)에 의해 노출된 제2 기준 패턴들(20)의 상면들의 면적 비율은 제1 중합체(11)의 몰비와 동일할 수 있다. 즉, 제2 오프닝(OP2)에 의해 노출된 면적에 대한 제2 오프닝(OP2)에 의해 노출된 제2 기준 패턴들(20)의 상면들의 면적 비율은 40 % 내지 60 %일 수 있다. 바람직하게는, 제2 오프닝(OP2)에 의해 노출된 제1 스택층(30)과 제2 기준 패턴들(20)의 상면들의 면적 비율은 1:1일 수 있다.
도 13을 참조하면, 제1 중합체(11)를 선택적으로 제거할 수 있다. 제1 중합체(11)를 제거함으로써, 제4 리세스들(RE4)을 형성할 수 있다. 제1 중합체(11)를 제거하는 것은 일 예로, 습식 식각 공정을 통해 수행될 수 있다.
도 14를 참조하면, 제4 리세스들(RE4)을 채우는 제3 기준 패턴들(50)이 형성될 수 있다. 제3 기준 패턴들(50)은 평면적 관점에서, 제2 기준 패턴들(20) 및 제1 기준 패턴들(101)과 수직적으로 중첩될 수 있다. 제3 기준 패턴들(50)은 제2 기준 패턴들(20) 및 제1 기준 패턴들(101)과 동일한 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 기준 패턴들(101, 20)이 실리콘 질화물을 포함하는 경우, 제3 기준 패턴들(50)도 실리콘 질화물을 포함할 수 있다. 다른 예로, 제1 및 제2 기준 패턴들(101, 20)이 실리콘 산화물을 포함하는 경우, 제3 기준 패턴들(50)도 실리콘 산화물을 포함할 수 있다.
도 15를 참조하면, 제2 마스크 패턴(MP2) 및 제2 중합체(12)가 선택적으로 제거될 수 있다. 이에 의해, 제5 리세스들(RE5)이 형성될 수 있다. 제2 마스크 패턴(MP1) 및 제2 중합체(12)를 선택적으로 제거하는 것은 일 예로, 습식 식각 공정을 통해 수행될 수 있다.
도 16을 참조하면, 제5 리세스들(RE5)을 채우는 제2 스택층(60)이 형성될 수 있다. 제2 스택층(60)을 형성하는 것은, 일 예로, 제1 스택층(30)의 전면 상에 제2 스택막(미도시)을 증착하는 것 및 제3 기준 패턴들(50)의 상면들이 노출될 때까지 상기 제2 스택막을 평탄화 하는 것을 포함할 수 있다.
도 1a 내지 도 16을 참조하여 상술한 과정은 제1 및 제2 스택층(30, 60)을 교대로 형성하는 1회의 싸이클(cycle)을 구성할 수 있다. 즉, 상술한 1회의 싸이클을 반복하는 경우, 제1 및 제2 스택층(30, 60)이 교대로 적층된 스택 구조를 형성할 수 있다.
도 17을 참조하면, 상기 1회의 싸이클을 4번 반복하여 제1 및 제2 스택층(30, 60)이 교대로 적층된 스택 구조를 형성한 단면도이다.
도 18a 및 도 18b를 참조하면, 제1 기준 패턴들(101), 제2 기준 패턴들(20), 및 제3 기준 패턴들(50)을 선택적으로 제거함으로써, 트렌치들(TR)을 포함하는 스택 구조가 형성될 수 있다.
본 발명에 따른 스택 구조는 기판(100) 상에 교대로 적층된 제1 스택층들(30) 및 제2 스택층들(60)을 포함할 수 있다. 더하여, 스택 구조는 제1 및 제2 스택층들(30, 60)을 관통하는 트렌치들(TR)을 포함할 수 있다. 트렌치들(TR)은 제1 방향(D1) 및 제2 방향(D2)으로 서로 이격될 수 있다.
트렌치들(TR)은 기판(100) 내부로 연장될 수 있다. 트렌치들(TR)의 하면들은 기판(100)의 상면(100a)보다 낮은 레벨에 위치할 수 있다. 트렌치들(TR) 각각의 측면(Str)은 수직 방향(D3)을 따라 직선 형태로 연장될 수 있다. 트렌치들(TR) 각각은 제1 방향(D1)에 따른 폭을 가질 수 있고, 트렌치들(TR)의 각각의 최하부의 제1 폭(W1)은 트렌치들(TR)의 각각의 최상부의 제2 폭(W2)과 동일할 수 있다. 즉, 트렌치들(TR)은 기판(100)으로부터 멀어지더라도(즉, 수직 방향(D3)으로 가더라도) 수평 방향(D1, D2)에 따른 폭이 일정할 수 있다.
본 발명의 개념에 따르면, 블록형 공중합체(10)의 자가 정렬에 의해 기판(100)으로부터 멀어지더라도(즉, 수직 방향(D3)으로 가더라도) 수평 방향(D1, D2)에 따른 폭이 일정한 트렌치들(TR)을 포함하는 스택 구조를 형성할 수 있다. 즉, 트렌치(TR)의 최상부와 최하부의 비대칭(skew)을 개선함으로써, 이상적인 반도체 장치를 제조할 수 있다. 이에 따라, 전기적 특성 및 신뢰성이 개선된 반도체 장치를 제공할 수 있다. 이는 스택 구조를 포함하는 모든 반도체 제조에 활용될 수 있다.
도 19a 내지 도 20b는 본 발명의 다른 실시예들에 따른 패턴 형성 방법을 나타내는 평면도 및 단면도들이다. 구체적으로, 도 19a 및 도 20a는 본 발명의 다른 실시예들에 따른 패턴 형성 방법을 나타내는 평면도들이다. 도 19b는 도 19a의 A-A'선에 대응하는 단면도이다. 도 20b는 도 20a의 A-A'선에 대응하는 단면도이다. 설명의 간소화를 위해, 전술한 내용과 중복되는 내용은 생략한다.
도 19a 및 도 19b를 참조하면, 도 3a 및 도 3b와 대응하여 볼 때, 제1 마스크 패턴(MP1)이 형성되는 위치는 다양할 수 있다. 전술한 것처럼, 제1 마스크 패턴(MP1)에 의해 노출되는 기판(100)과 제1 기준 패턴들(101)의 상면들의 면적비만 충족된다면, 제1 마스크 패턴(MP1)은 도시한 것과 다른 형태로도 형성될 수 있다.
도 20a 및 도 20b를 참조하면, 도 10a 및 도 10b와 대응해여 볼때, 제2 마스크 패턴(MP2)이 형성되는 위치는 다양할 수 있다. 전술한 것처럼, 제2 마스크 패턴(MP2)에 의해 노출되는 제1 스택층(30)과 제2 기준 패턴들(20)의 상면들의 면적비만 충족된다면, 제2 마스크 패턴(MP2)은 도시한 것과 다른 형태로도 형성될 수 있다.
도 21은 본 발명의 일부 실시예들에 따른 3차원 반도체 장치의 평면도이다. 도 22a는 본 발명의 일부 실시예들에 따른 3차원 반도체 장치의 단면도로, 도 21의 A-A' 선에 대응하는 단면도이다. 도 22b는 본 발명의 일부 실시예들에 따른 3차원 반도체 장치의 단면도로, 도 21의 B-B' 선에 대응하는 단면도이다. 도 23은 도 22a의 P1에 대응하는 확대도들이다.
도 21 내지 도 22b, 및 도 23을 참조하면, 3차원 반도체 장치는 기판(100)을 포함할 수 있다. 일 예로, 기판(100)은 반도체 기판, 절연체 기판, 실리콘-온-인슐레이터(SOI) 기판 또는 저마늄-온-인슐레이터(GOI) 기판일 수 있다. 반도체 기판은 예를 들어 실리콘 기판, 저마늄 기판 또는 실리콘-저마늄 기판일 수 있다. 기판(100)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장하는 플레이트의 형태를 가질 수 있다. 제1 방향(D1) 및 제2 방향(D2)은 기판(100)의 하면(100b)에 평행하고 서로 교차하는 방향들일 수 있다. 제3 방향(D3)은 기판(100)의 하면(100b)에 수직한 수직 방향(D3)일 수 있다.
기판(100) 상에 셀 어레이 구조체(CS)가 제공될 수 있다. 셀 어레이 구조체(CS)는 제1 방향(D1)으로 서로 이격된 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2), 및 이들 사이의 후술하는 데이터 저장 패턴(DSP)을 포함할 수 있다. 일 예로, 도면에 도시되지 않았지만, 셀 어레이 구조체(CS)는 제1 방향(D1)으로 서로 이격된 복수 개의 셀 어레이 구조체들(CS)을 포함할 수 있다. 이하에서, 설명의 편의를 위해 단수의 셀 어레이 구조체(CS)에 대하여 설명하나, 이하의 설명은 다른 셀 어레이 구조체(CS)에 대하여 동일하게 적용될 수 있다.
제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2) 각각은 반도체 패턴들(SP), 워드 라인들(WL), 비트 라인들(BL), 제1 캐핑 패턴들(CP1), 제2 캐핑 패턴들(CP2) 및 매립 절연 패턴(110)을 포함할 수 있다. 일 예로, 제1 및 2 적층 구조체들(ST1, ST2)은 데이터 저장 패턴(DSP)을 기준으로 거울 대칭될 수 있다.
반도체 패턴(SP)은 기판(100) 상에서 제1 방향(D1)을 따라 연장될 수 있다. 반도체 패턴(SP)은 기판(100)으로부터 이격될 수 있다. 다시 말해, 반도체 패턴(SP)은 기판(100)으로부터 플로팅(Floating)될 수 있다. 반도체 패턴(SP)은 복수개로 제공될 수 있다. 반도체 패턴들(SP)은 제2 방향(D2) 및 수직 방향(D3)으로 서로 이격될 수 있다. 수직 방향(D3)으로 서로 이격된 반도체 패턴들(SP)은 평면적 관점에서, 수직적으로 서로 중첩될 수 있다. 수직 방향(D3)으로 서로 이격된 반도체 패턴들(SP)의 측벽들은 수직 방향(D3)을 따라 서로 정렬될 수 있다.
반도체 패턴(SP)은 제1 방향(D1)으로 서로 이격된 제1 엣지부(EA1) 및 제2 엣지부(EA2), 및 이들 사이의 채널 영역(CH)을 포함할 수 있다. 반도체 패턴(SP)의 채널 영역(CH)은 후술하는 워드 라인(WL)에 의해 둘러싸일 수 있다. 반도체 패턴(SP)의 제1 엣지부(EA1)는 후술하는 비트 라인(BL)과 인접할 수 있다. 제1 엣지부(EA1)는 비트 라인(BL)과 전기적으로 연결될 수 있다. 제2 엣지부(EA2)는 후술하는 데이터 저장 패턴(DSP)과 인접할 수 있다. 제2 엣지부(EA2)는 데이터 저장 패턴(DSP)과 전기적으로 연결될 수 있다.
반도체 패턴(SP)은 제1 방향(D1)으로 서로 대향하는 제1 측면(S1) 및 제2 측면(S2)을 가질 수 있다. 제1 측면(S1)은 제1 엣지부(EA1)의 측면일 수 있고, 제2 측면(S2)은 제2 엣지부(EA2)의 측면일 수 있다. 반도체 패턴(SP)의 제1 측면(S1)은 비트 라인(BL)과 인접할 수 있고, 제2 측면(S2)은 데이터 저장 패턴(DSP)과 인접할 수 있다.
반도체 패턴(SP)은 단결정 반도체, 다결정 반도체, 산화물 반도체 및 2차원 물질 중 적어도 하나를 포함할 수 있다. 일 예로, 단결정 반도체는 단결정 실리콘일 수 있다. 일 예로, 다결정 반도체는 폴리 실리콘일 수 있다. 일 예로, 산화물 반도체는 IGZO(Indium Gallium Zinc Oxide)일 수 있다. 일 예로, 2차원 물질은 MoS2, WS2, MoSe2 또는 WSe2일 수 있다.
일 예로, 반도체 패턴(SP)의 제1 및 2 엣지부들(EA1, EA2) 각각은 그 내부에 불순물(예를 들어, n형 또는 p형 불순물)이 도핑된 불순물 영역을 포함할 수 있다. 상기 불순물 영역은 트랜지스터의 소스/드레인 영역을 구성할 수 있다.
반도체 패턴(SP)은 제1 적층 구조체(ST1) 내에 제공되는 제1 반도체 패턴(SP1) 및 제2 적층 구조체(ST2) 내에 제공되는 제2 반도체 패턴(SP2)을 포함할 수 있다. 제1 반도체 패턴(SP1)은 제2 반도체 패턴(SP2)과 제1 방향(D1)으로 서로 이격될 수 있다. 제1 반도체 패턴(SP1)의 제1 엣지부(EA1), 채널 영역(CH), 및 제2 엣지부(EA2)는 제1 방향(D1)을 따라 순서대로 배치될 수 있다. 제2 반도체 패턴(SP2)의 제1 엣지부(EA1), 채널 영역(CH), 및 제2 엣지부(EA2)는 제1 방향(D1)의 반대 방향을 따라 순서대로 배치될 수 있다.
워드 라인(WL)이 반도체 패턴(SP)의 채널 영역(CH)을 둘러싸고, 제2 방향(D2)을 따라 연장될 수 있다. 일 예로, 워드 라인(WL)은 반도체 패턴(SP)의 채널 영역(CH)을 완전히 둘러싸는 구조(다시 말해, 게이트 올 어라운드(gate all around) 구조)를 가질 수 있다. 하나의 워드 라인(WL)은 제2 방향(D2)으로 서로 이웃하는 반도체 패턴들(SP) 각각의 채널 영역(CH)을 둘러쌀 수 있다. 워드 라인(WL)은 복수개로 제공될 수 있다. 워드 라인들(WL) 각각은 수직 방향(D3)으로 서로 이격된 반도체 패턴들(SP) 중 대응하는 반도체 패턴(SP)의 채널 영역(CH)을 둘러싸고, 제2 방향(D2)을 따라 연장될 수 있다. 워드 라인들(WL)은 수직 방향(D3)으로 서로 이격될 수 있다.
워드 라인(WL)은 제1 적층 구조체(ST1) 내에서, 제1 반도체 패턴(SP1)의 채널 영역(CH)을 둘러싸는 제1 워드 라인(WL1) 및 제2 적층 구조체(ST2) 내에서, 제2 반도체 패턴(SP2)의 채널 영역(CH)을 둘러싸는 제2 워드 라인(WL2)을 포함할 수 있다. 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)은 제1 방향(D1)으로 서로 이격될 수 있다.
워드 라인(WL)은 예를 들어, 도핑된 폴리실리콘, 금속(예를 들어, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co), 도전성 금속 질화물(예를 들어, TiN, TaN, WN, NbN, TiAlN, TiSiN, TaSiN, RuTiN), 도전성 금속 실리사이드 또는 도전성 금속 산화물(예를 들어, PtO, RuO2, IrO2, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo) 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 상기 워드 라인(WL)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 일부 실시예들에서, 상기 워드 라인(WL)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
게이트 절연막(Gox)이 워드 라인(WL)과 반도체 패턴(SP) 사이에 개재될 수 있다. 게이트 절연막(Gox)은 반도체 패턴(SP)을 둘러쌀 수 있다. 워드 라인(WL)은 게이트 절연막(Gox) 상에서 반도체 패턴(SP)의 채널 영역(CH)을 둘러쌀 수 있다. 게이트 절연막(Gox)은 복수개로 제공될 수 있다. 게이트 절연막들(Gox) 각각은 대응하는 반도체 패턴(SP)을 둘러쌀 수 있다.
게이트 절연막(Gox)은 실리콘 산화물, 실리콘 산질화물 및 실리콘 산화물보다 높은 유전 상수를 가지는 고유전물 중 적어도 하나를 포함할 수 있다. 상기 고유전물은 금속 산화물 또는 금속 산화질화물을 포함할 수 있다. 예를 들면, 게이트 절연막(Gox)으로서 사용 가능한 고유전물은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2 및 Al2O3 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 고유전(high-k)을 가지는 물질은 실리콘 산화물보다 높은 유전율을 가지는 물질로 정의된다.
비트 라인(BL)이 반도체 패턴(SP)의 제1 측면(S1) 상에 제공될 수 있다. 비트 라인(BL)은 반도체 패턴(SP)의 제1 측면(S1) 상에서 수직 방향(D3)을 따라 연장될 수 있다. 이에 따라, 하나의 비트 라인(BL)은 수직 방향(D3)으로 서로 이격된 반도체 패턴들(SP) 각각의 제1 측면(S1)과 접할 수 있고, 상기 반도체 패턴들(SP)과 전기적으로 연결될 수 있다. 비트 라인(BL)은 복수개로 제공될 수 있다. 비트 라인들(BL)은 제2 방향(D2)을 따라 서로 이격될 수 있다.
비트 라인(BL)은 예를 들어, 도핑된 폴리실리콘, 금속(예를 들어, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co), 도전성 금속 질화물(예를 들어, TiN, TaN, WN, NbN, TiAlN, TiSiN, TaSiN, RuTiN), 도전성 금속 실리사이드 또는 도전성 금속 산화물(예를 들어, PtO, RuO2, IrO2, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo) 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 상기 비트 라인(BL)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 일부 실시예들에서, 상기 비트 라인(BL)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
비트 라인(BL)은 제1 적층 구조체(ST1) 내에서, 제1 반도체 패턴(SP1)의 제1 측면(S1) 상에 제공되는 제1 비트 라인(BL1)을 포함할 수 있다. 더하여, 비트 라인(BL)은 제2 적층 구조체(ST2) 내에서 제2 반도체 패턴(SP2)의 제1 측면(S1) 상에 제공되는 제2 비트 라인(BL2)을 포함할 수 있다.
데이터 저장 패턴(DSP)이 제1 적층 구조체(ST1)와 제2 적층 구조체(ST2) 사이에 개재될 수 있다. 데이터 저장 패턴(DSP)은 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이에 개재될 수 있다. 데이터 저장 패턴(DSP)은 제1 반도체 패턴(SP1)의 제2 측면(S2)과 접할 수 있고, 제1 반도체 패턴(SP1)과 전기적으로 연결될 수 있다. 데이터 저장 패턴(DSP)은 제2 반도체 패턴(SP2)의 제2 측면(S2)과 접할 수 있고, 제2 반도체 패턴(SP2)과 전기적으로 연결될 수 있다.
데이터 저장 패턴(DSP)은 스토리지 전극(SE), 플레이트 전극(PE) 및 이들 사이에 개재되는 캐패시터 유전막(CIL)을 포함할 수 있다. 일 예로, 3차원 반도체 장치는 DRAM(dynamic random access memory)일 수 있고, 이 때, 데이터 저장 패턴(DSP)은 캐패시터로 활용될 수 있다. 스토리지 전극(SE)은 캐패시터 유전막(CIL)을 사이에 두고 플레이트 전극(PE)과 이격될 수 있다.
스토리지 전극(SE) 및 플레이트 전극(PE) 각각은 도전 물질을 포함할 수 있다. 일 예로, 스토리지 전극(SE) 및 플레이트 전극(PE) 각각은 불순물이 도핑된 실리콘(Si), 불순물이 도핑된 실리콘 저마늄(SiGe), 금속 물질(예를 들어, Ti, Mo, W, Cu, Al, Ta, Ru, Ir, Co, Pt, Au, Ag 등), 금속 질화물(예를 들어, Ti, Mo, W, Cu, Al, Ta, Ru, Ir, Co, Pt, Au, Ag 등의 질화물, 티타늄 실리콘질화물(예를 들어, TiSiN), 티타늄 알루미늄 질화물(예를 들어, TiAlN) 및 탄탈륨 알루미늄 질화물(예를 들어, TaAlN) 등), 전도성 산화물(예를 들어, PtO, RuO2, IrO2, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo) 및 금속 실리사이드 중 적어도 하나를 포함할 수 있다. 스토리지 전극(SE) 및 플레이트 전극(PE) 각각은 단일 물질로 이루어지는 단일막 또는 둘 이상의 물질을 포함하는 복합막일 수 있다.
일 예로, 캐패시터 유전막(CIL)은 HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물 및 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT와 같은 페로브스카이트(perovskite) 구조의 유전물질 중 적어도 하나를 포함할 수 있다.
다른 예로, 데이터 저장 패턴(DSP)은 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 패턴일 수 있다. 이 경우, 데이터 저장 패턴(DSP)은 전류량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material), 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수 있다.
스토리지 전극(SE)은 제1 반도체 패턴(SP1)의 제2 측면(S2) 상에서 제1 방향(D1)을 따라 연장될 수 있다. 스토리지 전극(SE)은 제2 반도체 패턴(SP2)의 제2 측면(S2) 상에서 제1 방향(D1)과 반대 방향을 따라 연장될 수 있다. 도면에 도시되지 않았지만, 스토리지 전극(SE)과 제1 반도체 패턴(SP1) 사이, 및 스토리지 전극(SE)과 제2 반도체 패턴(SP2)에 실리사이드 패턴(미도시)이 제공될 수 있다. 상기 실리사이드 패턴은 금속 실리사이드(예를 들어, Ti, Mo, W, Cu, Al, Ta, Ru, Ir, Co 등의 실리사이드)를 포함할 수 있다. 스토리지 전극(SE)은 복수로 제공될 수 있고, 스토리지 전극들(SE)은 수직 방향(D3)으로 서로 이격될 수 있다.
플레이트 전극(PE)은 수직 방향(D3)을 따라 연장되는 일부 영역 및 상기 일부 영역으로부터 제1 방향(D1) 또는 제1 방향(D1)의 반대 방향으로 돌출되는 다른 영역을 포함할 수 있다. 플레이트 전극(PE)의 상기 다른 영역은 수직 방향(D3)으로 이격된 스토리지 전극들(SE) 사이에 개재될 수 있다.
매립 절연 패턴(110)이 기판(100) 상에 제공될 수 있다. 매립 절연 패턴(110)은 셀 어레이 구조체(CS)의 측면을 덮을 수 있다. 매립 절연 패턴(110)은 비트 라인(BL)과 워드 라인(WL) 사이, 수직 방향(D3)으로 서로 이웃하는 반도체 패턴들(SP)의 사이, 제2 방향(D2)으로 서로 이웃하는 제1 엣지부들(EA1) 사이, 및 수직 방향(D3)으로 서로 이웃하는 워드 라인들(WL) 사이에 개재될 수 있다. 매립 절연 패턴(110)은 제1 엣지부(EA1)을 덮을 수 있다. 매립 절연 패턴(110)은 절연 물질을 포함하는 단일막 또는 복합막을 포함할 수 있다.
캐핑 패턴(CP)이 셀 어레이 구조체(CS) 내에 제공될 수 있다. 캐핑 패턴(CP)은 워드 라인들(WL)과 데이터 저장 패턴(DSP) 사이에 개재될 수 있다. 캐핑 패턴(CP)은 제2 엣지부(EA2)를 덮을 수 있다. 캐핑 패턴(CP)은 수직 방향(D3)으로 서로 이웃하는 반도체 패턴들(SP)의 제2 엣지부들(EA2) 사이에 개재될 수 있다. 캐핑 패턴(CP)은 제2 방향(D2)으로 서로 이웃하는 반도체 패턴들(SP)의 제2 엣지부들(EA2) 사이에 개재될 수 있다.
캐핑 패턴(CP)은 반도체 패턴(SP)의 제2 엣지부(EA2)를 둘러싸는 제1 캐핑 패턴(CP1) 및 제1 캐핑 패턴(CP1) 상의 제2 캐핑 패턴(CP2)을 포함할 수 있다. 제1 캐핑 패턴(CP1)은 반도체 패턴(SP)의 제2 엣지부(EA2), 매립 절연 패턴(110)의 측면, 워드 라인(WL)의 측면, 및 게이트 절연막(Gox)의 측면을 컨포멀하게 덮을 수 있다. 제1 캐핑 패턴(CP1) 및 제2 캐핑 패턴(CP2) 각각은 절연 물질을 포함할 수 있다. 제2 캐핑 패턴(CP2)은 단일막 또는 복합막을 포함할 수 있다.
보호막(PL)이 셀 어레이 구조체(CS) 상에 제공될 수 있다. 보호막(PL)은 제1 적층 구조체(ST1), 제2 적층 구조체(ST2) 및 데이터 저장 패턴(DSP)의 상면을 덮을 수 있다. 보호막(PL)은 절연 물질을 포함하는 단일막 또는 복합막을 포함할 수 있다. 보호막(PL) 내에 복수의 상부 배선들(미도시)을 포함할 수 있다. 상부 배선들 중 일부는 비트 라인(BL)과 전기적으로 연결될 수 있고, 다른 일부는 데이터 저장 패턴(DSP)과 전기적으로 연결될 수 있다. 또한, 도면에 도시되지 않았지만, 셀 어레이 구조체(CS)의 측면 상에 워드 라인 패드들(미도시)이 제공될 수 있고, 워드 라인들(WL)과 전기적으로 연결될 수 있다.
반도체 패턴(SP)은 제1 방향(D1)에 따른 길이(L)를 가질 수 있다. 반도체 패턴들(SP) 중 최상부의 반도체 패턴(SP)의 제1 방향(D1)에 따른 길이(La)는 반도체 패턴들(SP) 중 최하부의 반도체 패턴(SP)의 제1 방향(D1)에 따른 길이(Lb)와 동일할 수 있다. 더하여, 반도체 패턴(SP)은 제2 방향(D2)에 따른 폭(W)을 가질 수 있다. 반도체 패턴들(SP) 중 최상부의 반도체 패턴(SP)의 제2 방향(D2)에 따른 폭(Wa)은 반도체 패턴들(SP) 중 최하부의 반도체 패턴(SP)의 제2 방향(D2)에 따른 폭(Wb)과 동일할 수 있다. 이는 3차원 반도체 장치를 제조하는 과정에서, 도 2a 내지 도 18b를 참조하여 상술한 패턴 형성 방법을 활용했기 때문이다.
도 24 내지 도 27b는 본 발명의 일부 실시예들에 따른 3차원 반도체 장치의 제조 방법을 나타내는 평면도 및 단면도들이다. 구체적으로, 도 24는 본 발명의 일부 실시예들에 따른 3차원 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 25a, 도 26a, 및 도 27a는 도 24의 A-A'선에 대응하는 단면도들이다. 도 25b, 도 26b, 및 도 27b는 도 24의 B-B'선에 대응하는 단면도들이다. 설명의 간소화를 위해, 전술한 내용과 중복되는 내용의 설명은 생략한다.
도 24, 도 25a 및 도 25b를 참조하면, 기판(100) 상에 희생층들(SAL) 및 활성층들(ACL)이 교대로 적층될 수 있다. 희생층들(SAL) 및 활성층들(ACL) 각각은 반도체 물질을 포함할 수 있다. 희생층들(SAL)은 활성층들(ACL)과 식각 선택비를 가질 수 있는 물질을 포함할 수 있다. 이에 따라, 희생층들(SAL)의 후술하는 제거 공정 진행 시, 희생층들(SAL)이 제거되더라도, 활성층들(ACL)은 제거되지 않거나 적게 제거될 수 있다. 일 예로, 활성층들(ACL)은 실리콘(Si), 저마늄(Ge) 및 실리콘-저마늄(SiGe) 중 하나를 포함할 수 있고, 희생층들(SAL)은 실리콘(Si), 저마늄(Ge) 및 실리콘-저마늄(SiGe) 중 활성층들(ACL)과 다른 하나를 포함할 수 있다. 본 발명의 일부 실시예에 따르면, 활성층들(ACL)은 실리콘(Si)을 포함할 수 있고, 희생층들(SAL)은 실리콘-저마늄(SiGe)을 포함할 수 있다. 희생층들(SAL)의 두께가 활성층들(ACL)의 두께보다 클 수 있다. 더하여, 본 발명의 일부 실시예에 따르면, 희생층들(SAL)은 도 1a 내지 도 18b을 참조하여 상술한 패턴 형성 방법의 제1 스택층(30)에 대응될 수 있고, 활성층들(ACL)은 제2 스택층(60)에 대응될 수 있다.
더하여, 희생층들(SAL) 및 활성층들(ACL)을 관통하는 제1 내지 제3 홀들(H1, H2, H3)이 기판(100) 상에 형성될 수 있다. 제1 홀들(H1)은 제1 방향(D1)으로 연장될 수 있고, 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 형성될 수 있다. 제2 홀들(H2)은 제2 방향(D2)으로 연장될 수 있고, 제1 방향(D1)으로 서로 이격될 수 있다. 제3 홀(H3)은 제1 방향(D1)으로 서로 이격된 제1 홀들(H1) 사이에 형성될 수 있다. 제1 내지 제3 홀들(H1, H2, H3)에 의해, 기판(100)의 상면의 일부가 외부로 노출될 수 있다. 제1 내지 제3 홀들(H1, H2, H3)은 도 1a 내지 도 18b를 참조하여 상술한 패턴 형성 방법의 트렌치들(TR)에 대응될 수 있다.
도 24, 도 25a 및 도 25b의 희생층들(SAL), 활성층들(ACL), 및 제1 내지 제3 홀들(H1, H2, H3)은 도 1a 내지 도 18b를 참조하여 상술한 패턴 형성 방법에 의해 형성될 수 있다. 상술한 것처럼, 블록형 공중합체의 자가 정렬에 의해, 제1 홀(H1)의 최상부의 폭(W2)은 최하부의 폭(W1)과 동일할 수 있다. 즉, 제1 홀(H1)의 측면(Sh)은 수직 방향(D3)을 따라 직선 형태로 연장될 수 있다. 제1 홀(H1)은 기판(100)으로부터 멀어지더라도(즉, 수직 방향(D3)으로 가더라도) 수평 방향(D1, D2)에 따른 폭이 일정할 수 있다. 이에 따라, 후속 제조 공정을 통해 제조된 3차원 반도체 장치는, 반도체 패턴들(SP) 중 최상부의 반도체 패턴(SP)의 제1 방향(D1)에 따른 길이(La)는 반도체 패턴들(SP) 중 최하부의 반도체 패턴(SP)의 제1 방향(D1)에 따른 길이(Lb)와 동일할 수 있다. 더하여, 반도체 패턴들(SP) 중 최상부의 반도체 패턴(SP)의 제2 방향(D2)에 따른 폭(Wa)은 반도체 패턴들(SP) 중 최하부의 반도체 패턴(SP)의 제2 방향(D2)에 따른 폭(Wb)과 동일할 수 있다. 이에 따라, 전기적 특성 및 신뢰성이 개선된 3차원 반도체 장치를 제공할 수 있다. 이하에서, 3차원 반도체 장치의 제조방법을 간단히 설명한다.
도 26a 및 도 26b를 참조하면, 희생층들(SAL)이 선택적으로 제거될 수 있다. 희생층들(SAL)이 제거된 후, 수직 방향(D3)으로 서로 이격된 반도체 패턴들(SP) 사이는 제1 내부 영역들(INR1) 및 제2 내부 영역들(INR2)이 형성될 수 있다. 제1 및 제2 내부 영역들(INR1, INR2)에 제1 및 제2 충진 패턴들(PF1, PF2)이 형성될 수 있다. 제1 내부 영역들(INR1)을 형성하는 것은 일 예로, 제1 및 제3 홀들(H1, H3)을 예비 희생막(미도시)로 채우는 것, 및 제2 홀들(H2)을 통해 희생층들(SAL)의 일부를 제거하는 것을 포함할 수 있다. 제1 충진 패턴들(PF1)을 형성하는 것은 일 예로, 상기 제1 내부 영역들(INR1)에 제1 충진 패턴들(PF1)을 채우는 증착 공정을 통해 수행될 수 있다. 제2 내부 영역들(INR2)을 형성하는 것은 일 예로, 상기 예비 희생막을 제거하는 것 및 노출된 희생층들(SAL)의 잔부를 제거하는 것을 포함할 수 있다. 제2 충진 패턴들(PF2)은 제2 내부 영역들(INR2) 및 제3 홀(H3)을 채우는 증착 공정을 통해 수행될 수 있다.
도 27a 및 도 27b를 참조하면, 제1 충진 패턴들(PF1)이 제거될 수 있다. 제1 충진 패턴들(PF1)이 제거된 영역에 게이트 유전막(Gox) 및 예비 게이트 도전막(PGL1, PGL2)이 차례로 제1 내부 영역들(INR1) 내에 형성될 수 있다. 이후, 매립 절연 패턴(110)이 제1 내부 영역들(INR1) 및 제1 충진 패턴(PF1)이 제거된 영역에 형성될 수 있다.
비트 라인들(BL)이 매립 절연 패턴(110)을 관통하고, 반도체 패턴들(SP)의 일 측면들과 접하도록 형성될 수 있다. 비트 라인들(BL)은 제 1 반도체 패턴들(SP1)과 접하는 제1 비트 라인들(BL1) 및 제2 반도체 패턴들(SP2)과 접하는 제2 비트 라인들(BL2)을 포함할 수 있다.
다시 도 21, 도 22a 및 도 22b를 참조하면, 제2 충진 패턴(PF2)이 제거된 후, 게이트 유전막(Gox) 및 예비 게이트 도전막(PGL1, PGL2)의 일부가 제거될 수 있다. 이에 따라, 하나의 게이트 유전막(Gox)은 제2 및 수직 방향들(D2, D3)로 서로 이웃하는 복수의 게이트 유전막들(Gox)로 분리될 수 있다. 더하여, 하나의 예비 게이트 도전막(PGL1, PGL2)은 제2 및 수직 방향들(D2, D3)으로 서로 이웃하는 복수의 워드 라인들(WL1, WL2)로 분리될 수 있다.
캐핑 패턴(CP)이 제2 내부 영역들(INR2) 및 제2 충진 패턴(PF2)이 제거된 영역을 채우도록 형성될 수 있다. 캐핑 패턴(CP)은 제2 내부 영역들(INR2) 및 반도체 패턴들(SP)의 제2 엣지부들(EA2)을 컨포멀하게 덮는 제1 캐핑 패턴(CP1) 및 제2 내부 영역들(INR2)의 잔부를 채우고 반도체 패턴들(SP)의 제2 엣지부들(EA2)을 둘러싸는 제 2 캐핑 패턴(CP2)을 포함할 수 있다.
반도체 패턴들(SP)의 제 2 엣지부들(EA2) 상에 스토리지 전극들(SE)이 형성될 수 있다. 이후, 커패시터 유전막(CIL)이 스토리지 전극들(SE)을 컨포멀하게 덮도록 형성될 수 있다. 플레이트 전극(PE)이 커패시터 유전막(CIL)을 덮도록 형성될 수 있다. 플레이트 전극(PE)은 커패시터 유전막(CIL)을 사이에 두고 스토리지 전극들(SE)과 이격될 수 있다. 스토리지 전극(SE), 커패시터 유전막(CIL) 및 플레이트 전극(PE)은 데이터 저장 패턴(DSP)을 구성할 수 있다. 이후, 보호막(PL)이 셀 어레이 구조체(CS)를 덮도록 형성될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (10)

  1. 기판 상에 제1 방향으로 서로 이격되고 제2 방향으로 연장되는 제1 리세스들을 형성하는 것, 상기 제1 및 제2 방향들은 상기 기판의 상면에 평행하고 서로 교차하는 것;
    상기 제1 리세스들 내에 제1 기준 패턴들을 형성하는 것;
    상기 기판의 전면 상에 상기 제1 기준 패턴들을 노출하는 제1 오프닝을 갖는 제1 마스크패턴을 형성하는 것;
    상기 제1 오프닝 내에 제1 중합체 및 제2 중합체를 포함하는 블록형 공중합체을 형성하는 것; 및
    정렬 공정을 통해 상기 블록형 공중합체를 상기 제1 중합체 및 상기 제2 중합체로 분리하여 정렬시키는 것을 포함하되,
    상기 제1 및 제2 중합체들은 상기 제1 방향을 따라 교대로 정렬되고, 상기 제1 중합체는 상기 제1 기준 패턴들 상에 정렬되는 패턴 형성 방법.
  2. 청구항 1에 있어서,
    상기 정렬 공정은 열공정을 통해 수행되는 패턴 형성 방법.
  3. 청구항 1에 있어서,
    상기 블록형 공중합체에서 상기 제1 중합체의 몰비는 40 mol% 내지 60 mol%인 패턴 형성 방법.
  4. 청구항 3에 있어서,
    상기 제1 오프닝에 의해 노출된 전체 면적에 대한 상기 제1 오프닝에 의해 노출된 상기 제1 기준 패턴들의 상면들의 면적의 비율은 상기 제1 중합체의 몰비와 동일한 패턴 형성 방법.
  5. 청구항 1에 있어서,
    상기 제1 및 제2 중합체들을 정렬시킨 후,
    상기 제1 중합체를 제거하여 상기 제2 리세스들을 형성하는 것;
    상기 제2 리세스들을 채우는 제2 기준 패턴들을 형성하는 것;
    상기 제1 마스크 패턴 및 상기 제2 중합체를 제거하여 제3 리세스들을 형성하는 것;
    상기 제3 리세스들을 채우는 제1 스택층을 형성하는 것;
    상기 제1 스택층의 전면 상에 상기 제2 기준 패턴들을 노출하는 제2 오프닝을 갖는 제2 마스크패턴을 형성하는 것;
    상기 제2 오프닝 내에 상기 블록형 공중합체을 형성하는 것; 및
    상기 정렬 공정을 통해 상기 블록형 공중합체를 상기 제1 중합체 및 상기 제2 중합체로 분리하여 정렬시키는 것을 포함하되,
    상기 제1 및 제2 중합체들은 상기 제1 방향을 따라 교대로 정렬되고, 상기 제1 중합체는 상기 제2 기준 패턴들 상에 정렬되는 패턴 형성 방법.
  6. 청구항 5에 있어서,
    상기 제2 오프닝에 의해 노출된 전체 면적에 대한 상기 제2 오프닝에 의해 노출된 상기 제2 기준 패턴들의 상면들의 면적의 비율은 상기 제1 중합체의 몰비와 동일한 패턴 형성 방법.
  7. 청구항 5에 있어서,
    상기 제1 기준 패턴들과 상기 제2 기준 패턴들은 동일한 물질을 포함하는 패턴 형성 방법.
  8. 청구항 5에 있어서,
    상기 제1 및 제2 중합체들을 정렬시킨 후,
    상기 제1 중합체를 제거하여 상기 제4 리세스들을 형성하는 것;
    상기 제4 리세스들을 채우는 제3 기준 패턴들을 형성하는 것;
    상기 제2 마스크 패턴 및 상기 제2 중합체를 제거하여 제5 리세스들을 형성하는 것; 및
    상기 제5 리세스들을 채우는 제2 스택층을 형성하는 것을 포함하는 패턴 형성 방법.
  9. 기판 상에 상기 기판의 하면에 수직한 수직 방향으로 서로 이격되고 제1 방향으로 연장되는 반도체 패턴들을 형성하는 것;
    상기 반도체 패턴들의 각각을 둘러싸고, 제 2 방향을 따라 연장되는 워드 라인들을 형성하는 것, 상기 제1 및 제2 방향들은 상기 기판의 하면에 평행하고 서로 교차하는 것; 및
    상기 반도체 패턴들 각각의 제 1 측면 상에서 상기 수직 방향을 따라 연장되는 비트 라인을 형성하는 것을 포함하되,
    상기 반도체 패턴들 중 최상부의 반도체 패턴의 상기 제1 방향으로의 길이는 상기 반도체 패턴들 중 최하부의 반도체 패턴의 상기 제1 방향으로의 길이와 동일한 3차원 반도체 장치의 제조방법.
  10. 청구항 9에 있어서,
    상기 반도체 패턴들 중 최상부의 반도체 패턴의 상기 제2 방향으로의 폭은 상기 반도체 패턴들 중 최하부의 반도체 패턴의 상기 제2 방향으로의 폭과 동일한 3차원 반도체 장치의 제조방법.
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