KR100225545B1 - 반도체기억장치 및 디램 형성방법 - Google Patents

Abstract

본 발명에 따른 반도체기억장치는 반도체층의 일측 표면상에 메모리셀이 형성되고, 이 반도체층의 다른측 표면상에 비트선이 형성된다. 메모리셀에 전기적으로 접속되는 비트선은 절연층을 통하여 비트선 시일드도체가 이 비트선 사이에 개재된 상태로 상기 반도체층 아래에 형성되고, 기판의 배면측으로부터 비트선 시일드도체에 비트선시일드전력이 인가된다. 이러한 구조에서는 워드선과 비트선 접촉위치 사이의 회로단락 가능성이 배재되므로, 위치결정허용오차가 불필요하게 되어 각 메모리셀의 영역이 축소될 수 있고, 메모리셀영역의 크기가 감소해도 원하는 셀용량을 확보할 수 있다.

Description

반도체기억장치 및 디램 형성 방법

제1도는 종래의 반도체 DRAM의 구조를 나타내는 단면도.

제2도는 본 발명을 구현하는 반도체기억장치의 주요구성부의 평면도.

제3도는 본 발명의 반도체기억장치에 있어서 제2도의 A-A선에 따르는 단면도.

제4도는 본 발명의 반도체기억장치에 있어서 제2도의 B-B선에 따르는 단면도.

제5a도 내지 제5c도는 제4도와 동일한 단면방향에서 본 본 발명에 따른 반도체기억장치에 대한 제조공정단계의 제1스테이지를 나타내는 도면.

제6a도와 제6b도는 제4도와 동일한 단면방향에서 본 본 발명에 따른 반도체기억장치에 대한 제조공정단계의 제2스테이지를 나타내는 도면.

제7a도와 제7b도는 제4도와 동일한 단면방향에서 본 본 발명에 따른 반도체기억장치에 대한 제조공정단계의 제3스테이지를 나타내는 도면.

제8도는 제4도와 동일한 단면방향에서 본 본 발명에 따른 반도체기억장치에 대한 제조공정단계의 제4스테이지를 나타내는 도면.

제9a도와 제9b도는 제3도와 동일한 단면방향에서 본 본 발명에 따른 반도체기억장치에 대한 제조공정단계의 제1스테이지를 나타내는 도면.

제10a도와 제10b도는 제3도와 동일한 단면방향에서 본 본 발명에 따른 반도체기억장치에 대한 제조공정단계의 제2스테이지를 나타내는 도면.

제11a도와 제11b도는 제3도와 동일한 단면방향에서 본 본 발명에 따른 반도체기억장치에 대한 제조공정단계의 제3스테이지를 나타내는 도면.

제12도는 제3도와 동일한 단면방향에서 본 본 발명에 따른 반도체기억장치에 대한 제조공정단계의 제4스테이지를 나타내는 도면.

제13a도 내지 제13f도는 본 발명의 다른 실시예에 따른 반도체기억장치의 제조공정단계를 순차적으로 나타낸 도면.

* 도면의 주요 부분에 대한 부호의 설명

1 : 필드절연층 2 : 실리콘기판

3a, 3b : 소오스-드레인영역 4 : 접촉공

5 : 비트선 6 : 캐패시터하부전극

7 : 게이트전극 8 : 층간절연막

9 : 캐패시터상부전극 10 : 유전체막

11 : 금속배선 21 : 소자형성영역

23 : 접촉부 26 : 절연층

28 : 유전체막 29 : 셀플레이트전극

31 : 다결정실리콘층 32 : 시일드전극

48 : 소자분리영역

본 발명은 실리콘기판상의 소자형성영역에 메모리셀이 형성된 DRAM (dynamic random access memory)와 같이 비트선을 통해 데이터를 전송하여 메모리셀에 데이터를 기록하거나 그 메보리셀로부터 데이터를 독출하는 반도체기억장치 및 디램(DRAM)형성방법에 관한 것이다.

DRAM과 같은 반도체기억장치의 고밀도집적화에 대한 최근의 기술개발에 따라 근년에는 데이터기억을 위한 구조가 스택구성으로 형성되어 충분한 기억용량을 달성하도록 된 스택캐패시터형의 실용화가 주목받고 있고, 오픈비트선체계의 셀어레이도 셀영역의 축소 및 기억장치의 집적도에 대한 높은 효능에 의해 상당한 주목을 받고 있다.

통상의 오픈비트선구조를 깆춘 스택캐패시터형의 종래 반도체기억장치에서는 제1도에 도시된 바와 같이 필드절연층(1)이 퇴적된 실리콘기판(2)의 표면상에 스위칭소자(Tr)의 불순물확산영역이 형성되고, 이 불순물확산영역의 일측 소오스-드레인영역(3a)에는 접촉공(4)을 통하여 알루미늄배선층으로 형성된 비트선(5)이 접속되는 반면, 상기 불순물확산영역의 다른측 소오스-드레인영역(3b)에는 각 스택캐패시터(C)의 하부전극(6)이 접속된다.

상기 캐패시터의 하부전극(6)은 제1다결정실리콘층으로 형성된 스위칭소자 (Tr)의 게이트전극(워드선)(7)의 상부까지 층간절연막(8)을 통해 도달되는 형태로 제2다결정실로콘층을 패터닝함으로써 형성된다. 또, 상기 캐패시터하부전극(6)의 상부에는 유전체막(10)을 통하여 공통전극으로 작용하는 캐패시터상부전극(9)이 형성된다. 그리고, 상기 스택캐패시터(C)는 상기 캐패시터상부전극(9)과 유전체막(10) 및 캐패시터하부전극(6)으로 이루어진 스택구조로 구성된다. 이 통상적인 예에서 상기 실리콘기판(2)상에 형성된 상기 스위칭소자(Tr)와 스택캐패시터(C)에 의해 하나의 메모리셀(MC)이 구성된다.

상기한 반도체기억장치에서는 필요한 전하가 상기 스택캐패시터(C)에 기억되고, 상기 스위칭소자(Tr)의 제어하에 데이터가 비트선(5)을 통하여 기억장치에 기록되거나 그 기억장치로부터 독출된다. 또, 제1도에는 상기 워드선(7)의 저항을 저하시키기 위한 분로(backing)금속배선(11)이 도시되어 있고, 참조부호(12)는 이산화실리콘등에 의한 층간절연막을 나타낸다.

그러나, 상기한 종래의 반도체기억장치에서는 고집적도에 대한 기술의 진보의 결과로서 다음과 같은 문제가 발생된다.

먼저, 상부층 비트선(5)과 소오스-드레인영역(3a)사이의 접촉의 필요성에 의해 상기 스택캐패시터(C)를 구성하는 캐패시터하부전극(6)과 캐패시터상부전극(9)이 상기 비트선(5)과 실리콘기판(2)사이의 접촉부로부터 분리될 필요가 있고, 이에 따라 메모리셀(MC)에서 캐패시터에 의해 점유되는 부분이 감소되어 충분한 용량을 확보하는데 어려움이 초래된다는 결점이 있다.

또, 상기 비트선(5)이 상기 캐패시터상부전극(9)과 금속배선(11)사이에 개재된 상태로 연장되므로 상기 비트선(5)은 충전 또는 방전시에 상기 캐패시터상부전극 (9) 및 상기 워드선(7)과 상호 간섭하므로 간섭잡음이 발생되고, 상기 워드선(7)에 인가되는 전압이 하이레벨로 전환되는 경우에도 상기 비트선(5)에서 간섭잡음이 발생된다. 이러한 간섭잡음은 비트선(5)에 대해 발생되어 데이터가 열화되는 결점을 유발하고, 이에 따른 결점은 본 발명의 대상인 오픈비트선구조를 사용하는 경우에 특히 현저해지게 된다.

더욱이, 상기한 종래의 반도체기억장치에서 분로금속배선(11)과 실리콘기판 (2)사이의 간격(m)은 다수의 배선층이 상기 실리콘기판(2)상에 차례로 적층되므로 증가된다. 대체로, 상기 분로금속배선(11)은 주변회로등과의 접속을 위해 사용되는 바, 상기 금속배선(11)과 실리콘기판(2)사이의 간격(m)이 상기한 바와 같이 증가되는 경우 주변회로에서는 상기 금속배선(11)과 실리콘기판(2)사이의 저저항접촉을 달성하는 것이 어렵게 되고, 이에 따라 상기 금속배선(11)에 대한 불균일성을 커버하는 능력이 저하된다.

즉, 상기한 기억장치의 보다 높은 집적도를 실현하기 위해서는 상기 배선층사이에서 간섭잡음을 억압하는 한편 상기 오픈비트선구조에서 대용량스택캐패시터를 실현할 필요가 있다.

본 발명의 제1목적은 기판상의 반도체층에 메모리셀이 형성되고, 상기 메모리셀에 전기적으로 접속되는 비트선은 절연층을 통하여 비트선시일드도체가 이 비트선 사이에 개재된 상태로 상기 반도체층 아래에 형성되고, 상기 기판의 배면측으로부터 상기 비트선시일드도체에 비트선시일드전력이 인가되는 것을 특징으로 하는 반도체기억장치를 제공하는 것이다.

본 발명의 제2목적은 비트선이 스위칭소자가 형성되는 반도체층 아래에 위치되는 개선된 반도체기억장치를 제공하는 것으로, 이러한 구성에서는 메모리셀의 워드선과 비트선접촉부사이의 단락의 가능성이 없으므로, 워드선과 비트선접촉부 사이에서 위치결정허용오차가 불필요하게 되어 그러한 오차에 해당하는 메모리셀의 영역(면적)이 감소될 수 있다.

본 발명의 제3목적은 스택캐패시터의 형성시 비트선접촉부가 배제 될 필요가 없는 개선된 반도체기억장치를 제공하는 것으로, 이러한 구성에서는 메모리셀에서 스택캐패시터에 의해 점유되는 영역이 증가됨에 따라 메모리셀용량이 증대되므로 메모리셀영역의 크기가 감소해도 원하는 셀용량을 확보할 수 있다.

본 발명의 제4목적은 상기 메모리셀의 상위부분에 대한 스텝커버리지(step coverage)등이 상기 비트선과 워드선사이의 간격이 증가해도 악영향을 받지 않게 되므로 그러한 비트선과 워드선사이의 간격의 증가가 달성될수 있는 개선된 반도체기억장치를 제공함에 있다. 상기 메모리셀상에는 어떠한 비트선도 존재하지 않으므로 상기 비트선으로부터 상기 위드선과 상기 스택캐패시터에 대해 발생되는 간접잡음이 감소될 수 있고, 또 상기 워드선의 전위상태에 기초하는 비트선으로부터의 간접잡음과 기생용량도 감소될 수 있다.

본 발명의 제5목적은 상기 비트선사이의 간접잡음을 억제하기 위해 상기 비트선사이에 비트선시일드도체가 개재되어 데이테의 열화를 방지하는 개선된 반도체기억장치를 제공함에 있다.

본 발명의 제6목적은 메모리셀상에 비트선이 형성되지 않음에 따라 각 메모리셀의 금속배전과 실리콘기판사이의 간격이 상기 비트선과 금속배선사이에 형성된 층간절연막의 두께에 대응하는 길이만큼 감소되어 소정의 주변회로에 대한 금속배선의 접속저항의 감소가 도모되는 동시에 상기 금속배선에 대한 불균일성을 커버하는 능력이 향상될 수 있는 개선된 반도체기억장치를 제공하는 것이다.

본 발명의 제7목적은 메모리셀과 비트선사이에 반도체층을 개재하고, 상기 메모리셀의 위드선과 비트선사이의 간격을 넓히고, 상기 메모리셀과 비트선을 반도체층의 상호 반대측에 위치시키는 반도체기억장치의 개선된 제조방법을 제공하는 것이다.

본 발명의 상기 및 기타의 목적, 특징 및 이점은 첨부도면을 참조하여 이루어지는 다음의 상세한 설명으로부터 명확하게 된다.

이하, 본 발명의 제1 및 제2실시예에 대해 제2도 내지 제12도를 참조하여 설명한다.

제2도는 본 발명을 구현하는 반도체기억장치(A), 특히 DRAM의 주요 구성부의 평면도, 제3도는 제2도의 A-A 선에 따르는 단면도, 제4도는 제2도의 B-B선에 따르는 단면도이다.

상기 반도체기억장치(A)는 제2도에 도시된 바와 같이 이산화실리콘등의 절연층으로 에워싸인 소자형성영역(21)의 중앙에서 횡단하는 비트선(22)(점선으로 표시)에 대한 접촉부 (23)의 좌우측상에 2개의 수직워드선 (24a, 24b)이 형성되도록 구성되고, 스위칭소자(Trl)는 제3도에 도시된 바와같이 일측의 워드선(24a), 상기 접촉부(23)의 N형 소오스- 드레인영역(25c), 및 워드선(24a)의 우측상의 N형 소오스-드레인영역(25a)으로 구성되며, 상기 스위칭소자(Trl)에는 절연층(26)을 경유하여 기억노드로 작용하는 다결정실리콘층의 일측전극(이하, 기억노드전극이라 함)(27a)이 형성되고, 상기 기억노드전극(27a)과 소오스-드레인영역(25a)은 상호 전기적으로 접속된다. 한편, 다른측 워드선(24b), 접촉부(23)의 소오스-드레인영역 (25c) 및 도면에서 워드선(24b)좌측상의 다른N형소오스-드레인영역(25b)으로 구성된 스위칭소자(Tr2)상에는 절연층(26)을 통해 기억노드전극(27b)이 형성되고, 상기 기억노드전극(27b)과 소오스-드레인영역(25b)이 상호 전기적으로 접속된다.

상기 기억노드전극(27a, 27b)을 포함하는 상부면상에는 이산화실리콘(SiO₂)또는 질화실리콘(SiN)의 얇은유전체막(28)을 통해 다결정실리콘층의 공통셀플레이트전극(29)이 형성되고, 상기 셀플레이트전극(29)과 유전체막(28) 및 기억노드전극 (27a, 27b)에 의해 각각 스택캐패시터(C1, C2)가 구성된다.

또,상기 스위칭소자((Trl, Tr2)와 스택캐패시터(C1, C2)에 의해 각각 2개의 메모리셀(MC1, MC2)이 구성되고, 이들 메모리셀(NC1, MC2)은 상기 워드선(24a, 24b)과 비트선(22)의 모든 교점에 형성되며, 그 어레이가 소위 오픈비트선 체계를 형성한다.

이 실시예에서는 제3도에 도시된 바와 같이 상기 비트선(22)이 절연층(30)을 통해 상기 소자형성영역(21)아래에 배치되고, 상기 비트선(22)과 상기 소자형성영역 (21)의 소오스-드레인영역(25c)은 폴리플러그(poly-plug)법 등에 형성된 다결정실리콘층(31)을 통해 상호 전기적으로 접속되므로 상기 소자형성영역(21)의 바로 아래에 상기 비트선(22)에 대한 접촉부(23)가 형성된다. 또, 제4도에 도시된 바와 같이 상기 비트선(22) 사이에는 상기 절연층(30)을 통해 상기 비트선(22)에 따라 연장되는 형태로 다결정실리콘층으로 형성된 시일드전극(32)이 형성되는데, 이 시일드전극(32)은 상기 절연층(30)아래에 형성된 다결정실리콘층(33)과, 상기 비트선(22) 사이에서 상기 다결정실리콘층(33)으로부터 상기 절연층(30)을 향해 상향돌출된 스트립전극부 (34)로 구성된다. 또, 상기 시일드전극(32)은 상기 다결정실리콘층(33) 바로 아래의 시리콘기판(35)배면측으로부터 인가되는 전위(Vcc 또는 Vss)에 의해 전기적으로 고정된다.

이하, 본 실시예의 반도체기억장치(A)의 전형적인 제조방법에 대해제5도 내지 제12도를 참조하여 설명한다. 여기서, 제2도 및 제3도와 동일한 참조부호는 대응하는 구성요소를 나타낸다.

제5도 내지 제8도에 도시된 공정단계는 제4도와 동일한 방향에서 본 단면에 대한 것이고, 제9도 내지 제12도의 공정단계는 제3도와 동일한 방향에서 본 단면에 대한 것이다. 따라서, 본 발명에 따른 제조방법에 대해서는 제5도 내지 제8도와 제9도 내지 제12도를 동시에 참조하여 설명한다.

먼저, 제5a도와 제9a도에 도시된 바와 같이 실리콘기판(41)의 소정표면부, 즉 본 실시예에서는 소자분리영역이 2000Å깊이로 선택적으로 에칭제어되어 요부(42)를 형성하고, 이어그 전체면을 열산화하여 산화막(43)(도면에서 실리콘표면으로부터 점선까지의 두께에 상당)을 형성한다. 이후, 이산화실리콘의 절연층(44)이 화학증착법 (CVD)등에 의해 형성되는 바, 이하 상기 산화막(43)과 절연막(44)은 간단히 절연층(30)이라 한다.

다음의 공정단계에서 제5b도와 제9b도에 도시된 바와 같이 상기 절연층(30)을 통해 관통하는 구멍(45)을 상기 실리콘기판(41)상에서 소자형성영역으로 작용하는 각 부분의 중심에 1개씩 형성하고, 이후 전체면에 CVD에 의해 상기 다결정실리콘층(31)을 형성하여 상기 구멍(45)을 채우고, 에칭제거하여 상기 다결정실리콘층(31)을 폴리 플러그법에 의해 상기 구멍(45)내에 인입해 주게 된다. 이에, 비트선용 텅스텐폴리사이드층과 이산화실리콘의 절연층(46)을 전체표면상에 순차 침적한 다음 단일의 마스크를 사용하여 제거함에 따라 상기 구멍(45)내에 인입된 다결정실리콘층(31)상에 텅스텐폴리상이드층과 절연층(46)이 남겨진다. 이 스테이지에서 상기 텅스텐폴리사이드층이 비트선(22)으로 된다.

이후, 제5c도에 도시된 바와 같이 전체면상에 이산화실리콘막을 형성한 다음 에칭제거하여 상기 비트선(22)의 측벽상에 이상화실리콘막(47)을 형상화함으로써 측벽 (47)을 형성한다. 이 단계에서 상기 에칭제거는 약간의 과도에칭상태를 유발하여 상기 절연층(30)의 상부면에 요부(48)가 형성되도록 행한다.

계속해서, 제6a도와 제10a도에 도시된 바와 같이 전체면에 상기 다결정실리콘층(33)을 침적하는 바, 그 다결정실리콘층(33)의 표면은 통상의 마무리방법등에 의해 평탄하게 마무리된다. 또, 상기 비트선(22)의 측벽(47)사이에도 다결정실리콘층(33)을 침적하여 제4도에 도시된 비트선(22)사이에서 간섭잡음을 억제하는 시일드전극 (32)을 형성 한다.

후속단계에서 제6b도와 제10b도에 도시된 바와 같이 상기 실리콘기판(35)이 평탄화된 다결정실리콘층(33)의 단면에 접합되고, 이어 다른 측 실리콘기판(41)의 배면에 대해 선택적으로 연마가 수행되는 데, 이 연마는 상기 절연층(30)이 노출될 때까지 계속 수행된다. 이러한 선택적인 연마에 의해 상기 절연층(30)으로 에워싸인 실리콘소자형성영역(21)의 얇은 섬층이 형성되고, 절연층(30)으로 형성된 소자분리영역 (48)도 형성된다.

이어, 제7a도와 제11a도에 도시된 바와 같이 전체면이 열산화되어 게이트절연막(49)으로 작용하는 얇음 산화막이 상기 소자형성영역(21)의 표면상에 형성된 다음, 상기 다결정실리콘층을 패터닝함으로써 워드선(24a, 24b)이 형성된다. 이후, 상기 워드선(24a, 24b)을 마스크로 사용하여 N형 불순물을 이온주입함으로써 상기 소자형성영역(21)에 3개의 소오스-드레인영역(25a, 25b, 25c)을 형성하고, 이 단계에서 상기 스위칭소자(Tr1, Tr2)가 형성된다.

이후의 단계에서, 제7b도와 제11b도에 도시된 바와 같이 전체면에 이산화실리콘등에 의한 절연층(26)을 형성하고, 이 절연층(26)을 관통하는 구멍(50)을 상기 소오스-드레인영역(25a, 25b)에 대응하는 위치에 형성한다. 이후, 전체면상에 제2 다결정실리콘층을 형성하여 패터닝함으로써 기억노드전극(27a, 27b)이 형성된다. 이 단계에서, 상기 기억노드전극(27a, 27b)은 그 전극사이의 간격(b)이 상기 비트선(22)에 대한 접촉부(23)에서의 구멍폭(W)과 같거나 약간 커지도록 비교적 길게 형성된다.

이어, 제8도와 제12도에 도시된 바와 같이 상기 기억노드전극(27a, 27b)을 포함하는 전체면에 감압CVD에 의해 유전체막(28)을 형성하고, 유전체막(28)상에 다결정실리콘층에 의한 공통셀플레이트전극(29)을 형성한다.

마지막으로, 제3도와 제4도에 도시된 바와 같이 전체면에 이산화실리콘등에 의한 층간막(36)을 형성한 다음 금속배선(37)을 상기 워드선(24a, 24b)의 저항이 저감되도록 패터닝함으로써 형성하여 본 실시예의 반도체기억장치(A)가 제조된다. 상기 제3도와 제4도에는 제8도와 제12도에 도시된 절연층(30, 46, 47)이 단지 절연층(30)으로 도시되어 있다.

상기한 바와 같이 비트선(22)이 소자형성영역(21)에 배설되는 본 실시예에 따르면, 상기 비트선접촉부(23)와 워드선(24a, 24b)사이의 회로단락가능성이 배제되므로 그 접촉부와 워드선사이의 위치결정허용오차가 불필요하게 되어 그러한 허용오차에 해당하는 메모리셀(MC1, MC2)의 영역이 감소된다.

상기 스택캐패시터(C1, C2)의 형성시 비트선에 대한 접촉부(23)가 배제될 필요가 없어 메모리셀(MC1, MC2)에서 스택캐패시터(C1, C2)에 의해 점유되는 영역확장의 이점이 실현된다. 그러므로, 각 셀의 용량이 증가됨에 따라 메모리셀(MC1, MC2)의 크기의 감소에도 불구하고 원하는 용량이 확보된다.

또, 상기 메모리셀(MC1, MC2)상에는 아무런 비트선(22)도 형성되지 않으므로 각 메모리셀용 금속배선(37)과 실리콘기판(35)사이의 간격(D)(제3도)이 상기 비트선(22)과 금속배선(37)사이에 형성된 층간절연막(제1도에서 참조부호 12로 표시)의 두께에 대응하는 길이만큼 단축될 수 있어 소정의 주변회로에 대한 금속배선 (37)의 접속시 저항의 감소가 도모되는 동시에, 금속배선(37)에 대한 불균일성의 커버능력이 향상된다.

또, 상기 메모리셀(MC1, MC2)의 상부에 대한 스텝커버리지등이 상기 비트선 (22)과 워드선(24a, 24b)사이에서 어떠한 간격의 증가에 의해서도 유해한 영향을 받지 않으므로 그 비트선과 워드선사이의 간격의 증가가 달성될 수 있다. 또, 상기 메모리셀(MC1, MC2)상에는 비트선(22)이 전혀 존재하지 않으므로 비트선(22)으로부터 상기 워드선(24a, 24b)과 스택캐패시터(C1, C2)에 대해 발생되는 간섭잡음이 저감됨과 더불어, 상기 워드선(24a, 24b)의 전위상태에 기초하는 비트선(22)으로부터의 간섭잡음이 저감될 수 있다.

또, 상기 비트선(22)사이에는 그 비트선(22)사이의 간섭잡음을 억압하기 위해 비트선시일드전극(32)이 개재되므로 데이터의 열화가 방지된다.

따라서, 이상의 설명으로부터 본 실시예의 반도체기억장치(A)는 메모리셀 (MC1, MC2)의 크기감소와, 각 셀용량의 증가 및, 구성요소간의 간섭잡음의 억압을 실현할 수 있어 보다 높은 집적도를 달성하는 동시에 신뢰성이 향상됨을 알 수 있다.

상기한 실시예는 본 발명이 오픈비트선구조의 DRAM에 적용된 전형적인 경우를 나타내었지만, 본 발명은 폴드된(folded)비트선 구조의 DRAM에도 적용할 수 있음은 물론이다.

이하, 오픈비트선구조의 스택캐패시터형 DRAM에 적용된 본 발명의 제3 실시예에 대해 제13도를 참조하여 상세히 설명한다.

제13도는 제3실시예의 제조공정순서를 나타낸 도면으로, 먼저 제13a도에 도시된 바와 같이 실리콘기판(61)을 산화하여 그 표면상에 1미크론정도의 두께를 가지는 이산화실리콘막을 형성하고, 이 이산화실리콘막(81)과 상기 실리콘기판(61)에 요부 (82)를 형성한다.

후속단계에서, 제13b도에 도시된 바와 같이 상기 요부(82)는 화학증착법 (CVD)에 의해 침적된 다결정실리콘막(83)으로 충전되는 데, 이 경우 상기 화학증착법의 수행시 상기 다결정실리콘막(83)에는 소정량의 인(P)을 주입한다. 이어, 상기 다결정실리콘막(83)에 접속되는 비트선(74)을 폴리사이드막에 의해 형성된다.

이후, 제13c도에 도시된 바와 같이 이산화실리콘막(84)을 TEOS에 의한 감압 CVD 등에 의해 침적하여 상기 비트선(74)의 불균일성을 평탄하게 한 다음 상기 이산화실리콘막(84)에 석영기판(85)(제13C도)을 접착제를 사용하여 접합한다. 여기서, 이 석영기판(85)은 실리콘기판등으로 대체될 수 있다.

계속해서, 제13c도에 도시된 바와 같이 상기 실리콘기판(61)을 도치하여 상기 제13b도의 선행공정단계에서의 실리콘기판(61)의 배면측이 전면으로 되도록 한다. 이어, 상기 전면을 연마하여 실리콘기판(61)의 구께를 1 미크론정도로 감소시킴으로써 다결정실리콘막(83)을 노출시킨다.

후속단계에서, 제13d도에 도시된 바와 같이 상기 실리콘기판(61)의 연마면상에 이산화실리콘에 의한 소자분리막(83)과 이산화실리콘에 의한 게이트절연막(87)을 형성한다.

상기 이산화실리콘막(87)의 형성시 상기 다결정실리콘은 단결정실리콘보다 빠르게 산화되는 한편, 인(P)에 의해 도우프된 다결정실리콘막(83)은 더욱 빠르게 산화될 수 있으므로 상기 다결정실리콘막(83)상의 이산화실리콘막(87)은 다른 부분에서 보다 두껍게 된다.

상기 이산화실리콘막(86, 87)을 형성하기 위해 실행되는 열처리공정중에 상기 다결정실리콘막(83)에 포함된 인(P)을 상기 실리콘기판(61)내에 고상(固相)으로 확산하여 상기 다결정실리콘막(83)의 주변에 n⁺확산층(91)을 형성된다.

이후, 상기 이산화실리콘막(87, 86)상에 실리콘막을 침적한 다음 그 다결정실리콘막을 패터닝하여 워드선(64)을 형성한다.

제13c도에 도시된 바와 같이 상기 요부(82)는 상기 실리콘기판의 도치 및 그 도시된 실리콘기판의 전면을 연마한 다음 상기 실리콘기판(61)의 연마면상에 형성할 수도 있다.

그러나, 만일 그 요부(82)가 본 실리예와 같이 실리콘기판(61)의 연마에 앞서 형성되면, 그 요부(82)는 상기 이산화실리콘막(86)과 워드선(64)을 위치결정하기 위한 기준으로 사용될 수 있으므로 워드선(64)과 비트선(74)의 상호 위치구성은 용이하게 할 수 있다.

계속해서, 제13e도에 도시된 바와 같이 n⁺확산층(71)을 형성하여 트랜지스터 (62)를 완성하고, 이러 기억노드(65)와 캐패시터절연막(66) 및 셀플레이트(67)를 상기 층간절연막(92)을 경유하여 순차 형성하여 캐패시터소자(63)를 완성한다.

마지막으로, 제13f도에 도시된 바와 같이, 상기 셀플레이트의 불균일성을 상기 층간절연막(93)에 의해 평탄화하고, 그 층간절연막(93)상에 금속배선(75)을 형성한다.

상기한 바와 같이 제조된 실시예의 반도체기억장치에서는 비트선(74)이 상기 트랜지스터(62)와 캐패시터소자(63)에 대해 상기 실리콘기판(61)의 배면측상에 형성되므로, 이 실시예에서 상기 금속배선(75)과 실리콘기판(61)사이의 간격이 종래예보다 작아지게 된다.

상기 비트선(74)과 실리콘기판(61)사이에 두꺼운 이산화실리콘막(81)이 배치됨에 따라 상기 비트선(74)과 실리콘기판(61)사이의 간섭잡음 및 기생용량이 저감될 수 있다.

또, 이산화실리콘막(81)은 두껍게 형성되므로, 상기 요부(82)도 깊게 형성된다. 그러나. 상기 비트선(74)에 흐르는 전류는 원래 작고, 상기 다결정실리콘막(83)의 불균일성을 커버하는 능력이 상기 금속배선(75)보다 양호하므로 다결정실리콘막(83)의 저항은 그 내부에 포함된 인(P)에 의해 낮아지게 된다는 또다른 이점이 있다. 따라서, 요부(82)의 깊이에 의해 아무런 문제도 발생되지 않는다.

이상의 실시예에서는 단지 본 발명을 오픈비트선구조의 스택캐패시터형 DRAM에 저용한 전형적인 예를 나타내었지만 본 발명은 폴드된 비트선구조의 다른 스택캐패시터형 DRAM등에도 적용할 수 있다.

Claims (2)

1. a)이산화실리콘막(81)을 형성하기 위해 실리콘기판(61)의 한 표면을 산화하는 단계; b)상기 이산화실리콘막(81)과 상기 실리콘기판(61)에 요부(82)를 형성하는 단계; c)인을 포함한 다결정실리콘막(83)으로 상기 요부를 채우는 단계; d)상기 이산화실리콘막(81)과 상기 다결정실리콘막(83) 상에 비트선(74)을 형성하는 단계; e)상기 비트선(74)상에 이산화실리콘막(84)을 침적하는 단계; f)석영기판(85)을 접착제를 사용하여 상기 이산화실리콘막(84)에 접합하는 단계; g)상기 실리콘기판(61)이 단지 몇 미크론의 두께를 가질 때까지 상기 실리콘 기판(61)의 반대편 표면을 연마하여 없애는 단계; h)상기 실리콘기판(61)의 연마된 반대편 표면 상에 이산화실리콘의 분리막(86)과 게이트절연막(87)을 형성하는 단계; i)상기 다결정실리콘막(83)의 인이 상기 실리콘기판(61)의 인접한 부분으로 확산되어 확산층(91)을 형성하도록 열처리하는 단계; j)워드선(64)을 형성하기 위해 이산화실리콘막(86, 87) 상에 실리콘막을 침적하는 단계; k)트랜지스터(62)를 위하여 상기 실리콘기판(61)에 n⁺확산층(71)을 형성하는 단계; l)상기 확산층(71)으로부터 연장되는 기억노드(65)를 형성하는 단계; m)상기 기억노드(65)위에 캐패시터절연막(66)을 형성하는 단계; n)상기 캐패시터절연막(66) 위에 셀플레이트(67)를 형성하는 단계; o)상기 셀플레이트(67) 위에 층간절연막(93)을 형성하는 단계; 및 p)상기 층간절연막(93) 상에 평행으로 일정한 간격을 유지하는 금속배선(75)을 형성하는 단계를 포함하는 DRAM 형성방법.
2. 제1항에 있어서, 상기 셀플레이트(67)에 접촉하지 않은 상기 층건절연막(93)의 표면이 평평한 DRAM 형성방법.