JPH04118967A - 半導体メモリ及びその製造方法 - Google Patents
半導体メモリ及びその製造方法Info
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- JPH04118967A JPH04118967A JP2239418A JP23941890A JPH04118967A JP H04118967 A JPH04118967 A JP H04118967A JP 2239418 A JP2239418 A JP 2239418A JP 23941890 A JP23941890 A JP 23941890A JP H04118967 A JPH04118967 A JP H04118967A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリセルに対するデータの書込みや読出し
等に際してビット線でデータを転送する半導体メモリに
関するものである。
等に際してビット線でデータを転送する半導体メモリに
関するものである。
本発明は、上記の様な半導体メモリにおいて、半導体層
の一方の面にメモリセルを形成すると共に他方の面側に
ビット線を形成することによって、安定な動作及び高い
信幀性を確保することができ、高集積化も可能である様
にしたものである。
の一方の面にメモリセルを形成すると共に他方の面側に
ビット線を形成することによって、安定な動作及び高い
信幀性を確保することができ、高集積化も可能である様
にしたものである。
第２図は、オープンビット線構造の積層容量型ＤＲＡＭ
の一従来例を示している。この−従来例では、Ｓｉ基板
１１に形成されたトランジスタ１２と容量素子１３とで
１つのメモリセルが構成されている。
の一従来例を示している。この−従来例では、Ｓｉ基板
１１に形成されたトランジスタ１２と容量素子１３とで
１つのメモリセルが構成されている。
トランジスタ１２のゲート電極がワード線１４であり、
容量素子１３は蓄積ノード１５とキャパシタ絶縁膜１６
とセルプレート１７とから成っている。
容量素子１３は蓄積ノード１５とキャパシタ絶縁膜１６
とセルプレート１７とから成っている。
トランジスタ１２はｎ゛拡散層２１．２２をソース・ド
レイン領域としており、ｎ゛拡散Ｊｉ２１には蓄積ノー
ド１５が接続され、ｎ゛拡散層２２にはコンタクト孔２
３を介してビット線２４が接続されている。また、金属
配線２５がワード線１４の裏打ち用に使用されている。
レイン領域としており、ｎ゛拡散Ｊｉ２１には蓄積ノー
ド１５が接続され、ｎ゛拡散層２２にはコンタクト孔２
３を介してビット線２４が接続されている。また、金属
配線２５がワード線１４の裏打ち用に使用されている。
（発明が解決しようとする課題〕
しかし、上述の一従来例では、高集積化の進展に伴って
、以下の様な課題が発生する。
、以下の様な課題が発生する。
即ち、ワード線１４と同電位である金属配線２５とセル
ブレー）１７との間にビット線２４が介装されており、
これらの離間距離が小さい。従って、ワーＦｌ＃１４や
セルプレート１７とビット線２４との間の干渉雑音や寄
生容量が大きく、安定な動作を確保することが難しい。
ブレー）１７との間にビット線２４が介装されており、
これらの離間距離が小さい。従って、ワーＦｌ＃１４や
セルプレート１７とビット線２４との間の干渉雑音や寄
生容量が大きく、安定な動作を確保することが難しい。
特に干渉雑音は、メモリセル面積の縮小には有利である
がセンスアンプの差動動作による雑音の相殺がないオー
ブンビット線構造のＤＲＡＭにおいて顕著である。
がセンスアンプの差動動作による雑音の相殺がないオー
ブンビット線構造のＤＲＡＭにおいて顕著である。
また、ワード線１４とコンタクト孔２３内のビット線２
４との短絡を防止するために両者間に合わせ余裕が必要
であり、メモリセル面積の縮小が難しい。
４との短絡を防止するために両者間に合わせ余裕が必要
であり、メモリセル面積の縮小が難しい。
しかも、容量素子１３もコンタクト孔２３を回避して形
成する必要がある。この結果、コンタクト孔２３のため
にメモリセル内における容量素子１３の占有部分が圧迫
され、所定のセル容量の確保が難しくなる。従って、こ
のことによってもメモリセル面積の縮小が難しく高集積
化も難しい。
成する必要がある。この結果、コンタクト孔２３のため
にメモリセル内における容量素子１３の占有部分が圧迫
され、所定のセル容量の確保が難しくなる。従って、こ
のことによってもメモリセル面積の縮小が難しく高集積
化も難しい。
一方、メモリセル領域の金属配線２５に用いられでいる
金属層は、周辺回路領域の結線等にも使用されでいる。
金属層は、周辺回路領域の結線等にも使用されでいる。
しかし、金属配線２５とＳｉ基板１１との離間距離ｄが
大きいので、金属配線２５の段差被覆性が悪い。従って
、上述の一従来例では高い信転性を確保することが困難
である。
大きいので、金属配線２５の段差被覆性が悪い。従って
、上述の一従来例では高い信転性を確保することが困難
である。
本発明による半導体メモリでは、半導体［１１の一方の
面にメモリセルが形成されており、他方の面側にビット
線２４が形成されている。
面にメモリセルが形成されており、他方の面側にビット
線２４が形成されている。
本発明による半導体メモリでは、メモリセルとビット線
２４との間に半導体層１１が介在しているので、メモリ
セルのワード線１４等とビット線２４との離間距離が大
きい。従って、ビットｗＡ２４に関係する干渉雑音や寄
生容量が少ない。
２４との間に半導体層１１が介在しているので、メモリ
セルのワード線１４等とビット線２４との離間距離が大
きい。従って、ビットｗＡ２４に関係する干渉雑音や寄
生容量が少ない。
また、メモリセルとビット線２４とが半導体層１１の互
いに反対側にあるので、メモリセルのワード１１４とビ
ット線２４用のコンタクト部３２との短絡の戊がない。
いに反対側にあるので、メモリセルのワード１１４とビ
ット線２４用のコンタクト部３２との短絡の戊がない。
従って、両者間の合わせ余裕が不要であり、その分だけ
メモリセル面積を縮小することができる。
メモリセル面積を縮小することができる。
また、メモリセルとビット線２４とが半導体層１１の互
いに反対側にあるので、容量素子１３を記憶手段とする
ＤＲＡＭでは、容量素子１３の形成に際してビット線２
４用のコンタクト部３２を回避する必要がない、従って
、メモリセル内における容量素子１３の占有部分を大き
くしてセル容量を大きくすることができ、メモリセル面
積を縮小しても所定のセル容量を確保することができる
。
いに反対側にあるので、容量素子１３を記憶手段とする
ＤＲＡＭでは、容量素子１３の形成に際してビット線２
４用のコンタクト部３２を回避する必要がない、従って
、メモリセル内における容量素子１３の占有部分を大き
くしてセル容量を大きくすることができ、メモリセル面
積を縮小しても所定のセル容量を確保することができる
。
また、メモリセルとビット線２４とが半導体層１１の互
いに反対側にあるので、メモリセル側にビット線２４が
形成されていない分だけ、メモリセル側の金属配線２５
と半導体層１１との離間距離ｄが小さい、従って、半導
体層１１とのコンタクト部における段差被覆性のよい金
属配線２５を形成することができる。
いに反対側にあるので、メモリセル側にビット線２４が
形成されていない分だけ、メモリセル側の金属配線２５
と半導体層１１との離間距離ｄが小さい、従って、半導
体層１１とのコンタクト部における段差被覆性のよい金
属配線２５を形成することができる。
以下、オープンビット線構造の積層容量型ＤＲＡＭに適
用した本発明の一実施例を、第１図を参照しながら説明
する。
用した本発明の一実施例を、第１図を参照しながら説明
する。
第１図は、本実施例の製造工程を示している。
この製造工程では、第１Ａ図に示す様に、Ｓｉ基板１１
を酸化してその表面に厚さ１μｍ程度の５ｉｎｔ膜３１
をまず形成し、これらの５ｔ（１２膜３１とＳｉ基板１
１とに溝３２を形成する。
を酸化してその表面に厚さ１μｍ程度の５ｉｎｔ膜３１
をまず形成し、これらの５ｔ（１２膜３１とＳｉ基板１
１とに溝３２を形成する。
次に、第１Ｂ図に示すように、ＣＶＤで堆積させた多結
晶Ｓｉ膜３３で溝３２を埋める。この多結晶Ｓｉ膜３３
にはＣＶＤ時にリンを含有させておく。
晶Ｓｉ膜３３で溝３２を埋める。この多結晶Ｓｉ膜３３
にはＣＶＤ時にリンを含有させておく。
そして、多結晶Ｓｉ膜３３に接続されたビット線２４を
ポリサイド膜で形成する。
ポリサイド膜で形成する。
その後、ＴＥ０１を用いた減圧ＣＶＤ等で堆積させた５
ｉＯｚ膜３４（第１Ｃ図）でビット線２４０段差を平坦
化し、このＳｉＯ□膜３４に接着剤等で石英基板３５（
第１Ｃ図）を貼り合わせる。なお、石英基板３５の代わ
りにＳｉ基板等を用いてもよい。
ｉＯｚ膜３４（第１Ｃ図）でビット線２４０段差を平坦
化し、このＳｉＯ□膜３４に接着剤等で石英基板３５（
第１Ｃ図）を貼り合わせる。なお、石英基板３５の代わ
りにＳｉ基板等を用いてもよい。
次に、第１Ｃ図に示す様に、Ｓｉ基板１１等を反転させ
て、第１Ｂ図の工程まで８１基板１１の裏面であった面
を表面にする。そして、この表面を研磨し、Ｓｉ基板１
１の厚さを１μｍ程度にして、多結晶Ｓｉ膜３３をｎ８
させる。
て、第１Ｂ図の工程まで８１基板１１の裏面であった面
を表面にする。そして、この表面を研磨し、Ｓｉ基板１
１の厚さを１μｍ程度にして、多結晶Ｓｉ膜３３をｎ８
させる。
次に、第１Ｄ図に示す様に、Ｓｉ基板１１の表面に素子
分離用のＳｉＯ□膜３６とゲート絶縁膜としての５ｉｎ
２膜３７とを形成する。
分離用のＳｉＯ□膜３６とゲート絶縁膜としての５ｉｎ
２膜３７とを形成する。
このＳｉｎ、膜３７の形成に際し、多結晶Ｓｉは単結晶
Ｓｉよりも酸化され易く、しかもリンがドーピングされ
ている多結晶Ｓｉ膜３３は更に酸化され易いので、多結
晶Ｓｉ膜３３上のＳｉＯ□膜３７膜上７以外の部分より
も厚い。
Ｓｉよりも酸化され易く、しかもリンがドーピングされ
ている多結晶Ｓｉ膜３３は更に酸化され易いので、多結
晶Ｓｉ膜３３上のＳｉＯ□膜３７膜上７以外の部分より
も厚い。
なお、５ｉＯｚ膜３６．３７を形成するための熱処理時
に、多結晶Ｓｉ膜３３中のリンがＳｉ基板１１中へ固相
拡散し、多結晶Ｓｉ膜３３の周囲にｎ゛拡散層４１が形
成される。
に、多結晶Ｓｉ膜３３中のリンがＳｉ基板１１中へ固相
拡散し、多結晶Ｓｉ膜３３の周囲にｎ゛拡散層４１が形
成される。
その後、５ｉ０２膜３７．３６上に多結晶Ｓｉ膜を堆積
させ、この多結晶Ｓｉ膜をバターニングしてワード線１
４を形成する。
させ、この多結晶Ｓｉ膜をバターニングしてワード線１
４を形成する。
ところで溝３２は、第１Ｃ図に示した様に３１基板１１
を反転させこのＳｉ基板１１を研磨した後に、Ｓｉ基Ｆ
ｉｌｌの研磨面側から形成してもよい。
を反転させこのＳｉ基板１１を研磨した後に、Ｓｉ基Ｆ
ｉｌｌの研磨面側から形成してもよい。
しかし、本実施例の様にＳｉ基板１１の研磨前に溝３２
を形成しておくと、この溝３２を５ｉＯｚ膜３６やワー
ド線１４の位置合わせの基準にすることができるので、
ワード線１４等とビット線２４との位置合わせが容易に
なる。
を形成しておくと、この溝３２を５ｉＯｚ膜３６やワー
ド線１４の位置合わせの基準にすることができるので、
ワード線１４等とビット線２４との位置合わせが容易に
なる。
次に、第１Ｅ図に示す様に、ｎ゛拡散層２１を形成して
トランジスタ１２を完成させ、眉間絶縁膜４２を介して
蓄積ノード１５、キャパシタ絶縁膜１６及びセルプレー
１−１７を順次に形成して容量素子１３を完成させる。
トランジスタ１２を完成させ、眉間絶縁膜４２を介して
蓄積ノード１５、キャパシタ絶縁膜１６及びセルプレー
１−１７を順次に形成して容量素子１３を完成させる。
次に、第１Ｆ図に示す様に、眉間絶縁膜４３でセルプレ
ート１７の段差を平坦化し、この層間絶縁Ｍ４３上に金
属扉！２５を形成する。
ート１７の段差を平坦化し、この層間絶縁Ｍ４３上に金
属扉！２５を形成する。
以上の様にして製造した本実施例では、ビット線２４が
Ｓｉ基板１１のトランジスタ１２や容量素子１３とは反
対の面側に形成されている。従って、金属配線２５とＳ
ｉ基板１１との離間距離ｄは、第２図に示した一従来例
よりも本実施例の方が小さい。
Ｓｉ基板１１のトランジスタ１２や容量素子１３とは反
対の面側に形成されている。従って、金属配線２５とＳ
ｉ基板１１との離間距離ｄは、第２図に示した一従来例
よりも本実施例の方が小さい。
そして、ピント線２４とＳｉ基板１１との間には厚いＳ
ｉＯ□膜３１膜厚１しているので、ピント線２４とＳｉ
基板１１との間の干渉雑音や寄生容量も少ない。
ｉＯ□膜３１膜厚１しているので、ピント線２４とＳｉ
基板１１との間の干渉雑音や寄生容量も少ない。
ところで、ＳｉＯ□膜３１膜厚１こと等のために、溝３
２は深い。しかし、ビット線２４を流れる電流は元々少
なく、また多結晶Ｓｉ膜３３は金属配線２５に比べて段
差被覆性が良く、しかも多結晶Ｓｉ＃３３にはリンを含
有させているのでこの多結晶Ｓｉ膜３３は抵抗が低い。
２は深い。しかし、ビット線２４を流れる電流は元々少
なく、また多結晶Ｓｉ膜３３は金属配線２５に比べて段
差被覆性が良く、しかも多結晶Ｓｉ＃３３にはリンを含
有させているのでこの多結晶Ｓｉ膜３３は抵抗が低い。
従って、溝３２が深いことによる問題はない。
なお、本実施例はオープンビット線構造の積層容量型Ｄ
ＲＡＭに本発明を適用したものであるが、本発明は折り
返しビット線構造の積層容量型ＤＲＡＭ等にも適用する
ことができる。
ＲＡＭに本発明を適用したものであるが、本発明は折り
返しビット線構造の積層容量型ＤＲＡＭ等にも適用する
ことができる。
Ｃ発明の効果〕
本発明による半導体メモリでは、ビット線に関係する干
渉雑音や寄生容量が少ないので、安定な動作を確保する
ことができる。
渉雑音や寄生容量が少ないので、安定な動作を確保する
ことができる。
また、メモリセル面積を縮小することができ、しかもメ
モリセル面積を縮小しても所定のセル容量を確保するこ
とができるので、高集積化が可能である。
モリセル面積を縮小しても所定のセル容量を確保するこ
とができるので、高集積化が可能である。
また、半導体層とのコンタクト部における段差被覆性の
良い金属配線を形成することができるので、高い信転性
を確保することができる。
良い金属配線を形成することができるので、高い信転性
を確保することができる。
第１図は本発明の一実施例の製造工程を順次に示す側断
面図、第２図は本発明の一従来例の側断面図である。 なお図面に用いられた符号において、 １１−−−−−−・−・−・・・−Ｓｉ基板１２−−−
−−−−−−−−・−−−−−−一・ トランジスタ１
３−・・・−一一一−−−・・・−−−−一一容量素子
ピン ト線 である。 代 理 人 土 屋 勝 第１ １−）釉 ｉＩＢｍ
面図、第２図は本発明の一従来例の側断面図である。 なお図面に用いられた符号において、 １１−−−−−−・−・−・・・−Ｓｉ基板１２−−−
−−−−−−−−・−−−−−−一・ トランジスタ１
３−・・・−一一一−−−・・・−−−−一一容量素子
ピン ト線 である。 代 理 人 土 屋 勝 第１ １−）釉 ｉＩＢｍ
Claims (1)
- 半導体層の一方の面にメモリセルが形成されており、他
方の面側にビット線が形成されている半導体メモリ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2239418A JP3003188B2 (ja) | 1990-09-10 | 1990-09-10 | 半導体メモリ及びその製造方法 |
| TW080107033A TW200602B (ja) | 1990-09-10 | 1991-09-04 | |
| EP91115019A EP0475280B1 (en) | 1990-09-10 | 1991-09-05 | Semiconductor memory device |
| DE69125671T DE69125671T2 (de) | 1990-09-10 | 1991-09-05 | Halbleiter-Speicherbauteil |
| KR1019910015732A KR100225545B1 (ko) | 1990-09-10 | 1991-09-10 | 반도체기억장치 및 디램 형성방법 |
| US08/306,434 US5424235A (en) | 1990-09-10 | 1994-09-19 | Semiconductor memory device |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2239418A JP3003188B2 (ja) | 1990-09-10 | 1990-09-10 | 半導体メモリ及びその製造方法 |
| JP02414488A JP3128829B2 (ja) | 1990-12-26 | 1990-12-26 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04118967A true JPH04118967A (ja) | 1992-04-20 |
| JP3003188B2 JP3003188B2 (ja) | 2000-01-24 |
Family
ID=26534240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2239418A Expired - Fee Related JP3003188B2 (ja) | 1990-09-10 | 1990-09-10 | 半導体メモリ及びその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5424235A (ja) |
| EP (1) | EP0475280B1 (ja) |
| JP (1) | JP3003188B2 (ja) |
| KR (1) | KR100225545B1 (ja) |
| DE (1) | DE69125671T2 (ja) |
| TW (1) | TW200602B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7521715B2 (en) | 2004-01-12 | 2009-04-21 | Samsung Electronics Co., Ltd. | Node contact structures in semiconductor devices |
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| JP2796249B2 (ja) * | 1993-07-02 | 1998-09-10 | 現代電子産業株式会社 | 半導体記憶装置の製造方法 |
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| KR0140657B1 (ko) * | 1994-12-31 | 1998-06-01 | 김주용 | 반도체 소자의 제조방법 |
| US6831322B2 (en) * | 1995-06-05 | 2004-12-14 | Fujitsu Limited | Semiconductor memory device and method for fabricating the same |
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