JP2671466B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【発明の詳細な説明】 〔概 要〕 DRAM等の半導体装置の配線構造及びその製造方法に関
し、 周辺回路配線を精度良く微細に配設し、DRAMを更に高
密度化させることを目的とし、 メモリセルアレイと周辺回路とから構成されてなるDR
AMにおいて、この周辺回路を構成する周辺回路素子間を
相互に接続する周辺回路配線がこのメモリセルアレイを
構成するメモリセル素子の上面を横断して配置され、こ
の周辺回路素子をそれぞれの電極が電極上に積層させて
形成した接続導電体を介してこの周辺回路配線に接続さ
れ、この接続導電体と同一の層がメモリセル領域内には
存在しないように構成する。
し、 周辺回路配線を精度良く微細に配設し、DRAMを更に高
密度化させることを目的とし、 メモリセルアレイと周辺回路とから構成されてなるDR
AMにおいて、この周辺回路を構成する周辺回路素子間を
相互に接続する周辺回路配線がこのメモリセルアレイを
構成するメモリセル素子の上面を横断して配置され、こ
の周辺回路素子をそれぞれの電極が電極上に積層させて
形成した接続導電体を介してこの周辺回路配線に接続さ
れ、この接続導電体と同一の層がメモリセル領域内には
存在しないように構成する。
本発明は半導体装置のうち、特にDRAM（Dynamic Rand
om Access Memory）の配線構造に関する。
om Access Memory）の配線構造に関する。
DRAMはLSIメモリの主役となつて極めて高集積化され
ており、64Mビットから256M,1Gと更に高集積化されるこ
とが予想されている。このような大容量DRAMにおいては
高密度化が非常に重要な課題である。
ており、64Mビットから256M,1Gと更に高集積化されるこ
とが予想されている。このような大容量DRAMにおいては
高密度化が非常に重要な課題である。
DRAMにおいては大容量化の進行に伴つて、メモリセル
が３次元スタックト・キャパシタ・セル構造となつて立
体的に構成されている。これは蓄積容量を減少させるこ
となく、セル面積を縮小させるためであるが、そのよう
にセル素子を立体的に構成すると、セルの周囲にはセン
スアンプやビットドライバあるいは行や列のデコーダ，
バッファ回路などからなる周辺回路が配置されており、
そのような周辺回路素子は単層の高さの通常の半導体素
子であるために、セル素子と周辺回路素子との間に著し
い段差が生じる。
が３次元スタックト・キャパシタ・セル構造となつて立
体的に構成されている。これは蓄積容量を減少させるこ
となく、セル面積を縮小させるためであるが、そのよう
にセル素子を立体的に構成すると、セルの周囲にはセン
スアンプやビットドライバあるいは行や列のデコーダ，
バッファ回路などからなる周辺回路が配置されており、
そのような周辺回路素子は単層の高さの通常の半導体素
子であるために、セル素子と周辺回路素子との間に著し
い段差が生じる。
第３図はその１個のメモリセル素子と１個の周辺回路
素子２とを示した従来のDRAMの断面図であり、図中の他
の記号３はｐ型シリコン基板,4はフィールド絶縁膜,5は
スタックト・キャパシタ、且つ、一方の周辺回路素子は
図示していないが、６は周辺回路素子の相互間を接続す
るアルミニウム配線からなる周辺回路配線である。ま
た、本例のスタクト・キャパシタは樹枝形状に多層に多
結晶シリコン膜を積み上げて蓄積容量を増加した例で、
図には樹枝状の第３多結晶シリコン膜P3と第４多結晶シ
リコン膜P4とを対向して図示しているが、その間に誘電
体膜（太線で示している）が介在しているものである。
素子２とを示した従来のDRAMの断面図であり、図中の他
の記号３はｐ型シリコン基板,4はフィールド絶縁膜,5は
スタックト・キャパシタ、且つ、一方の周辺回路素子は
図示していないが、６は周辺回路素子の相互間を接続す
るアルミニウム配線からなる周辺回路配線である。ま
た、本例のスタクト・キャパシタは樹枝形状に多層に多
結晶シリコン膜を積み上げて蓄積容量を増加した例で、
図には樹枝状の第３多結晶シリコン膜P3と第４多結晶シ
リコン膜P4とを対向して図示しているが、その間に誘電
体膜（太線で示している）が介在しているものである。
ところで、DRAMの全体の配置は多数のセル素子からな
るメモリセルアレイが中央部に配置され、それを動作さ
せるための周辺回路が周囲に配置されている構造である
から、上記第３図のように、周辺回路素子を相互に接続
するためのアルミニウム配線６が段差ｈのあるセル素子
を横断して配設されるようになる。なお、一層大容量の
DRAMではメモリセルアレイを複数に分割して整列させ、
それぞれの周囲に同様に周辺回路を配置しているが、基
本構造は上記に変わりなく同様である。
るメモリセルアレイが中央部に配置され、それを動作さ
せるための周辺回路が周囲に配置されている構造である
から、上記第３図のように、周辺回路素子を相互に接続
するためのアルミニウム配線６が段差ｈのあるセル素子
を横断して配設されるようになる。なお、一層大容量の
DRAMではメモリセルアレイを複数に分割して整列させ、
それぞれの周囲に同様に周辺回路を配置しているが、基
本構造は上記に変わりなく同様である。
さて、上記のように周辺回路配線をメモリセルアレイ
（多数のセル素子からなるアレイ）を横断させて形成す
る理由は、配線距離を短くして配線遅延を少なくし、効
率良く信号を伝達するためであるが、そうすると、著し
い段差のある部分を横断して配線を形成することにな
る。そのため、露光工程において浅い焦点深度を有する
レンズを用いた露光装置によつてアルミニウム配線を高
位部と低位部とを同時に露光すると、露光ボケが生じて
精度良く露光することが困難になり、従って、アルミニ
ウムからなる周辺回路配線が精度良く微細に形成できな
いという問題がある。
（多数のセル素子からなるアレイ）を横断させて形成す
る理由は、配線距離を短くして配線遅延を少なくし、効
率良く信号を伝達するためであるが、そうすると、著し
い段差のある部分を横断して配線を形成することにな
る。そのため、露光工程において浅い焦点深度を有する
レンズを用いた露光装置によつてアルミニウム配線を高
位部と低位部とを同時に露光すると、露光ボケが生じて
精度良く露光することが困難になり、従って、アルミニ
ウムからなる周辺回路配線が精度良く微細に形成できな
いという問題がある。
本発明はこのような問題点を解消させて、周辺回路配
線を精度良く微細に形成し、DRAMを更に高密度化させる
ことを目的とした半導体装置を提案するものである。
線を精度良く微細に形成し、DRAMを更に高密度化させる
ことを目的とした半導体装置を提案するものである。
本発明の半導体装置は第１図に示す実施例のように、
メモリセルアレイと周辺回路とから構成されてなるDRAM
において、この周辺回路を構成する周辺回路素子２間を
相互に接続するアルミニウム配線６がメモリセルアレイ
を構成するメモリセル素子１の上面を横断して配置さ
れ、この周辺回路素子のそれぞれの電極がこの電極上に
積層させて形成した接続導電体７を介してこのアルミニ
ウム配線６に接続され、この接続導電体と同一の層がメ
モリセル領域内には存在しないように構成する。
メモリセルアレイと周辺回路とから構成されてなるDRAM
において、この周辺回路を構成する周辺回路素子２間を
相互に接続するアルミニウム配線６がメモリセルアレイ
を構成するメモリセル素子１の上面を横断して配置さ
れ、この周辺回路素子のそれぞれの電極がこの電極上に
積層させて形成した接続導電体７を介してこのアルミニ
ウム配線６に接続され、この接続導電体と同一の層がメ
モリセル領域内には存在しないように構成する。
本発明においては、周辺回路素子の電極上に接続導電
体を積層して形成し、メモリセル素子１と周辺回路素子
２の高さの差を出来る限り減少させて段差を少なくし、
その段差ｈをパターン形成用露光装置の焦点深度（3000
Å）以内にすることができる。その結果、アルミニウム
配線を精度良く微細に形成することができ、複雑な周辺
回路配線の専有面積を減少させることができるので、DR
AMを一層高密度化・高集積化することが可能となる。
体を積層して形成し、メモリセル素子１と周辺回路素子
２の高さの差を出来る限り減少させて段差を少なくし、
その段差ｈをパターン形成用露光装置の焦点深度（3000
Å）以内にすることができる。その結果、アルミニウム
配線を精度良く微細に形成することができ、複雑な周辺
回路配線の専有面積を減少させることができるので、DR
AMを一層高密度化・高集積化することが可能となる。
以下に図面を参照して実施例によつて詳細に説明す
る。
る。
第１図は第３図と同様の箇所を図示した本発明にかか
るDRAMの断面図で、図中の記号１はメモリセル素子,2は
周辺回路素子,3はｐ型シリコン基板4,はフィールド絶縁
膜,5はスタックト・キャパシタ,6はアルミニウム配線
（周辺回路配線）であり、７がタングステン（Ｗ）から
なる接続誘電体を示している。例えば、メモリセル素子
１のスタックト・キャパシタの高さを5000Åとすると、
高さ3000Åの接続第電体７を積層すれば、その差が約20
00Åになつて、段差を露光装置の焦点深度内とすること
ができる。従って、複雑に配設したアルミニウム配線
（周辺回路配線）を微細に精度良く形成して上部に設け
る配線の占有面積を少なくし、DRAMを一層高集積化する
ことができる。それは、現在、セル素子などの半導体素
子が非常に微細化されており、配線の占める面積を減少
させるのが高集積化に寄与するためである。
るDRAMの断面図で、図中の記号１はメモリセル素子,2は
周辺回路素子,3はｐ型シリコン基板4,はフィールド絶縁
膜,5はスタックト・キャパシタ,6はアルミニウム配線
（周辺回路配線）であり、７がタングステン（Ｗ）から
なる接続誘電体を示している。例えば、メモリセル素子
１のスタックト・キャパシタの高さを5000Åとすると、
高さ3000Åの接続第電体７を積層すれば、その差が約20
00Åになつて、段差を露光装置の焦点深度内とすること
ができる。従って、複雑に配設したアルミニウム配線
（周辺回路配線）を微細に精度良く形成して上部に設け
る配線の占有面積を少なくし、DRAMを一層高集積化する
ことができる。それは、現在、セル素子などの半導体素
子が非常に微細化されており、配線の占める面積を減少
させるのが高集積化に寄与するためである。
次に、第２図（ａ）〜（ｇ）は本発明にかかる形成方
法の工程順断面図を示しており、順を追つて説明する
と、 第２図（ａ）参照;p型シリコン基板３上にフィールド絶
縁膜４を形成し、ゲート絶縁膜11（膜厚100Å）を介し
て第１多結晶シリコン膜P1（膜厚1000Å）からなるゲー
ト電極を形成し、このゲート電極とフィールド絶縁膜４
をマスクにして砒素イオンを注入してソース領域S,ドレ
イン領域Ｄを形成する。更に、SiO2（酸化シリコン）膜
12を被覆し、次いで、窓あけしてタングステンシリサイ
ド（WSi2）をコートした第２多結晶シリコン膜P2からな
るビット配線を形成する。
法の工程順断面図を示しており、順を追つて説明する
と、 第２図（ａ）参照;p型シリコン基板３上にフィールド絶
縁膜４を形成し、ゲート絶縁膜11（膜厚100Å）を介し
て第１多結晶シリコン膜P1（膜厚1000Å）からなるゲー
ト電極を形成し、このゲート電極とフィールド絶縁膜４
をマスクにして砒素イオンを注入してソース領域S,ドレ
イン領域Ｄを形成する。更に、SiO2（酸化シリコン）膜
12を被覆し、次いで、窓あけしてタングステンシリサイ
ド（WSi2）をコートした第２多結晶シリコン膜P2からな
るビット配線を形成する。
第２図（ｂ）参照；次いで、Si3N4（窒化シリコン）膜1
3（膜厚500Å）を被覆した後、SiO2膜14（膜厚500Å）
を４回と多結晶シリコン膜15（膜厚500Å）を３回とを
交互に積層し、更に、スタックト・キャパシタ接続部の
これらSiO2膜14,多結晶シリコン膜15およびSi3N4膜13を
リソグラフィ技術を用いて窓あけし、その上面から多結
晶シリコン膜16（膜厚1000Å）を被着する。これは樹枝
状にスタックト・キャパシタを形成するためで、Si3N4
膜13を除いた多結晶シリコン膜16までの合計高さは5000
Åになる。
3（膜厚500Å）を被覆した後、SiO2膜14（膜厚500Å）
を４回と多結晶シリコン膜15（膜厚500Å）を３回とを
交互に積層し、更に、スタックト・キャパシタ接続部の
これらSiO2膜14,多結晶シリコン膜15およびSi3N4膜13を
リソグラフィ技術を用いて窓あけし、その上面から多結
晶シリコン膜16（膜厚1000Å）を被着する。これは樹枝
状にスタックト・キャパシタを形成するためで、Si3N4
膜13を除いた多結晶シリコン膜16までの合計高さは5000
Åになる。
第２図（ｃ）参照；次いで、リソグラフィ技術を用いて
スタックト・キャパシタ形成部分以外の上記多結晶シリ
コン膜16,15および最下層を除くSiO2膜14を除去して、
樹枝状の蓄積電極部分のみを残す。
スタックト・キャパシタ形成部分以外の上記多結晶シリ
コン膜16,15および最下層を除くSiO2膜14を除去して、
樹枝状の蓄積電極部分のみを残す。
第２図（ｄ）参照；次いで、弗酸溶液に浸漬して樹枝状
蓄積電極となる多結晶シリコン膜16,15を残存させ、そ
の間に介在するSiO2膜14をエッチング除去する。この樹
枝状の多結晶シリコン膜15,16を第３多結晶シリコン膜P
3とするが、このスタックト・キャパシタの形成工程に
おいては、Si3N4膜13がエッチングストッパの役目をす
るものである。
蓄積電極となる多結晶シリコン膜16,15を残存させ、そ
の間に介在するSiO2膜14をエッチング除去する。この樹
枝状の多結晶シリコン膜15,16を第３多結晶シリコン膜P
3とするが、このスタックト・キャパシタの形成工程に
おいては、Si3N4膜13がエッチングストッパの役目をす
るものである。
第２図（ｅ）参照；次いで、熱酸化して樹枝状多結晶シ
リコン膜15,16の表面にキャパシタ用誘電体膜（太線で
示す）を形成し、次に第４多結晶シリコン膜P4（膜厚10
00Å）を被着して、これをパターニングしてスタックト
・キャパシタ以外部分の第４多結晶シリコン膜を除去
し、残存させた第４の多結晶シリコン膜P4をスタックト
・キャパシタの対向電極とする。このようにして、スタ
ックト・キャパシタ５を作成した後、更に、その上にSi
O2膜17（膜厚1000Å）を披着する。
リコン膜15,16の表面にキャパシタ用誘電体膜（太線で
示す）を形成し、次に第４多結晶シリコン膜P4（膜厚10
00Å）を被着して、これをパターニングしてスタックト
・キャパシタ以外部分の第４多結晶シリコン膜を除去
し、残存させた第４の多結晶シリコン膜P4をスタックト
・キャパシタの対向電極とする。このようにして、スタ
ックト・キャパシタ５を作成した後、更に、その上にSi
O2膜17（膜厚1000Å）を披着する。
第２図（ｆ）参照；上記の形成法によつてメモリセル素
子1,周辺回路素子２の主要部がほぼ完成しているが、次
に、周辺回路素子２の上面を被覆しているSi3N4膜13,Si
O2膜17をエッチングして電極部分を窓あけし、次に、化
学気相成長（CVD）法によつてタングステン（Ｗ）膜７
（膜厚3000Å）を被着し、それをリソグラフィ技術を用
いてパターニングして周辺回路素子２の電極に接続する
接続導電体７とし、接続電極の高さを高くする。
子1,周辺回路素子２の主要部がほぼ完成しているが、次
に、周辺回路素子２の上面を被覆しているSi3N4膜13,Si
O2膜17をエッチングして電極部分を窓あけし、次に、化
学気相成長（CVD）法によつてタングステン（Ｗ）膜７
（膜厚3000Å）を被着し、それをリソグラフィ技術を用
いてパターニングして周辺回路素子２の電極に接続する
接続導電体７とし、接続電極の高さを高くする。
第２図（ｇ）参照；次いで、PSG（燐シリケートガラ
ス）膜18を被覆した後、メモリセル素子１を横断して周
辺回路素子２間を接続するアルミニウム配線からなる周
辺回路配線６を形成する。
ス）膜18を被覆した後、メモリセル素子１を横断して周
辺回路素子２間を接続するアルミニウム配線からなる周
辺回路配線６を形成する。
その後、全面をカバー絶縁膜（図示せず）で被覆して
完成するが、このようにしてタングステン（Ｗ）膜から
なる接続導電体７を配置すれば段差が減少して、その段
差は露光装置の焦点深度内になり、アルミニウム配線６
を微細に高精度に形成することができる。
完成するが、このようにしてタングステン（Ｗ）膜から
なる接続導電体７を配置すれば段差が減少して、その段
差は露光装置の焦点深度内になり、アルミニウム配線６
を微細に高精度に形成することができる。
なお、この接続導電体７はタングステン膜に限らず、
多結晶シリコン膜やタングステンシリサイド（WSi2）の
シリサイド膜を用いても良い。
多結晶シリコン膜やタングステンシリサイド（WSi2）の
シリサイド膜を用いても良い。
以上の説明から明らかなように、本発明によればメモ
リセルアレイを横断して配設する周辺回路配線を高精度
に微細に形成でき、DRMAの高密度化・高集積化に大きく
貢献するものである。
リセルアレイを横断して配設する周辺回路配線を高精度
に微細に形成でき、DRMAの高密度化・高集積化に大きく
貢献するものである。
第１図は本発明にかかるDRAMの断面図、 第２図（ａ）〜（ｇ）は本発明にかかる形成方法の工程
順断面図、 第３図は従来のDRAMの断面図である。 図において、 １はメモリセル素子、 ２は周辺回路素子、 ３はｐ型シリコン基板、 ４はフィールド絶縁膜、 ５はスタックト・キャパシタ、 ６はアルミニウム配線（周辺回路配線）、 ７はタングステン（Ｗ）からなる接続導電体、 P1は第１多結晶シリコン膜（ゲート電極ほか）、 P2は第２多結晶シリコン膜（ビット配線）、 P3は第３多結晶シリコン膜（蓄積電極）、 P4は第４多結晶シリコン膜（対向電極）、 11はゲート絶縁膜、 12,17はSiO2膜、 13はSi3N4膜、 18はPSG膜 を示している。
順断面図、 第３図は従来のDRAMの断面図である。 図において、 １はメモリセル素子、 ２は周辺回路素子、 ３はｐ型シリコン基板、 ４はフィールド絶縁膜、 ５はスタックト・キャパシタ、 ６はアルミニウム配線（周辺回路配線）、 ７はタングステン（Ｗ）からなる接続導電体、 P1は第１多結晶シリコン膜（ゲート電極ほか）、 P2は第２多結晶シリコン膜（ビット配線）、 P3は第３多結晶シリコン膜（蓄積電極）、 P4は第４多結晶シリコン膜（対向電極）、 11はゲート絶縁膜、 12,17はSiO2膜、 13はSi3N4膜、 18はPSG膜 を示している。
Claims (2)
- 【請求項１】メモリセルアレイと周辺回路とから構成さ
れてなるDRAMにおいて、前記周辺回路を構成する周辺回
路素子間を相互に接続する周辺回路配線が前記メモリセ
ルアレイを構成するメモリセル素子の上面を横断して配
置され、前記周辺回路素子のそれぞれの電極が該電極上
に積層させて形成した接続導電体を介して前記周辺回路
配線に接続され、前記接続導電体と同一の層がメモリセ
ル領域内には存在しないことを特徴とする半導体装置。 - 【請求項２】一導電型半導体基板のメモリセル領域と周
辺回路領域の、素子分離領域によって画定された領域
に、ゲート絶縁膜とゲート電極と反対導電型のソース・
ドレイン拡散層からなるMOSトランジスタを形成する工
程と、 前記MOSトランジスタを含む前記半導体基板上に第１の
絶縁膜を形成する工程と、 前記第１の絶縁膜を選択的に除去して、前記メモリセル
領域の前記MOSトランジスタの一方のソース・ドレイン
拡散層に到達する第１のコンタクトホールを形成する工
程と、 前記第１のコンタクトホールを含む前記半導体基板上に
第１の導電層を形成し、パターニングして第１のコンタ
クトホールを介して前記一方のソース・ドレイン拡散層
に接続されるビット配線を形成する工程と、 前記第１の絶縁膜を選択的に除去して、前記メモリセル
領域の前記MOSトランジスタの他方のソース・ドレイン
拡散層に到達する第２のコンタクトホールを形成する工
程と、 前記第２のコンタクトホールを含む前記半導体基板上に
第２の導電層を形成し、パターニングして前記第２のコ
ンタクトホールを介して前記他方のソース・ドレイン拡
散層に接続されるキャパシタ蓄積電極を形成する工程
と、 前記キャパシタ蓄積電極の表面にキャパシタ誘電体膜を
形成する工程と、 前記キャパシタ誘電体膜の表面を含む前記半導体基板上
に第３の導電層を形成し、パターニングしてキャパシタ
対向電極を形成する工程と、 前記キャパシタ対向電極を含む前記半導体基板上に第２
の絶縁膜を形成する工程と、 前記第２の絶縁膜と前記第１の絶縁膜を順次選択的に除
去して、前記周辺回路領域の前記MOSトランジスタの少
なくとも一方のソース・ドレイン拡散層に到達する第３
のコンタクトホールを形成する工程と、 前記第３のコンタクトホールを含む前記半導体基板上に
第３の導電層を形成し、パターニングして前記第３のコ
ンタクトホールを介して前記周辺回路領域の前記MOSト
ランジスタの少なくとも一方のソース・ドレイン拡散層
に接続される接続導電体を形成する工程と、 前記接続導電体を含む前記半導体基板上に第３の絶縁膜
を形成する工程と、 前記第３の絶縁膜を選択的に除去して、前記接続導電体
に到達する第４のコンタクトホールを形成する工程と、 前記第４のコンタクトホールを含む前記半導体基板上に
第４の導電層を形成し、パターニングして前記接続導電
体を介して前記周辺回路領域の前記MOSトランジスタの
少なくとも一方のソース・ドレイン拡散層に接続される
配線層を形成する工程と、 を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63318057A JP2671466B2 (ja) | 1988-12-15 | 1988-12-15 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63318057A JP2671466B2 (ja) | 1988-12-15 | 1988-12-15 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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