JPH02162763A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH02162763A JPH02162763A JP63318057A JP31805788A JPH02162763A JP H02162763 A JPH02162763 A JP H02162763A JP 63318057 A JP63318057 A JP 63318057A JP 31805788 A JP31805788 A JP 31805788A JP H02162763 A JPH02162763 A JP H02162763A
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- peripheral circuit
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔概 要〕
ＤＲＡＭの配線構造に関し、
周辺回路配線を精度良く微細に配設し、率いてはＤ Ｒ
／’、 Ｍを更に高密度化させることを目的とし、メモ
リセルアレイと周辺回路とから構成されてなるＤＲＡＭ
において、 周辺回路を構成する周辺回路素子間を相互に接続する周
辺回路配線が前記メモリセルアレイを構成するセル素子
の上面を横断して配置され、前記周辺回路素子のそれぞ
れの電極が該電極上に積層した接続導電体を介して前記
周辺回路配線に接続されてなることを特徴とする。
／’、 Ｍを更に高密度化させることを目的とし、メモ
リセルアレイと周辺回路とから構成されてなるＤＲＡＭ
において、 周辺回路を構成する周辺回路素子間を相互に接続する周
辺回路配線が前記メモリセルアレイを構成するセル素子
の上面を横断して配置され、前記周辺回路素子のそれぞ
れの電極が該電極上に積層した接続導電体を介して前記
周辺回路配線に接続されてなることを特徴とする。
本発明は半導体装置のうち、特にＤＲＡＭ（Ｏｙｎａｍ
ｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ＋ＩＩｏｒｙ
）の配線構造に関する。
ｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ＋ＩＩｏｒｙ
）の配線構造に関する。
ＤＲＡＭはＬＳＩメモリの主役となって極めて高集積化
されており、６４Ｍビットから２５６Ｍ、 ＩＧと更
に高集積化されることが予想されている。
されており、６４Ｍビットから２５６Ｍ、 ＩＧと更
に高集積化されることが予想されている。
このような大容量ＤＲＡＭにおいては高密度化が非常に
重要な課題である。
重要な課題である。
ＤＲＡＭにおいては大容量化の進行に伴って、メモリセ
ルが３次元スタックド・キャパシタ・セル構造となって
立体的に構成されている。これは蓄積容量を減少させる
ことなく、セル面積を縮小させるためであるが、そのよ
うにセル素子を立体的に構成すると、セルの周囲にはセ
ンスアンプやビットドライバあるいは行や列のデコーダ
、バッファ回路などからなる周辺回路が配置されており
、そのような周辺回路素子は単層の高さの通常の半導体
素子であるために、セル素子と周辺回路素子との間に著
しい段差が生じる。
ルが３次元スタックド・キャパシタ・セル構造となって
立体的に構成されている。これは蓄積容量を減少させる
ことなく、セル面積を縮小させるためであるが、そのよ
うにセル素子を立体的に構成すると、セルの周囲にはセ
ンスアンプやビットドライバあるいは行や列のデコーダ
、バッファ回路などからなる周辺回路が配置されており
、そのような周辺回路素子は単層の高さの通常の半導体
素子であるために、セル素子と周辺回路素子との間に著
しい段差が生じる。
第３図はその１個のメモリセル素子ｌと１個の周辺回路
素子２とを示した従来のＤＲＡＭの断面図であり、図中
の他の記号３はｐ型シリコン基板。
素子２とを示した従来のＤＲＡＭの断面図であり、図中
の他の記号３はｐ型シリコン基板。
４はフィールド絶縁膜、５はスタックド・キャパシタ、
且つ、一方の周辺回路素子は図示していないが、６は周
辺回路素子の相互間を接続するアルミニウム配線からな
る周辺回路配線である。また、本例のスタックド・キャ
パシタは樹枝形状に多層に多結晶シリコン膜を積み上げ
て蓄積容量を増加した例で、図には樹枝状の第３多結晶
シリコン膜Ｐ、と第４多結晶シリコン膜Ｐ４とを対向し
て図示しているが、その間に誘電体膜（太線で示してい
る）が介在しているものである。
且つ、一方の周辺回路素子は図示していないが、６は周
辺回路素子の相互間を接続するアルミニウム配線からな
る周辺回路配線である。また、本例のスタックド・キャ
パシタは樹枝形状に多層に多結晶シリコン膜を積み上げ
て蓄積容量を増加した例で、図には樹枝状の第３多結晶
シリコン膜Ｐ、と第４多結晶シリコン膜Ｐ４とを対向し
て図示しているが、その間に誘電体膜（太線で示してい
る）が介在しているものである。
ところで、ＤＲＡＭの全体の配置は多数のセル素子から
なるメモリセルアレイが中央部に配置され、それを動作
させるための周辺回路が周囲に配置されている構造であ
るから、上記第３図のように、周辺回路素子を相互に接
続するためのアルミニウム配線が段差りのあるセル素子
を横断して配設されるようになる。なお、−層大容量の
ＤＲＡＭではメモリセルアレイを複数に分割して整列さ
せ、それぞれの周囲に同様に周辺回路を配置しているが
、基本構造は上記に変わりなく同様である。
なるメモリセルアレイが中央部に配置され、それを動作
させるための周辺回路が周囲に配置されている構造であ
るから、上記第３図のように、周辺回路素子を相互に接
続するためのアルミニウム配線が段差りのあるセル素子
を横断して配設されるようになる。なお、−層大容量の
ＤＲＡＭではメモリセルアレイを複数に分割して整列さ
せ、それぞれの周囲に同様に周辺回路を配置しているが
、基本構造は上記に変わりなく同様である。
さて、上記のように周辺回路配線をメモリセルアレイ
（多数のセル素子からなるアレイ）を横断させて形成す
る理由は、配線距離を短くして配線遅延を少なくし、効
率良く信号を伝達するためであるが、そうすると、著し
い段差のある部分を横断して配線を形成することになる
。そのため、露光工程において浅い焦点深度を有するレ
ンズを用いた露光装置によってアルミニウム配線を高位
部と低位部とを同時に露光すると、露光ボケが生じて精
度良く露光することが困難になり、従って、アルミニウ
ムからなる周辺回路配線が精度良く微細に形成できない
という問題が奔る。
（多数のセル素子からなるアレイ）を横断させて形成す
る理由は、配線距離を短くして配線遅延を少なくし、効
率良く信号を伝達するためであるが、そうすると、著し
い段差のある部分を横断して配線を形成することになる
。そのため、露光工程において浅い焦点深度を有するレ
ンズを用いた露光装置によってアルミニウム配線を高位
部と低位部とを同時に露光すると、露光ボケが生じて精
度良く露光することが困難になり、従って、アルミニウ
ムからなる周辺回路配線が精度良く微細に形成できない
という問題が奔る。
本発明はこのような問題点を解消させて、周辺回路配線
を精度良く微細に形成し、率いてはＤＲＡＭを更に高密
度化させることを目的とした半導体装置を提案するもの
である。
を精度良く微細に形成し、率いてはＤＲＡＭを更に高密
度化させることを目的とした半導体装置を提案するもの
である。
その課題は、第１図に示す実施例図のように、周辺回路
を構成する周辺回路素子２間を相互に接続する周辺回路
配線６が前記メモリセルアレイを構成するセル素子１の
上面に横断して配設され、前記周辺回路素子のそれぞれ
の電極が該電極上に積層した接続導電体７を介して前記
周辺回路配線に接続されている半導体装置によって解決
される。
を構成する周辺回路素子２間を相互に接続する周辺回路
配線６が前記メモリセルアレイを構成するセル素子１の
上面に横断して配設され、前記周辺回路素子のそれぞれ
の電極が該電極上に積層した接続導電体７を介して前記
周辺回路配線に接続されている半導体装置によって解決
される。
本発明は、周辺回路素子の電極上に接続導電体を介在さ
せて、メモリセル素子１と周辺回路素子２の高さを出来
るだけ近づけて段差を少なくし、その段差りをパターン
形成用露光装置の焦点深度（３０００Å以下）内にする
。
せて、メモリセル素子１と周辺回路素子２の高さを出来
るだけ近づけて段差を少なくし、その段差りをパターン
形成用露光装置の焦点深度（３０００Å以下）内にする
。
そうすると、アルミニウム配線を精度良く微細に形成で
きて、複雑な周辺回路配線の占有面積を減少させること
ができ、その結果、ＤＲＡＭを一層高密度化・高集積化
することができる。
きて、複雑な周辺回路配線の占有面積を減少させること
ができ、その結果、ＤＲＡＭを一層高密度化・高集積化
することができる。
以下に図面を参照して実施例によって詳細に説明する。
第１図は第３図と同様の箇所を図示した本発明にかかる
ＤＲＡＭの断面図で、図中の記号１はメモリセル素子、
２は周辺回路素子、３はｐ型シリコン基板、４はフィー
ルド絶縁膜、５はスタックド・キャパシタ、６はアルミ
ニウム配線（周辺回路配線）であり、７がタングステン
（Ｗ）からなる接続導電体を示している。例えば、メモ
リセル素子ｌのスタックド・キャパシタの高さを５００
０人とすると、高さ３０００人の接続導電体７を積層す
れば、その差が約２０００人になって、段差を露光装置
の焦点深度内とすることができる。従って、複雑に配設
したアルミニウム配線（周辺回路配線）を微細に精度良
く形成して上部に設ける配線の占有面積を少なくし、Ｄ
ＲＡＭを一層高集積化することができる。それは、現在
、セル素子などの半導体素子が非常に微細化されており
、配線の占める面積を減少させるのが高集積化に寄与す
るためである。
ＤＲＡＭの断面図で、図中の記号１はメモリセル素子、
２は周辺回路素子、３はｐ型シリコン基板、４はフィー
ルド絶縁膜、５はスタックド・キャパシタ、６はアルミ
ニウム配線（周辺回路配線）であり、７がタングステン
（Ｗ）からなる接続導電体を示している。例えば、メモ
リセル素子ｌのスタックド・キャパシタの高さを５００
０人とすると、高さ３０００人の接続導電体７を積層す
れば、その差が約２０００人になって、段差を露光装置
の焦点深度内とすることができる。従って、複雑に配設
したアルミニウム配線（周辺回路配線）を微細に精度良
く形成して上部に設ける配線の占有面積を少なくし、Ｄ
ＲＡＭを一層高集積化することができる。それは、現在
、セル素子などの半導体素子が非常に微細化されており
、配線の占める面積を減少させるのが高集積化に寄与す
るためである。
次に、第２図（ａｌ〜（幻は本発明にかかる形成方法の
工程順断面図を示しており、順を追って説明すると、 第２図（ａｌ参照；ｐ型シリコン基板３上にフィールド
絶縁膜４を形成し、ゲート絶縁膜１１ （膜厚１ｏ。
工程順断面図を示しており、順を追って説明すると、 第２図（ａｌ参照；ｐ型シリコン基板３上にフィールド
絶縁膜４を形成し、ゲート絶縁膜１１ （膜厚１ｏ。
人）を介して第１多結晶シリコンＨｐ、＜膜厚１０００
人）からなるゲート電極を形成し、このゲート電極とフ
ィールド絶縁膜４をマスクにして砒素イオンを注入して
ソース領域Ｓ、ドレイン領域りを形成する６更に、Ｓｉ
ｎｇ ＣＹｌ化シリコン）膜１２を被覆し、次いで、
窓あけしてタングステンシリサイド（ＷＳｉｚ ）をコ
ートした第２多結晶シリコン膜Ｐｇからなるビット配線
を形成する。
人）からなるゲート電極を形成し、このゲート電極とフ
ィールド絶縁膜４をマスクにして砒素イオンを注入して
ソース領域Ｓ、ドレイン領域りを形成する６更に、Ｓｉ
ｎｇ ＣＹｌ化シリコン）膜１２を被覆し、次いで、
窓あけしてタングステンシリサイド（ＷＳｉｚ ）をコ
ートした第２多結晶シリコン膜Ｐｇからなるビット配線
を形成する。
第２図（ｂ）参照；次いで、５ｉｚＮ４ （窒化シリコ
ン） Ｗｆ４１３ （膜厚５００人）を被覆した後、５
ｉｆｔ膜１４（膜厚５００人）を４回と多結晶シリコン
膜１５（膜厚５００人）を３回とを交互に積層し、更に
、スタックド・キャパシタ接続部のこれらＳｉｎｇ膜１
４膜条４晶シリコン膜１５およびＳｉｓ Ｎａ膜１３を
リソグラフィ技術を用いて窓あけし、その上面から多結
晶シリコン膜１６（膜［１０００人）を被着する。
ン） Ｗｆ４１３ （膜厚５００人）を被覆した後、５
ｉｆｔ膜１４（膜厚５００人）を４回と多結晶シリコン
膜１５（膜厚５００人）を３回とを交互に積層し、更に
、スタックド・キャパシタ接続部のこれらＳｉｎｇ膜１
４膜条４晶シリコン膜１５およびＳｉｓ Ｎａ膜１３を
リソグラフィ技術を用いて窓あけし、その上面から多結
晶シリコン膜１６（膜［１０００人）を被着する。
これは樹枝状にスタックド・キャパシタを形成するため
で、Ｓｉ、 Ｎ、膜１３を除いた多結晶シリコン膜１６
までの合計高さは５０００人になる。
で、Ｓｉ、 Ｎ、膜１３を除いた多結晶シリコン膜１６
までの合計高さは５０００人になる。
第２図（Ｃ）参照；次いで、リソグラフィ技術を用いて
スタックド・キャパシタ形成部分以外の上記多結晶シリ
コン膜１６．１５および最下層を除（ＳｉＯ□膜１４全
１４して、樹枝状の蓄積電極部分のみを残す。
スタックド・キャパシタ形成部分以外の上記多結晶シリ
コン膜１６．１５および最下層を除（ＳｉＯ□膜１４全
１４して、樹枝状の蓄積電極部分のみを残す。
第２図（ｄｌ参照；次いで、弗酸溶液に浸漬して樹枝状
蓄積電極となる多結晶シリコン膜１６．１５を残存させ
、その間に介在する５ｆＯ２膜１４をエツチング除去す
る。この樹枝状の多結晶シリボン膜１５．１６を第３多
結晶シリコン膜Ｐ、とするが、このスタックド・キャパ
シタの形成工程においては、Ｓｉ３Ｎ４膜１３がエツチ
ングストッパの役目をするものである。
蓄積電極となる多結晶シリコン膜１６．１５を残存させ
、その間に介在する５ｆＯ２膜１４をエツチング除去す
る。この樹枝状の多結晶シリボン膜１５．１６を第３多
結晶シリコン膜Ｐ、とするが、このスタックド・キャパ
シタの形成工程においては、Ｓｉ３Ｎ４膜１３がエツチ
ングストッパの役目をするものである。
第２図（ｅ）参照；次いで、熱酸化して樹枝状多結晶シ
リコン）ＪＩ１５．１６の表面にキャパシタ用誘電体膜
（太線で示す）を形成し、次に第４多結晶シリコンＩｆ
！ｐ４（膜厚１０００人）を被着して、これをパターン
ニングしてスタックド・キャパシタ以外部分の第４多結
晶シリコン膜を除去し、残存させた第４多結晶シリコン
膜Ｐ４をスタックド・キャパシタの対向電極とする。こ
のようにして、スタックド・キャパシタ５を作成した後
、更に、その上にＳｉＯ□膜１７ （膜厚１０００人）
を被着する。
リコン）ＪＩ１５．１６の表面にキャパシタ用誘電体膜
（太線で示す）を形成し、次に第４多結晶シリコンＩｆ
！ｐ４（膜厚１０００人）を被着して、これをパターン
ニングしてスタックド・キャパシタ以外部分の第４多結
晶シリコン膜を除去し、残存させた第４多結晶シリコン
膜Ｐ４をスタックド・キャパシタの対向電極とする。こ
のようにして、スタックド・キャパシタ５を作成した後
、更に、その上にＳｉＯ□膜１７ （膜厚１０００人）
を被着する。
第２図＜ｒ）参照；上記の形成法によってメモリセル素
子１９周辺回路素子２の主要部がほぼ完成しているが、
次に、周辺回路素子２の上面を被覆している５ｉ２Ｎａ
膜１３． ＳｉＯ□膜１７をエツチングして電極部分を
窓あけし、次に、化学気相成長（ＣＶＤ）法によってタ
ングステン（Ｗ）膜７ （膜厚３０００人）を被着し、
それをリソグラフィ技術を用いてパターンニングして周
辺回路素子２の電極に接続する接続導電体７とし、接続
電極の高さを高（する。
子１９周辺回路素子２の主要部がほぼ完成しているが、
次に、周辺回路素子２の上面を被覆している５ｉ２Ｎａ
膜１３． ＳｉＯ□膜１７をエツチングして電極部分を
窓あけし、次に、化学気相成長（ＣＶＤ）法によってタ
ングステン（Ｗ）膜７ （膜厚３０００人）を被着し、
それをリソグラフィ技術を用いてパターンニングして周
辺回路素子２の電極に接続する接続導電体７とし、接続
電極の高さを高（する。
第２図（沿参照；次いで、ＰＳＧ （燐シリケートガラ
ス）膜１８を被覆した後、メモリセル素子１を横断して
周辺回路素子２間を接続するアルミニウム配線からなる
周辺回路配線６を形成する。
ス）膜１８を被覆した後、メモリセル素子１を横断して
周辺回路素子２間を接続するアルミニウム配線からなる
周辺回路配線６を形成する。
その後、全面をカバー絶縁膜（図示せず）で被覆して完
成するが、このようにしてタングステン（Ｗ）膜からな
る接続導電体７を配置すれば段差が減少して、その段差
は露光装置の焦点深度内になり、アルミニウム配線６を
微細に高精度に形成することができる。
成するが、このようにしてタングステン（Ｗ）膜からな
る接続導電体７を配置すれば段差が減少して、その段差
は露光装置の焦点深度内になり、アルミニウム配線６を
微細に高精度に形成することができる。
なお、この接続導電体７はタングステン膜に限らず、多
結晶シリコン膜やタングステンシリサイド（ＷＳｉｚ）
などのシリサイド膜を用いても良い。
結晶シリコン膜やタングステンシリサイド（ＷＳｉｚ）
などのシリサイド膜を用いても良い。
以上の説明から明らかなように、本発明によればメモリ
セルアレイを横断して配設する周辺回路配線を高精度に
微細に形成でき、ＤＲＡＭの高密度化・高集積化に大き
く貢献するものである。
セルアレイを横断して配設する周辺回路配線を高精度に
微細に形成でき、ＤＲＡＭの高密度化・高集積化に大き
く貢献するものである。
第１図は本発明にかかるＤＲＡＭの断面図、第２図（ａ
）〜（幻は本発明にかかる形成方法の工程順断面図、 第３図は従来のＤＲＡＭの断面図である。 図において、 １はメモリセル素子、 ２は周辺回路素子、 ３はｐ型シリコン基板、 ４はフィールド絶縁膜、 ５はスタックド・キャパシタ、 ６はアルミニウム配線（周辺回路配線）、７はタングス
テン（Ｗ）からなる接続導電体、Ｐ、は第１多結晶シリ
コン膜（ゲート電極はか）、Ｐ２は第２多結晶シリコン
！（ビット配線）、Ｐ、は第３多結晶シリコン膜（蓄積
電極）、Ｐ４は第４多結晶シリコン膜（対向電極）、１
１はゲート絶縁膜、 １２、１７はＳ ｉ Ｏを膜、 １３はｓｉｎ Ｎａ膜、 １８はＰＳＧ膜 を示している。
）〜（幻は本発明にかかる形成方法の工程順断面図、 第３図は従来のＤＲＡＭの断面図である。 図において、 １はメモリセル素子、 ２は周辺回路素子、 ３はｐ型シリコン基板、 ４はフィールド絶縁膜、 ５はスタックド・キャパシタ、 ６はアルミニウム配線（周辺回路配線）、７はタングス
テン（Ｗ）からなる接続導電体、Ｐ、は第１多結晶シリ
コン膜（ゲート電極はか）、Ｐ２は第２多結晶シリコン
！（ビット配線）、Ｐ、は第３多結晶シリコン膜（蓄積
電極）、Ｐ４は第４多結晶シリコン膜（対向電極）、１
１はゲート絶縁膜、 １２、１７はＳ ｉ Ｏを膜、 １３はｓｉｎ Ｎａ膜、 １８はＰＳＧ膜 を示している。
Claims (1)
- 【特許請求の範囲】 メモリセルアレイと周辺回路とから構成されてなるＤＲ
ＡＭにおいて、 周辺回路を構成する周辺回路素子間を相互に接続する周
辺回路配線が前記メモリセルアレイを構成するセル素子
の上面を横断して配置され、前記周辺回路素子のそれぞ
れの電極が該電極上に積層した接続導電体を介して前記
周辺回路配線に接続されてなることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63318057A JP2671466B2 (ja) | 1988-12-15 | 1988-12-15 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63318057A JP2671466B2 (ja) | 1988-12-15 | 1988-12-15 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02162763A true JPH02162763A (ja) | 1990-06-22 |
| JP2671466B2 JP2671466B2 (ja) | 1997-10-29 |
Family
ID=18095001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63318057A Expired - Fee Related JP2671466B2 (ja) | 1988-12-15 | 1988-12-15 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2671466B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0412564A (ja) * | 1990-05-01 | 1992-01-17 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| US5332687A (en) * | 1992-06-12 | 1994-07-26 | Sony Corporation | Method of manufacturing a semiconductor memory having a memory cell array and a peripheral circuit portion so as to improve the characteristics of the device |
| WO1998028789A1 (fr) * | 1996-12-20 | 1998-07-02 | Hitachi, Ltd. | Dispositif memoire a semi-conducteur et procede de fabrication associe |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62119961A (ja) * | 1985-11-19 | 1987-06-01 | Fujitsu Ltd | 半導体記憶装置 |
-
1988
- 1988-12-15 JP JP63318057A patent/JP2671466B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62119961A (ja) * | 1985-11-19 | 1987-06-01 | Fujitsu Ltd | 半導体記憶装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0412564A (ja) * | 1990-05-01 | 1992-01-17 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| US5332687A (en) * | 1992-06-12 | 1994-07-26 | Sony Corporation | Method of manufacturing a semiconductor memory having a memory cell array and a peripheral circuit portion so as to improve the characteristics of the device |
| WO1998028789A1 (fr) * | 1996-12-20 | 1998-07-02 | Hitachi, Ltd. | Dispositif memoire a semi-conducteur et procede de fabrication associe |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2671466B2 (ja) | 1997-10-29 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |