JPH04196264A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04196264A JPH04196264A JP33294790A JP33294790A JPH04196264A JP H04196264 A JPH04196264 A JP H04196264A JP 33294790 A JP33294790 A JP 33294790A JP 33294790 A JP33294790 A JP 33294790A JP H04196264 A JPH04196264 A JP H04196264A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法、特に積層型半導体装
置の製造方法に関するものである。
置の製造方法に関するものである。
半導体装置の高密度化、多機能化を実現するために回路
素子を立体的に積層化した積層型半導体装置、いわゆる
３次元回路素子を製造する試みかなされており、その一
方法として２枚のデバイスが形成された半導体基板を絶
縁体を介して貼り合わせて積層構造を形成する方法かあ
る。
素子を立体的に積層化した積層型半導体装置、いわゆる
３次元回路素子を製造する試みかなされており、その一
方法として２枚のデバイスが形成された半導体基板を絶
縁体を介して貼り合わせて積層構造を形成する方法かあ
る。
第２図は従来の積層型半導体装置の製造方法を示す工程
断面図である。第２図（ａ）において、１１はｐ型車結
晶シリコン基板、２１は分離用酸化膜、３１は多結晶シ
リコンで形成されたゲート電極、４１はタングステンシ
リサイドで形成された配線である。これら１１，２１．
３１ ４１によってＮＭＯ３ＦＥＴが形成されている。
断面図である。第２図（ａ）において、１１はｐ型車結
晶シリコン基板、２１は分離用酸化膜、３１は多結晶シ
リコンで形成されたゲート電極、４１はタングステンシ
リサイドで形成された配線である。これら１１，２１．
３１ ４１によってＮＭＯ３ＦＥＴが形成されている。
次に第２図（ｂ）に示すようにこの上にポロン、リンを
多量に含むＢＰＳＧ膜５１をＣＶＤ法で堆積し、９００
°Ｃで３０分間酸素を含む雰囲気中でアニールしてＢＰ
ＳＧ膜５１を平坦化する。
多量に含むＢＰＳＧ膜５１をＣＶＤ法で堆積し、９００
°Ｃで３０分間酸素を含む雰囲気中でアニールしてＢＰ
ＳＧ膜５１を平坦化する。
次に第２図（Ｃ１に示すように配線４工上のＢＰＳＧ膜
５１に１０μｍ角のコンタクトの穴をあけ、中をタング
ステン６１で埋め込む。タングステン６１は選択ＣＶＤ
法で形成されている。このようにしてウェハ状態で１層
のＮＭＯ３ＦＥＴ （図中、Ａ）のプロセスか完了して
いる。
５１に１０μｍ角のコンタクトの穴をあけ、中をタング
ステン６１で埋め込む。タングステン６１は選択ＣＶＤ
法で形成されている。このようにしてウェハ状態で１層
のＮＭＯ３ＦＥＴ （図中、Ａ）のプロセスか完了して
いる。
次に同様のプロセスを経て第２図（ｄ）の上図に示すよ
うにＰＭＯ３ＦＥＴ （図中、Ｂ）を作製する。
うにＰＭＯ３ＦＥＴ （図中、Ｂ）を作製する。
このＰＭＯ３ＦＥＴ （Ｂ）はｎ型単結晶シリコン基板
１２上に形成され、第２図（ｄ）のように前工程までに
形成したＮＭＯ３ＦＥＴ （Ａ）に対向させたときにタ
ングステン６１か同じ位置に重なるように形成しておく
。
１２上に形成され、第２図（ｄ）のように前工程までに
形成したＮＭＯ３ＦＥＴ （Ａ）に対向させたときにタ
ングステン６１か同じ位置に重なるように形成しておく
。
最後に第２図（ｅ）に示すようにＮＭＯ３ＦＥＴ（Ａ）
とＰＭＯ３ＦＥＴ （Ｂ）を対向させて圧着し、電気炉
中て９００°Ｃｌ２Ｏ分の熱処理を行い、ウェハを貼り
合わせる。このようにしてＮＭＯＳ ＦＥＴ （Ａ）と
ＰＭＯ３ＦＥＴ （Ｂ）か完全に絶縁分離された構造で
２層のＣＭＯ３ＦＥＴか構成されている。
とＰＭＯ３ＦＥＴ （Ｂ）を対向させて圧着し、電気炉
中て９００°Ｃｌ２Ｏ分の熱処理を行い、ウェハを貼り
合わせる。このようにしてＮＭＯＳ ＦＥＴ （Ａ）と
ＰＭＯ３ＦＥＴ （Ｂ）か完全に絶縁分離された構造で
２層のＣＭＯ３ＦＥＴか構成されている。
従来の積層型半導体装置は以上のようにウェハを貼り合
わせることで製造されていた。ところかウェハ（シリコ
ン基板）は製造工程中、デバイスの支持基板としての役
割かあるために一定以上の強度を持たす必要かあり、そ
のためにウェハの厚さは０．５〜０．６ｍｍ（５００〜
６００μｍ）にする必要がある。
わせることで製造されていた。ところかウェハ（シリコ
ン基板）は製造工程中、デバイスの支持基板としての役
割かあるために一定以上の強度を持たす必要かあり、そ
のためにウェハの厚さは０．５〜０．６ｍｍ（５００〜
６００μｍ）にする必要がある。
ところで製造工程中の写真製版技術において、現在主流
となっている縮小投影露光装置は波長６４２８人のヘリ
ウム−ネオンレーザ光をプローフ゛光としてマスク合わ
せを行っている。このレーザ光をプローブ光として使用
することて重ね合わせ精度０．３μｍでマスク合わせか
可能となっている。
となっている縮小投影露光装置は波長６４２８人のヘリ
ウム−ネオンレーザ光をプローフ゛光としてマスク合わ
せを行っている。このレーザ光をプローブ光として使用
することて重ね合わせ精度０．３μｍでマスク合わせか
可能となっている。
ところが従来の積層型半導体装置の製造方法において、
ウェハを貼り合わせる工程ではヘリウム−ネオンレーザ
をプローブ光として使用することかできない。これはウ
ェハの厚さか５００μｍ以上もあるために、波長６４２
８人の光はウェハ中を透過てきないためである。従って
このウェハ貼り合わせ工程では、５００μｍのウェハを
透過することの可能な波長２．０μｍの赤外線を用いて
ウェハ同士の位置決めを行う必要かあった。
ウェハを貼り合わせる工程ではヘリウム−ネオンレーザ
をプローブ光として使用することかできない。これはウ
ェハの厚さか５００μｍ以上もあるために、波長６４２
８人の光はウェハ中を透過てきないためである。従って
このウェハ貼り合わせ工程では、５００μｍのウェハを
透過することの可能な波長２．０μｍの赤外線を用いて
ウェハ同士の位置決めを行う必要かあった。
このように従来ては波長の長い光を使わざるをえないた
め、ウェハの重ね合わせ精度は通常±５μｍ、特別良好
な場合でも±２μｍである。従ってウェハ上に作製され
たデバイスか０．８〜１μｍの設計ルールで形成されて
いても、ウェハ同士の接続のためのコンタクトの大きさ
はこの重ね合わせの余裕も考慮して１０μｍ以下に設定
することができなかった。
め、ウェハの重ね合わせ精度は通常±５μｍ、特別良好
な場合でも±２μｍである。従ってウェハ上に作製され
たデバイスか０．８〜１μｍの設計ルールで形成されて
いても、ウェハ同士の接続のためのコンタクトの大きさ
はこの重ね合わせの余裕も考慮して１０μｍ以下に設定
することができなかった。
第３図に示すようにもっとも簡単な回路であり、すべて
の論理回路の基本となるインバータをＣＭＯ８回路で形
成する場合でも、１つのＰＭＯ３ＦＥＴと１つのＮＭＯ
３ＦＥＴの配線の間に２個の接続孔か必要である。第２
図（ｅ）に第３図に示した回路図に対応した端子及び入
出力端子を示している（但し、ＰＭＯ３ＦＥＴとＮＭＯ
３ＦＥＴのゲート電極の接続孔は第２図（ｅ）中には示
していない）。
の論理回路の基本となるインバータをＣＭＯ８回路で形
成する場合でも、１つのＰＭＯ３ＦＥＴと１つのＮＭＯ
３ＦＥＴの配線の間に２個の接続孔か必要である。第２
図（ｅ）に第３図に示した回路図に対応した端子及び入
出力端子を示している（但し、ＰＭＯ３ＦＥＴとＮＭＯ
３ＦＥＴのゲート電極の接続孔は第２図（ｅ）中には示
していない）。
従ってウェハ貼り合わせ法でＣＭＯ３を構成する場合、
素子の集積度を現在のＬＳＩレベルまて向上させること
は不可能であった。
素子の集積度を現在のＬＳＩレベルまて向上させること
は不可能であった。
この発明は上記のような問題点を解消するためになされ
たもので、上下層のデバイスの重ね合わせ精度を向上さ
せ、接続孔を小さくして集積度をあげることのできる半
導体装置の製造方法を得ることを目的とする。
たもので、上下層のデバイスの重ね合わせ精度を向上さ
せ、接続孔を小さくして集積度をあげることのできる半
導体装置の製造方法を得ることを目的とする。
〔課題を解決するための手段〕
この発明にかかる半導体装置の製造方法は、絶縁体上に
第１のデバイスを作製し、このデバイスの裏面を第２の
デバイスか形成できるまでに研磨して、ここに第２のデ
バイスを形成するようにしものである。
第１のデバイスを作製し、このデバイスの裏面を第２の
デバイスか形成できるまでに研磨して、ここに第２のデ
バイスを形成するようにしものである。
この発明にかかる半導体装置の製造方法は、絶縁体上の
第１のデバイスの裏面を研磨して半導体層を薄くしたた
め、マスク合わせにヘリウム−ネオンレーザ光か使用で
きる。
第１のデバイスの裏面を研磨して半導体層を薄くしたた
め、マスク合わせにヘリウム−ネオンレーザ光か使用で
きる。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例による半導体装置の製造方
法を示す各主要工程の断面図である。
法を示す各主要工程の断面図である。
第１図（ａ）において、１１は単結晶シリコン基板、１
２は厚さ１０００人の単結晶シリコンで、ＳＩＭＯＸ法
により作られたものである。２１は分離用酸化膜、２２
は厚さ５０００人の下地酸化膜、３１はゲート電極、４
１は配線である。第１図（ａ）に示すように、単結晶シ
リコン基板１１上の下地絶縁膜２２上にＮＭＯ３ＦＥＴ
（図中、△）を形成する。
２は厚さ１０００人の単結晶シリコンで、ＳＩＭＯＸ法
により作られたものである。２１は分離用酸化膜、２２
は厚さ５０００人の下地酸化膜、３１はゲート電極、４
１は配線である。第１図（ａ）に示すように、単結晶シ
リコン基板１１上の下地絶縁膜２２上にＮＭＯ３ＦＥＴ
（図中、△）を形成する。
次に第１図（ｂ）に示すように前工程で形成したＮＭＯ
３ＦＥＴ上にＣＶＤ法によりボロン、リンを多量に含む
ＢＰＳＧ膜５１ａを堆積し、酸素を含む雰囲気中でアニ
ールして表面を平坦化する。さらに別の単結晶シリコン
基板（支持基板）１４を用意しこの上に同様にＣＶＤ法
によりＢＰＳＧ膜５１膜上１ｂし、アニールにより表面
を平坦化したものを用意し、このＢＰＳＧ膜５１膜上１
ｂＮＭＯ３ＦＥＴ （Ａ）か形成された基板上のＢＰＳ
Ｇ膜５１ａとを対向させて配置する。次にこの状態て支
持基板１４と上記ＮＭＯ３ＦＥＴ （Ａ）か形成された
基板とを圧着し、９００°Ｃｌ２Ｏ分の熱処理で貼り合
わせる。貼り合わせたのちにシリコン基板１１を厚さ１
０００人まで（第１図（ｂｉ中、点線で示したところま
で）シリコン基板１１の底面を研磨面の基準として剛体
研磨法で研磨する。
３ＦＥＴ上にＣＶＤ法によりボロン、リンを多量に含む
ＢＰＳＧ膜５１ａを堆積し、酸素を含む雰囲気中でアニ
ールして表面を平坦化する。さらに別の単結晶シリコン
基板（支持基板）１４を用意しこの上に同様にＣＶＤ法
によりＢＰＳＧ膜５１膜上１ｂし、アニールにより表面
を平坦化したものを用意し、このＢＰＳＧ膜５１膜上１
ｂＮＭＯ３ＦＥＴ （Ａ）か形成された基板上のＢＰＳ
Ｇ膜５１ａとを対向させて配置する。次にこの状態て支
持基板１４と上記ＮＭＯ３ＦＥＴ （Ａ）か形成された
基板とを圧着し、９００°Ｃｌ２Ｏ分の熱処理で貼り合
わせる。貼り合わせたのちにシリコン基板１１を厚さ１
０００人まで（第１図（ｂｉ中、点線で示したところま
で）シリコン基板１１の底面を研磨面の基準として剛体
研磨法で研磨する。
剛体研磨後の構造を第１図（Ｃ）に示す。ここで１５は
厚さ１０００人まで薄膜化された単結晶シリコン膜であ
る。
厚さ１０００人まで薄膜化された単結晶シリコン膜であ
る。
次に第１図（ｄ）に示すように、支持基板１４を下にし
て、単結晶シリコン膜１５を通常の縮小投影露光装置に
よる写真製版技術によりパターニングする。ゲート電極
３１と分離用酸化膜２３を形成しＮＭＯ３ＦＥＴ （Ａ
）上にＰＭＯ３ＦＥＴ （図中、Ｂ）を形成した後、単
結晶シリコン膜１５に対するコンタクト孔７１と、先に
作製したＮＭ○５ＦＥＴの配線４１に対するコンタクト
孔６２を開口する。コンタクト孔７１．６２の大きさは
１μｍ角である。最後にアルミニウム４２による配線を
形成して、ＰＭＯ３ＦＥＴ （Ｂ）内の電気的接続と下
層のＮＭＯ３ＦＥＴ （Ａ）との電気的接続を行ってプ
ロセスか完了する。
て、単結晶シリコン膜１５を通常の縮小投影露光装置に
よる写真製版技術によりパターニングする。ゲート電極
３１と分離用酸化膜２３を形成しＮＭＯ３ＦＥＴ （Ａ
）上にＰＭＯ３ＦＥＴ （図中、Ｂ）を形成した後、単
結晶シリコン膜１５に対するコンタクト孔７１と、先に
作製したＮＭ○５ＦＥＴの配線４１に対するコンタクト
孔６２を開口する。コンタクト孔７１．６２の大きさは
１μｍ角である。最後にアルミニウム４２による配線を
形成して、ＰＭＯ３ＦＥＴ （Ｂ）内の電気的接続と下
層のＮＭＯ３ＦＥＴ （Ａ）との電気的接続を行ってプ
ロセスか完了する。
本発明では上層のＰＭＯ３ＦＥＴ （Ｂ）の最初の写真
製版工程（第１図（Ｃ）の段階）において、単結晶シリ
コン膜１５の膜厚か１０００人しかないため、ヘリウム
−ネオンレーザ光は十分単結晶シリコン膜１５を透過し
て下層ＮＭＯ３ＦＥＴの層内に形成されたマスク合わせ
パターンに達し、またマスク合わせパターンに反射した
ヘリウム−ネオンレーザ光は単結晶シリコン膜１５を透
過した後でも検出するのに十分な強度を有する。従って
マスク合わせ精度±０．３μｍで、かつ０．８〜１μｍ
程度のコンタクト孔６２を開口することが可能となり、
すなわち現在量も解像度９重ね合わせ精度のよい縮小投
影露光装置を使用することが可能となり高密度の素子の
製造か可能となる。
製版工程（第１図（Ｃ）の段階）において、単結晶シリ
コン膜１５の膜厚か１０００人しかないため、ヘリウム
−ネオンレーザ光は十分単結晶シリコン膜１５を透過し
て下層ＮＭＯ３ＦＥＴの層内に形成されたマスク合わせ
パターンに達し、またマスク合わせパターンに反射した
ヘリウム−ネオンレーザ光は単結晶シリコン膜１５を透
過した後でも検出するのに十分な強度を有する。従って
マスク合わせ精度±０．３μｍで、かつ０．８〜１μｍ
程度のコンタクト孔６２を開口することが可能となり、
すなわち現在量も解像度９重ね合わせ精度のよい縮小投
影露光装置を使用することが可能となり高密度の素子の
製造か可能となる。
なお、上記実施例では支持基板として単結晶シリコン基
板を用いたが、これは貼り合わせ後の半導体プロセス温
度（９００°Ｃ程度）に耐えられる物質なら何てあって
もよく、例えば石英（純粋なＳｉＯ□）基板であっても
よい。
板を用いたが、これは貼り合わせ後の半導体プロセス温
度（９００°Ｃ程度）に耐えられる物質なら何てあって
もよく、例えば石英（純粋なＳｉＯ□）基板であっても
よい。
さらに上記実施例では最初にＮＭＯ３ＦＥＴ、次にＰＭ
Ｏ３ＦＥＴを作製したか、作製する順番は逆でもよく、
またＦＥＴに限らず、ＦＥＴの代わりにバイポーラトラ
ンジスタなとの他の半導体素子を作成してもよく、この
場合においても上記実施例と同様の効果を奏する。
Ｏ３ＦＥＴを作製したか、作製する順番は逆でもよく、
またＦＥＴに限らず、ＦＥＴの代わりにバイポーラトラ
ンジスタなとの他の半導体素子を作成してもよく、この
場合においても上記実施例と同様の効果を奏する。
また上記実施例では研磨によってシリコン単結晶基板を
厚さ１０００人まで薄膜化したか、単結晶シリコンの厚
さが８０００Å以下ならヘリウム−ネオンレーザ光を用
いてマスク合わせか可能であることを見出した。従って
研磨して残す半導体層の厚さは１０００人に限定される
ものではなく８０００Å以下であればよいものであり、
このような場合も上記実施例と同様の効果を奏する。
厚さ１０００人まで薄膜化したか、単結晶シリコンの厚
さが８０００Å以下ならヘリウム−ネオンレーザ光を用
いてマスク合わせか可能であることを見出した。従って
研磨して残す半導体層の厚さは１０００人に限定される
ものではなく８０００Å以下であればよいものであり、
このような場合も上記実施例と同様の効果を奏する。
以上のように、この発明によれば絶縁体上にデバイスを
作製した後、支持基板を貼り合わせウェハ裏面を研磨し
て残った半導体層にデバイスを形成したため集積度の大
きな積層型半導体装置が製造てきる効果がある。
作製した後、支持基板を貼り合わせウェハ裏面を研磨し
て残った半導体層にデバイスを形成したため集積度の大
きな積層型半導体装置が製造てきる効果がある。
第１図はこの発明の一実施例による半導体装置の製造方
法を示す工程別断面図、第２図は従来の半導体装置の製
造方法を示す工程断面図、第３図は積層型半導体装置に
より構成したＣＭＯＳインバータの回路図である。 図において、１１．１４は単結晶シリコン基板、１２．
１５は単結晶シリコン膜、２１．２３は分離用酸化膜、
２２は下地酸化膜、３１はゲート電極、４１はタングス
テンシリサイド、４２はアルミニウム、５１はＢＰＳＧ
膜、６２．７１はコンタクト孔である。 なお図中同一符号は同−又は相当部分を示す。
法を示す工程別断面図、第２図は従来の半導体装置の製
造方法を示す工程断面図、第３図は積層型半導体装置に
より構成したＣＭＯＳインバータの回路図である。 図において、１１．１４は単結晶シリコン基板、１２．
１５は単結晶シリコン膜、２１．２３は分離用酸化膜、
２２は下地酸化膜、３１はゲート電極、４１はタングス
テンシリサイド、４２はアルミニウム、５１はＢＰＳＧ
膜、６２．７１はコンタクト孔である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）半導体回路素子を含む回路層が層間絶縁膜を介し
て複数層に積層化されてなる半導体装置の製造方法にお
いて、 半導体基板の第１の主面上に第１の絶縁膜を形成する工
程と、 該第１の絶縁膜上に第１の半導体層を形成する工程と、 該第１の半導体層上に第１の半導体回路素子を形成する
工程と、 該第１の半導体回路素子上に第２の絶縁膜を形成する工
程と、 該第２の絶縁膜上に支持基板を形成する工程と、前記半
導体基板の前記第１の主面に相対する第２の主面を研磨
して第２の半導体層を形成する工程と、 該第２の半導体層上に第２の半導体回路素子を形成する
工程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33294790A JP2597750B2 (ja) | 1990-11-27 | 1990-11-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33294790A JP2597750B2 (ja) | 1990-11-27 | 1990-11-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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1990
- 1990-11-27 JP JP33294790A patent/JP2597750B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
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