JPH01107551A - 誘電体分離型複合集積回路装置の製造方法 - Google Patents
誘電体分離型複合集積回路装置の製造方法Info
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- JPH01107551A JPH01107551A JP62265826A JP26582687A JPH01107551A JP H01107551 A JPH01107551 A JP H01107551A JP 62265826 A JP62265826 A JP 62265826A JP 26582687 A JP26582687 A JP 26582687A JP H01107551 A JPH01107551 A JP H01107551A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
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- H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
-
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- H01L2224/83385—Shape, e.g. interlocking features
Landscapes
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は高電力パワートランジスタと制御回路とを１
チツプ化した誘電体分離型複合集積回路装置の製造方法
に関するものである。
チツプ化した誘電体分離型複合集積回路装置の製造方法
に関するものである。
（従来の技術）
従来、上記のような高電力パワートランジスタと制御回
路を１チツプ化した誘電体分離型複合集積回路装置の製
造方法が電気学会研究会資料（ＥＤＤ−８７−６１＞に
示されている。即ち、第７図（ａ）〜（ｅ）に示す製造
工程において、同図（ａ＞に示すように３ｉ基板１，２
にＳｉＯ２膜３．４を形成後、同図（ｂ）に示すように
側基板１．２を直接接合し、ざらに、同図（Ｃ）に示す
ように縦型パワーＭＯＳトランジスタ形成のために一部
の３ｉ部、Ｓ１０゜部を除去する。その後、同図（ｄ）
に示すように基板（ウェハ）上をエピタキシャル成長し
た後（エピタキシャル層５を形成し・た後）、表面を平
坦化するた２めにエツチングする（同図（ｅ））。そし
て、この方法により、等を含む誘電体分離型複合集積回
路装置が形成される。
路を１チツプ化した誘電体分離型複合集積回路装置の製
造方法が電気学会研究会資料（ＥＤＤ−８７−６１＞に
示されている。即ち、第７図（ａ）〜（ｅ）に示す製造
工程において、同図（ａ＞に示すように３ｉ基板１，２
にＳｉＯ２膜３．４を形成後、同図（ｂ）に示すように
側基板１．２を直接接合し、ざらに、同図（Ｃ）に示す
ように縦型パワーＭＯＳトランジスタ形成のために一部
の３ｉ部、Ｓ１０゜部を除去する。その後、同図（ｄ）
に示すように基板（ウェハ）上をエピタキシャル成長し
た後（エピタキシャル層５を形成し・た後）、表面を平
坦化するた２めにエツチングする（同図（ｅ））。そし
て、この方法により、等を含む誘電体分離型複合集積回
路装置が形成される。
〈発明が解決しようとする問題点〉
ところが、上述した従来の誘電体分離型複合集積回路装
置の製造方法において次のような問題がおった。（イ）
側基板１，２及び５ｒｏ２膜３゜４を除去するためのエ
ツチング、エピタキシャル成長、エピタキシャル後の平
坦化等の工程を含むために製造工程が複雑となり歩留り
が低くコストが高くなる。（ロ）パワーＭＯＳトランジ
スタ６形成部のエピタキシャル層５とＳｉＯ２膜３，４
との境界領１ｅ、（第７図（ｅ）中、ＺＯで示す）に結
晶欠陥が発生し、電気特性に悪影響を及ぼす。
置の製造方法において次のような問題がおった。（イ）
側基板１，２及び５ｒｏ２膜３゜４を除去するためのエ
ツチング、エピタキシャル成長、エピタキシャル後の平
坦化等の工程を含むために製造工程が複雑となり歩留り
が低くコストが高くなる。（ロ）パワーＭＯＳトランジ
スタ６形成部のエピタキシャル層５とＳｉＯ２膜３，４
との境界領１ｅ、（第７図（ｅ）中、ＺＯで示す）に結
晶欠陥が発生し、電気特性に悪影響を及ぼす。
（発明の目的）
この発明の目的は上記問題点を解消し、安定的に、かつ
安価な誘電体分離型複合集積回路装置の製造方法を提供
することにある。
安価な誘電体分離型複合集積回路装置の製造方法を提供
することにある。
（問題点を解決するための手段）
この発明は上記目的を達成すべく、第１又は第２の半導
体基板の主表面の少なくともいずれか一方に凹部を形成
する工程と、前記第１の半導体基板の主表面と第２の半
導体基板の主表面を接合する工程と、前記凹部にて形成
される空間に誘電体を形成する工程と、前記誘電体に対
し電気的に分離される領域を区切るための分離層を形成
する工程と、前記分離層にて分離された各領域に素子を
形成する工程とを備える誘電体分離型複合集積回路装置
の製造方法をその要旨とするものである。
体基板の主表面の少なくともいずれか一方に凹部を形成
する工程と、前記第１の半導体基板の主表面と第２の半
導体基板の主表面を接合する工程と、前記凹部にて形成
される空間に誘電体を形成する工程と、前記誘電体に対
し電気的に分離される領域を区切るための分離層を形成
する工程と、前記分離層にて分離された各領域に素子を
形成する工程とを備える誘電体分離型複合集積回路装置
の製造方法をその要旨とするものである。
（作用）
第１又は第２の半導体基板の主表面の少なくともいずれ
か一方に凹部が形成され、この第１の半導体基板の主表
面と第２の半導体基板の主表面が接合される。そして、
前記凹部にて形成される空間に誘電体が形成され、この
誘電体に対し電気的に分離される領域を区切るための分
離層が形成され、この分離層にて分離された各領域には
誘電体分離型複合集積回路装置形成のための素子が形成
される。
か一方に凹部が形成され、この第１の半導体基板の主表
面と第２の半導体基板の主表面が接合される。そして、
前記凹部にて形成される空間に誘電体が形成され、この
誘電体に対し電気的に分離される領域を区切るための分
離層が形成され、この分離層にて分離された各領域には
誘電体分離型複合集積回路装置形成のための素子が形成
される。
（実施例）
以下、この発明を具体化した一実施例を図面に従って説
明する。
明する。
第１図（ａ）に示すように、第１の半導体基板としての
高濃度Ｎ＋型（１００）Ｓ ｉ基板１１の所定の位置に
レジスト１２でパターンを形成し、引続きドライエツチ
ング等により３ｉ基板１１の主表面に凹部１３を形成す
る（第１図（ｂ）及び第２図）。尚・、第２図は基板１
１の平面図でおり、第１図（ｂ）は第２図のＡ−Ａ断面
図である。又、このＳｉＷ板１１は後で形成するデバイ
スの特性に合せて自由に選ぶことができる。
高濃度Ｎ＋型（１００）Ｓ ｉ基板１１の所定の位置に
レジスト１２でパターンを形成し、引続きドライエツチ
ング等により３ｉ基板１１の主表面に凹部１３を形成す
る（第１図（ｂ）及び第２図）。尚・、第２図は基板１
１の平面図でおり、第１図（ｂ）は第２図のＡ−Ａ断面
図である。又、このＳｉＷ板１１は後で形成するデバイ
スの特性に合せて自由に選ぶことができる。
一方、第１図（Ｃ）に示すように、第２の半導体基板と
しての別の半導体基板である例えば５〜１０Ω・８ｍＮ
型（１００）Ｓｉ基板１４の主表面にイオン注入、又は
気相からの不純物拡散によってＮ＋高濃度層１５を形成
する。その後、各基板１．１．１４の主表面は５ｏｏＸ
以下の鏡面に研磨される。
しての別の半導体基板である例えば５〜１０Ω・８ｍＮ
型（１００）Ｓｉ基板１４の主表面にイオン注入、又は
気相からの不純物拡散によってＮ＋高濃度層１５を形成
する。その後、各基板１．１．１４の主表面は５ｏｏＸ
以下の鏡面に研磨される。
各３ｉ基板１１．１４は町０２／町５Ｏ４＝１／４の溶
液でボイル洗浄され表面の脱脂及びクリーニングを行い
、引続きＨＦ水溶液中で表面の酸化膜を除去する。そし
て、第１図（ｄ＞に示すように、下に３ｉ基板１１が、
上に８１基板１４が位置するように、この２枚の３ｉ基
板（ウェハ）１１．１４の鏡面どうしを合せて接触し、
接着を行なう。次に、８００〜１２００℃の熱処理を行
い、いわゆる直接接合を行なう。この処理により３ｉ基
板（シリコンウェハ）１１．１４の接合面は強い結合と
なる。この側基板１’ｌ、１４の接合により、前記凹部
１３と基板１４のＮ＋高温度Ｍ１５により空間１６が形
成される。
液でボイル洗浄され表面の脱脂及びクリーニングを行い
、引続きＨＦ水溶液中で表面の酸化膜を除去する。そし
て、第１図（ｄ＞に示すように、下に３ｉ基板１１が、
上に８１基板１４が位置するように、この２枚の３ｉ基
板（ウェハ）１１．１４の鏡面どうしを合せて接触し、
接着を行なう。次に、８００〜１２００℃の熱処理を行
い、いわゆる直接接合を行なう。この処理により３ｉ基
板（シリコンウェハ）１１．１４の接合面は強い結合と
なる。この側基板１’ｌ、１４の接合により、前記凹部
１３と基板１４のＮ＋高温度Ｍ１５により空間１６が形
成される。
続いて、８００〜１２００℃の酸化性雰囲気、例えばス
チーム中で酸化を行い前記凹部１３により形成された空
間１６に誘電体としての熱酸化膜１７を完全に、又はほ
ぼ満たされるように形成する（第１図（ｅ））。尚、こ
の処理は上記接合工程と同時に行なってもよい。
チーム中で酸化を行い前記凹部１３により形成された空
間１６に誘電体としての熱酸化膜１７を完全に、又はほ
ぼ満たされるように形成する（第１図（ｅ））。尚、こ
の処理は上記接合工程と同時に行なってもよい。
引続き必要に応じＳｉ基板１４を所定の厚ざまで研磨し
鏡面処理を行なう。
鏡面処理を行なう。
このように形成した基板に対し、第３図に示すように、
公知のアイソレーション形成法を用いてＳｉＷ板１４の
表面側（第３図中、上面側〉から熱酸化１１１４１７に
至るトレンチを形成し分ＩＩＩとしての熱酸化膜１８、
ポリシリコン１９の埋め込みを行い、熱酸化膜１７の周
辺部に分離層（熱酸化れる。この際、第３図中、領域Ｐ
２は基板１１゜１４の端部に位置しているので熱酸化膜
１７の全周にわたって分離層（熱酸化膜１８、ポリシリ
コン１９）を形成する必要がなく、この電気的に分離さ
れる領域（Ｐ２）を区切るために必要な箇所に分離層を
形成すればよい。この侵、必要ならばＰ、。１１領域、
Ｎｗｅｌｌ領域等を形成しデバイスにあった電導型、濃
度の９Ａ域を形成することもできる。
公知のアイソレーション形成法を用いてＳｉＷ板１４の
表面側（第３図中、上面側〉から熱酸化１１１４１７に
至るトレンチを形成し分ＩＩＩとしての熱酸化膜１８、
ポリシリコン１９の埋め込みを行い、熱酸化膜１７の周
辺部に分離層（熱酸化れる。この際、第３図中、領域Ｐ
２は基板１１゜１４の端部に位置しているので熱酸化膜
１７の全周にわたって分離層（熱酸化膜１８、ポリシリ
コン１９）を形成する必要がなく、この電気的に分離さ
れる領域（Ｐ２）を区切るために必要な箇所に分離層を
形成すればよい。この侵、必要ならばＰ、。１１領域、
Ｎｗｅｌｌ領域等を形成しデバイスにあった電導型、濃
度の９Ａ域を形成することもできる。
これらは、独立にそれぞれ形成することができる。
そして、この各領域Ｐｉ、Ｐ２．Ｐ３に公知の方法でデ
バイス（素子〉の形成及び配線を行い複合化した集積回
路を形成する。本実施例では絶縁体分離された領域Ｐ１
．Ｐ２にロジック用Ｐチャネルトランジスタ２０．Ｎチ
ャネルトランジスタ２１を形成するとともに、両ＳｉＭ
板１１．１４を直接接合した領域Ｐ３に縦型パワーＭＯ
Ｓトランジスタ２２を形成した。尚、２３はＰ 拡散領
域、２４はＮ＋拡散領域、２５はＰ拡散領域である。又
、この各領域Ｐ１〜Ｐ３に形成するデバイスは、これ以
外にも自由に作成できることはいうまでもない。
バイス（素子〉の形成及び配線を行い複合化した集積回
路を形成する。本実施例では絶縁体分離された領域Ｐ１
．Ｐ２にロジック用Ｐチャネルトランジスタ２０．Ｎチ
ャネルトランジスタ２１を形成するとともに、両ＳｉＭ
板１１．１４を直接接合した領域Ｐ３に縦型パワーＭＯ
Ｓトランジスタ２２を形成した。尚、２３はＰ 拡散領
域、２４はＮ＋拡散領域、２５はＰ拡散領域である。又
、この各領域Ｐ１〜Ｐ３に形成するデバイスは、これ以
外にも自由に作成できることはいうまでもない。
このように本実施例においては、従来の方法においては
工程が複雑で歩留りが低くコストが高くなっていたが、
従来必要だった開基板１，２及びＳｉＯ２膜３，４を除
去するためのエツチング、エピタキシャル成長、エピタ
キシャル後の平坦化等の工程を不要にし簡単な工程にて
誘電体分離型複合集積回路装置を製造することができる
こととなる。又、従来の方法ではパワーＭＯＳトランジ
スタ形成部のエピタキシャル層５とＳｉＯ２膜３゜４と
の境界領域（ＺＯ）での結晶欠陥に起因する悪影響があ
ったが、本実施例ではエピタキシャル成長を行なわず基
板１１に対しては空間１６に誘電体を形成しているので
そのような問題は回避される。
工程が複雑で歩留りが低くコストが高くなっていたが、
従来必要だった開基板１，２及びＳｉＯ２膜３，４を除
去するためのエツチング、エピタキシャル成長、エピタ
キシャル後の平坦化等の工程を不要にし簡単な工程にて
誘電体分離型複合集積回路装置を製造することができる
こととなる。又、従来の方法ではパワーＭＯＳトランジ
スタ形成部のエピタキシャル層５とＳｉＯ２膜３゜４と
の境界領域（ＺＯ）での結晶欠陥に起因する悪影響があ
ったが、本実施例ではエピタキシャル成長を行なわず基
板１１に対しては空間１６に誘電体を形成しているので
そのような問題は回避される。
尚、この発明は上記実施例に限定されるものでなく、例
えば前記第１図（ｂ）中、１点Ｉｉｉ線で示すように、
酸化雰囲気中での酸化がウェハ全体に均一に進行するよ
うにスクライブラインとなる部分（デバイスとなる部分
の下部でもよい）にエキシマレーザＬｂ等により２０〜
１００μｍの複数個の穴２６をあけ酸化雰囲気中での酸
化を行なってもよい。
えば前記第１図（ｂ）中、１点Ｉｉｉ線で示すように、
酸化雰囲気中での酸化がウェハ全体に均一に進行するよ
うにスクライブラインとなる部分（デバイスとなる部分
の下部でもよい）にエキシマレーザＬｂ等により２０〜
１００μｍの複数個の穴２６をあけ酸化雰囲気中での酸
化を行なってもよい。
又、第４図に示すように、高温となるパワートランジス
タ部の冷却を行なうための冷却用通路１７を形成しても
よい。これは、その製造工程を示す第５図（ａ）〜（ｄ
）における同図（ｂ）に示すように凹部１３を形成する
ときパワーＭＯ３部（第４図中、Ｐ３領域）の凹部１３
ａをその他の部分より深く形成することにより接合後、
酸化を行なっても中心部に空間部が残されてこの空間部
を冷却用通路２７としてもよい。
タ部の冷却を行なうための冷却用通路１７を形成しても
よい。これは、その製造工程を示す第５図（ａ）〜（ｄ
）における同図（ｂ）に示すように凹部１３を形成する
ときパワーＭＯ３部（第４図中、Ｐ３領域）の凹部１３
ａをその他の部分より深く形成することにより接合後、
酸化を行なっても中心部に空間部が残されてこの空間部
を冷却用通路２７としてもよい。
ざらに、上記実施例ではスチーム中で形成した熱酸化膜
１７で誘電体分離を行なったが、他にも例えばガス以外
にも微粒粉体、いわゆるスピンオンガラスに用いる液体
状物体、又はＣＶＤ反応により空間１６を埋め、熱処理
することにより誘電体分離を行なってもよい。この時、
これらの空間゛１６を埋めるためには第６図（ａ）に示
すように、基板１１に対しその凹部１３に連通する穴２
８をあけ、開基板１１．１４を接合する。そして、第６
図（ｂ）に示すように、真空で引き上記誘電体となる物
質２９を空間１６内に引込む、又は逆に圧力を加えて押
し込むことにより空間１６に上記物質２９を埋め込むこ
とができる（第６図（Ｃ））ざらには、昭和６２年８月
２７日の電波新聞（第６面）に記載の液体シリコン化合
物を用いれば空間１６の埋め込みは比較的容易に行なう
ことができる。
１７で誘電体分離を行なったが、他にも例えばガス以外
にも微粒粉体、いわゆるスピンオンガラスに用いる液体
状物体、又はＣＶＤ反応により空間１６を埋め、熱処理
することにより誘電体分離を行なってもよい。この時、
これらの空間゛１６を埋めるためには第６図（ａ）に示
すように、基板１１に対しその凹部１３に連通する穴２
８をあけ、開基板１１．１４を接合する。そして、第６
図（ｂ）に示すように、真空で引き上記誘電体となる物
質２９を空間１６内に引込む、又は逆に圧力を加えて押
し込むことにより空間１６に上記物質２９を埋め込むこ
とができる（第６図（Ｃ））ざらには、昭和６２年８月
２７日の電波新聞（第６面）に記載の液体シリコン化合
物を用いれば空間１６の埋め込みは比較的容易に行なう
ことができる。
又、上記各実施例においては第１の半導体基板（Ｓｉ基
板１１）にのみ凹部１３を形成させたが、第２の半導体
基板（Ｓｉ基板１４）の主表面にのみ凹部を形成したり
、第１及び第２の半導体基板の主表面の両方に凹部を形
成してもよい。
板１１）にのみ凹部１３を形成させたが、第２の半導体
基板（Ｓｉ基板１４）の主表面にのみ凹部を形成したり
、第１及び第２の半導体基板の主表面の両方に凹部を形
成してもよい。
又、使用するＳｉ基板の電導型の構成も上記実圧倒に限
定されることはなく、エピタキシャル層を形成し、又は
不純物の拡散により自由に導電型。
定されることはなく、エピタキシャル層を形成し、又は
不純物の拡散により自由に導電型。
濃度を組合わせて選択することもできる。
発明の効果
以上詳述したようにこの発明によれば、安定的に、かつ
安価な誘電体分離型複合集積回路装・置の製造方法を提
供プることができる優れた効果を発揮する。
安価な誘電体分離型複合集積回路装・置の製造方法を提
供プることができる優れた効果を発揮する。
集積回路装置の製造工程を説明するための図、第２図は
基板の平面図、第３図は上記工程により形成された誘電
体分離型複合集積回路装置を示す図、第４図は別例の誘
電体分離型複合集積回路装置を示ず図、第５図＜ ａ、
）〜（ｄ＞は同じく別例の誘合集積回路装置の製造工
程を説明するための図、第７図（ａ）〜（ｅ）は従来の
誘電体分離型複合集積回路装置の製造工程を説明するた
めの図、第８図はその従来の方法により形成される誘電
体分離型複合集積回路装置を示す図である。
基板の平面図、第３図は上記工程により形成された誘電
体分離型複合集積回路装置を示す図、第４図は別例の誘
電体分離型複合集積回路装置を示ず図、第５図＜ ａ、
）〜（ｄ＞は同じく別例の誘合集積回路装置の製造工
程を説明するための図、第７図（ａ）〜（ｅ）は従来の
誘電体分離型複合集積回路装置の製造工程を説明するた
めの図、第８図はその従来の方法により形成される誘電
体分離型複合集積回路装置を示す図である。
１１は第１の半導体基板としてのＳｉ基板、１３は凹部
、１４は第２の半導体基板としての８１基板、１６は空
間、１７は誘電体としての熱酸化膜、１８は絶縁層とし
ての熱酸化膜、１９は絶縁層としてのポリシリコン、２
０はＰチャネル１ヘランジスタ、２１はＮチャネルトラ
ンジスタ、２２はパワーＭＯＳトランジスタ。
、１４は第２の半導体基板としての８１基板、１６は空
間、１７は誘電体としての熱酸化膜、１８は絶縁層とし
ての熱酸化膜、１９は絶縁層としてのポリシリコン、２
０はＰチャネル１ヘランジスタ、２１はＮチャネルトラ
ンジスタ、２２はパワーＭＯＳトランジスタ。
特許出願人 日本電装 株式会社代 理 人
弁理士 恩１）博宣１Ｎ５図 （ａ） （Ｃ） （ｄ） ＠７図 （ｄ） （ｂ） （ｅ）ｈ
、Ｉ＋ （Ｃ） （ａ） （ｃ） （ｂ） 」（嗜こう１さ
弁理士 恩１）博宣１Ｎ５図 （ａ） （Ｃ） （ｄ） ＠７図 （ｄ） （ｂ） （ｅ）ｈ
、Ｉ＋ （Ｃ） （ａ） （ｃ） （ｂ） 」（嗜こう１さ
Claims (1)
- 【特許請求の範囲】 第１又は第２の半導体基板の主表面の少なくともいず
れか一方に凹部を形成する工程と、 前記第１の半導体基板の主表面と第２の半導体基板の主
表面を接合する工程と、 前記凹部にて形成される空間に誘電体を形成する工程と
、 前記誘電体に対し電気的に分離される領域を区切るため
の分離層を形成する工程と、 前記分離層にて分離された各領域に素子を形成する工程
と を備えることを特徴とする誘電体分離型複合集積回路装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62265826A JP2586422B2 (ja) | 1987-10-20 | 1987-10-20 | 誘電体分離型複合集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62265826A JP2586422B2 (ja) | 1987-10-20 | 1987-10-20 | 誘電体分離型複合集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01107551A true JPH01107551A (ja) | 1989-04-25 |
| JP2586422B2 JP2586422B2 (ja) | 1997-02-26 |
Family
ID=17422591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62265826A Expired - Lifetime JP2586422B2 (ja) | 1987-10-20 | 1987-10-20 | 誘電体分離型複合集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2586422B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5223450A (en) * | 1990-03-30 | 1993-06-29 | Nippon Soken, Inc. | Method of producing semiconductor substrate having dielectric separation region |
| US5461253A (en) * | 1988-09-30 | 1995-10-24 | Nippon Steel Inc. | Semiconductor substrate structure for producing two isolated circuits on a same substrate |
| US5691231A (en) * | 1994-06-16 | 1997-11-25 | Nec Corporation | Method of manufacturing silicon on insulating substrate |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61164238A (ja) * | 1985-01-17 | 1986-07-24 | Toshiba Corp | 複合半導体装置およびその製造方法 |
| JPS61184843A (ja) * | 1985-02-13 | 1986-08-18 | Toshiba Corp | 複合半導体装置とその製造方法 |
-
1987
- 1987-10-20 JP JP62265826A patent/JP2586422B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61164238A (ja) * | 1985-01-17 | 1986-07-24 | Toshiba Corp | 複合半導体装置およびその製造方法 |
| JPS61184843A (ja) * | 1985-02-13 | 1986-08-18 | Toshiba Corp | 複合半導体装置とその製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5461253A (en) * | 1988-09-30 | 1995-10-24 | Nippon Steel Inc. | Semiconductor substrate structure for producing two isolated circuits on a same substrate |
| US5223450A (en) * | 1990-03-30 | 1993-06-29 | Nippon Soken, Inc. | Method of producing semiconductor substrate having dielectric separation region |
| US5691231A (en) * | 1994-06-16 | 1997-11-25 | Nec Corporation | Method of manufacturing silicon on insulating substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2586422B2 (ja) | 1997-02-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |