JPS61133641A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61133641A JPS61133641A JP25619384A JP25619384A JPS61133641A JP S61133641 A JPS61133641 A JP S61133641A JP 25619384 A JP25619384 A JP 25619384A JP 25619384 A JP25619384 A JP 25619384A JP S61133641 A JPS61133641 A JP S61133641A
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- Japan
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- semiconductor device
- manufacturing
- bias sputtering
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に関するものである。
従来からある何らの加工もしていないウェハでデバイス
、即ち半導体装置を作ったときの構造を第２図に示す。
、即ち半導体装置を作ったときの構造を第２図に示す。
図において、■は分離酸化膜、２はｎ十領域、３１はｎ
−領域、４はＰ型基板、５はフローティングコレクタ、
６はｐ十領域である。
−領域、４はＰ型基板、５はフローティングコレクタ、
６はｐ十領域である。
従来の何らの加工もしていないウェハでバイポーラトラ
ンジスタを形成した場合、分離耐圧を取るためには第２
図に示すような構造が一般的に最もよく使用されている
。すなわちｐ型基板４を利用した場合、ｎ十領域２から
ｎ−領域３１−フローティングコレクタ５−ｐ十領域６
−フローティングコレクタ５−ｎ−領域３１−ｎ十領域
２がら成るラテラル構造のｎｐｎ トランジスタを形成
し、ｐ十領域５の長さとｐ＋の濃度制御によって実質的
にｎ十領域２の相互の分離を保っていた。
ンジスタを形成した場合、分離耐圧を取るためには第２
図に示すような構造が一般的に最もよく使用されている
。すなわちｐ型基板４を利用した場合、ｎ十領域２から
ｎ−領域３１−フローティングコレクタ５−ｐ十領域６
−フローティングコレクタ５−ｎ−領域３１−ｎ十領域
２がら成るラテラル構造のｎｐｎ トランジスタを形成
し、ｐ十領域５の長さとｐ＋の濃度制御によって実質的
にｎ十領域２の相互の分離を保っていた。
〔発明が解決しようとする問題点〕
しかるに従来、このよもに何らの加工もしていないウェ
ハにラテラル構造の分離層を形成した場合、分離酸化膜
１を作ると、分離酸化膜１とフローティングコレクタ５
やｐ十領域６との界面でストレスに伴う欠陥ができ、結
果的にｎ中領域２同志が導通してしまうという欠陥がよ
く発生した。
ハにラテラル構造の分離層を形成した場合、分離酸化膜
１を作ると、分離酸化膜１とフローティングコレクタ５
やｐ十領域６との界面でストレスに伴う欠陥ができ、結
果的にｎ中領域２同志が導通してしまうという欠陥がよ
く発生した。
この発明はこのような問題点を解消するためになされた
もので、バイポーラ等の素子間の分離を必要とする集積
回路の製造上、簡易かつ有効な分離を行なうことができ
るウェハ、即ち半導体装置の製造方法を提供することを
目的としている。
もので、バイポーラ等の素子間の分離を必要とする集積
回路の製造上、簡易かつ有効な分離を行なうことができ
るウェハ、即ち半導体装置の製造方法を提供することを
目的としている。
この発明に係る半導体装置の製造方法は、ウェハ表面を
エツチングして溝を堀る第１の工程と、その溝にバイア
ススパッタ法で絶縁物を平坦に埋め込む第２の工程と、
そのウェハ上の絶縁物の表面に液体状の絶縁物質であっ
て熱処理により硬化する物質を塗布する第３の工程と、
そのウェハと第２のウェハの表面を上記液体状の絶縁物
質で貼り合わせる第４の工程と、貼り合わせて１枚とし
たウェハを加熱処理して分離絶縁膜を形成する第５の工
程と、該ウェハの上記第１のウェハ側を上記溝中の分離
酸化膜が露出するようデバイス形成可能な厚さだけを残
し研磨して削り去る第６の工程とを有するものである。
エツチングして溝を堀る第１の工程と、その溝にバイア
ススパッタ法で絶縁物を平坦に埋め込む第２の工程と、
そのウェハ上の絶縁物の表面に液体状の絶縁物質であっ
て熱処理により硬化する物質を塗布する第３の工程と、
そのウェハと第２のウェハの表面を上記液体状の絶縁物
質で貼り合わせる第４の工程と、貼り合わせて１枚とし
たウェハを加熱処理して分離絶縁膜を形成する第５の工
程と、該ウェハの上記第１のウェハ側を上記溝中の分離
酸化膜が露出するようデバイス形成可能な厚さだけを残
し研磨して削り去る第６の工程とを有するものである。
この発明においては、通常ウェハのある一定の深さの領
域に所要の間隔でバイアススパッタによる絶縁膜を形成
したのち、これをデバイス形成可能領域間の分離絶縁層
とするから、従来のラテラル構造のような分離層に対し
、絶縁の信頼性が向上し、簡易かつ有効な分離層が形成
される。
域に所要の間隔でバイアススパッタによる絶縁膜を形成
したのち、これをデバイス形成可能領域間の分離絶縁層
とするから、従来のラテラル構造のような分離層に対し
、絶縁の信頼性が向上し、簡易かつ有効な分離層が形成
される。
以下、本発明の実施例を図について説明する。
第１図は本発明の一実施例による半導体装置の製造方法
を示す。同図において、３２は第１のウェハであるｎ−
基板、２はｎ十領域、１１はバイアススパッタで形成し
た絶縁膜、１２は液体ガラス（スピン・オン・ガラス：
５ＯＣ）、４は第２のウェハであるＰ型基板、３３はｎ
−基板３２の表面を研磨して残ったｎ−領域、２はｎ〜
領域３３中に形成されたｎ十領域である。
を示す。同図において、３２は第１のウェハであるｎ−
基板、２はｎ十領域、１１はバイアススパッタで形成し
た絶縁膜、１２は液体ガラス（スピン・オン・ガラス：
５ＯＣ）、４は第２のウェハであるＰ型基板、３３はｎ
−基板３２の表面を研磨して残ったｎ−領域、２はｎ〜
領域３３中に形成されたｎ十領域である。
まず第１図（ａｌに示すように第１のウェハ、即ちｎ−
基板３２上に異方性エツチングにて所要の間隔で複数の
溝３４を形成する。次に第２図（ｂｌのよう・にバイア
ススパッタ法により絶縁膜１１を形成する。このとき絶
縁膜１１はバイアススパッタ法で形成しているために、
溝３４の中は空洞ができることなく、すべて稠密に埋ま
る上に、上層部に形成される絶縁膜１１も下地の形状の
影響を受けず、平坦に膜形成される。その後、同図（Ｃ
１に示すようにバイアススパッタで形成した絶縁膜１１
上に液体ガラス（ＳＯＧ）１２を塗布した後、第２のウ
ェハ基板４を液体ガラスｌｚ上に置き、貼り合わせる。
基板３２上に異方性エツチングにて所要の間隔で複数の
溝３４を形成する。次に第２図（ｂｌのよう・にバイア
ススパッタ法により絶縁膜１１を形成する。このとき絶
縁膜１１はバイアススパッタ法で形成しているために、
溝３４の中は空洞ができることなく、すべて稠密に埋ま
る上に、上層部に形成される絶縁膜１１も下地の形状の
影響を受けず、平坦に膜形成される。その後、同図（Ｃ
１に示すようにバイアススパッタで形成した絶縁膜１１
上に液体ガラス（ＳＯＧ）１２を塗布した後、第２のウ
ェハ基板４を液体ガラスｌｚ上に置き、貼り合わせる。
このＳＯＧとしては加熱処理により硬化するものを利用
しているため、同図（ｄ）に示すように上記貼り合わせ
て１枚としたウェハを加熱処理すると、上記絶縁膜１１
及び液体ガラス１２からなる分離酸化膜１が形成される
。その後同図（８１に示すようにｎ−基板３２側を上記
溝３４に埋めた絶縁膜１１が露出するよう研磨して削り
取り、デバイス形成可能な領域骨、即ちｎ−領域３３だ
けを残す。こうして出来あがったウェハ上の上記分離絶
縁膜１１間に、同図（ｆｌに示すようにｎ中領域２を形
成してデバイス形成を行なうことができる。なお同図（
ｆｌは同図（Ｑ）を上下反転して図示しである。
しているため、同図（ｄ）に示すように上記貼り合わせ
て１枚としたウェハを加熱処理すると、上記絶縁膜１１
及び液体ガラス１２からなる分離酸化膜１が形成される
。その後同図（８１に示すようにｎ−基板３２側を上記
溝３４に埋めた絶縁膜１１が露出するよう研磨して削り
取り、デバイス形成可能な領域骨、即ちｎ−領域３３だ
けを残す。こうして出来あがったウェハ上の上記分離絶
縁膜１１間に、同図（ｆｌに示すようにｎ中領域２を形
成してデバイス形成を行なうことができる。なお同図（
ｆｌは同図（Ｑ）を上下反転して図示しである。
このような本実施例方法によれば、バイアススパッタを
用いて溝を埋めているため、空胴もなく、平坦に溝が埋
められる上に、デバイス形成可能領域であるＳｉ層を絶
縁膜で完全に囲っているため高い絶縁性が得られる。従
って従来のような眉間の界面のストレスに伴う欠陥は生
じない。またその製造方法自体もウェハの貼り合わせを
利用しているために非常に簡易な方法である。
用いて溝を埋めているため、空胴もなく、平坦に溝が埋
められる上に、デバイス形成可能領域であるＳｉ層を絶
縁膜で完全に囲っているため高い絶縁性が得られる。従
って従来のような眉間の界面のストレスに伴う欠陥は生
じない。またその製造方法自体もウェハの貼り合わせを
利用しているために非常に簡易な方法である。
なお上記実施例では、バイポーラＬＳＩの素子間分離を
行う場合についてのみ説明したが、本発明は分離の必要
なＬＳＩであれば、他のいかなるＬＳＩにも適用できる
。またＰ型基板、Ｎ型基板の選択も自由であり、いずれ
であっても上記と同様の効果を奏する。また２個以上の
ウェハを多層状に重ね合わせ、本発明の方法をくり返し
て用いれば、三次元的なＬＳＩ用ウェハを形成すること
ができる。
行う場合についてのみ説明したが、本発明は分離の必要
なＬＳＩであれば、他のいかなるＬＳＩにも適用できる
。またＰ型基板、Ｎ型基板の選択も自由であり、いずれ
であっても上記と同様の効果を奏する。また２個以上の
ウェハを多層状に重ね合わせ、本発明の方法をくり返し
て用いれば、三次元的なＬＳＩ用ウェハを形成すること
ができる。
以上のように、この発明によれば、通常ウェハに対しあ
る一定の深さの領域に所要の間隔でバイアススパッタに
よる絶縁膜を形成したのち、これを素子間分離層とする
ようにしたので、絶縁の信頼性が向上し、バイポーラ等
の素子間分離を必要とするＬＳＩ製造上、簡易かつ有効
な分離を行うことのできる半導体装置の製造方法が得ら
れる効果がある。
る一定の深さの領域に所要の間隔でバイアススパッタに
よる絶縁膜を形成したのち、これを素子間分離層とする
ようにしたので、絶縁の信頼性が向上し、バイポーラ等
の素子間分離を必要とするＬＳＩ製造上、簡易かつ有効
な分離を行うことのできる半導体装置の製造方法が得ら
れる効果がある。
第１図は本発明の一実施例による半導体装置の１ 製
造方法のプロセスフロー図、第２図は従来の方法による
素子間分離を行なって形成した半導体装置を示す図であ
る。 １は分離絶縁膜、２はｎ中領域、４は第２のウェハ、１
１はバイアススパッタで形成した絶縁膜、１２は液体ガ
ラス（ＳＯＧ） 、３２は第１のウェハ（ｎ−基板）、
３３はｎ−基板の残りのｎ−領域。 なお図中同一符号は同−又は相当部分を示す。
造方法のプロセスフロー図、第２図は従来の方法による
素子間分離を行なって形成した半導体装置を示す図であ
る。 １は分離絶縁膜、２はｎ中領域、４は第２のウェハ、１
１はバイアススパッタで形成した絶縁膜、１２は液体ガ
ラス（ＳＯＧ） 、３２は第１のウェハ（ｎ−基板）、
３３はｎ−基板の残りのｎ−領域。 なお図中同一符号は同−又は相当部分を示す。
Claims (6)
- （１）第１のウェハの表面をエッチングして所要の間隔
で複数の溝を堀る第１の工程と、該第１のウェハの表面
にバイアススパッタ法で上記溝を埋めつくして平坦に絶
縁膜を形成する第２の工程と、上記絶縁膜の表面に液体
状の絶縁物質であって熱処理により硬化する物質を塗布
する第３の工程と、該第１のウェハと第２のウェハの表
面を上記液体状の絶縁物質により貼り合わせる第４の工
程と、該貼り合せて１枚としたウェハを加熱処理し上記
両絶縁物質からなる分離酸化膜を形成する第５の工程と
、該加熱処理したウェハの上記第１のウェハ側を上記溝
に埋めた絶縁膜からなる分離酸化膜が露出するようかつ
該分離酸化膜間にデバイス形成可能な厚さだけを残し研
磨して削り去る第６の工程とを有することを特徴とする
半導体装置の製造方法。 - （２）上記液体状の絶縁物質であって熱処理により硬化
する物質としてＳＯＧ（スピン・オン・ガラス：液体ガ
ラス）を使用することを特徴とする特許請求の範囲第１
項記載の半導体装置の製造方法。 - （３）バイアススパッタで埋め込む絶縁物にＳｉＯ＿２
を使用することを特徴とする特許請求の範囲第１項また
は第２項記載の半導体装置の製造方法。 - （４）バイアススパッタで埋め込む絶縁物にＳｉ＿３Ｎ
＿４を使用することを特徴とする特許請求の範囲第１項
または第２項記載の半導体装置の製造方法。 - （５）バイアススパッタで埋め込む絶縁物にＡｌ＿２Ｏ
＿３を使用することを特徴とする特許請求の範囲第１項
または第２項記載の半導体装置の製造方法。 - （６）バイアススパッタで埋め込む絶縁物にリンドープ
したＳｉＯ＿２を使用することを特徴とする特許請求の
範囲第１項または第２項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25619384A JPS61133641A (ja) | 1984-12-03 | 1984-12-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25619384A JPS61133641A (ja) | 1984-12-03 | 1984-12-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61133641A true JPS61133641A (ja) | 1986-06-20 |
Family
ID=17289198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25619384A Pending JPS61133641A (ja) | 1984-12-03 | 1984-12-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61133641A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01302837A (ja) * | 1988-05-31 | 1989-12-06 | Sony Corp | 半導体基板の製造方法 |
| JPH025545A (ja) * | 1988-06-24 | 1990-01-10 | Nec Corp | 半導体装置の製造方法 |
| JPH025508A (ja) * | 1988-06-24 | 1990-01-10 | Sony Corp | 半導体基板 |
| JPH025546A (ja) * | 1988-06-24 | 1990-01-10 | Nec Corp | 半導体装置の製造方法 |
| JPH02181469A (ja) * | 1989-01-05 | 1990-07-16 | Fujitsu Ltd | 半導体基板の製造方法 |
-
1984
- 1984-12-03 JP JP25619384A patent/JPS61133641A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01302837A (ja) * | 1988-05-31 | 1989-12-06 | Sony Corp | 半導体基板の製造方法 |
| JPH025545A (ja) * | 1988-06-24 | 1990-01-10 | Nec Corp | 半導体装置の製造方法 |
| JPH025508A (ja) * | 1988-06-24 | 1990-01-10 | Sony Corp | 半導体基板 |
| JPH025546A (ja) * | 1988-06-24 | 1990-01-10 | Nec Corp | 半導体装置の製造方法 |
| JPH02181469A (ja) * | 1989-01-05 | 1990-07-16 | Fujitsu Ltd | 半導体基板の製造方法 |
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