JP2770808B2 - 半導体基板及びその製造方法 - Google Patents
半導体基板及びその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板の構造
及び製造方法に関し、特にパワーＩＣに有用なＳＯＩ基
板の構造及び製造方法に関するものである。
及び製造方法に関し、特にパワーＩＣに有用なＳＯＩ基
板の構造及び製造方法に関するものである。
【０００２】
【従来の技術】基板の貼り合わせ法はＳＯＩ基板などの
多層膜構造基板作製方法として、近年その接合性の向上
とともにその用途の拡大が図られている。特に、この方
法を応用すると、多様なＳＯＩ基板が製造できる。ＳＯ
Ｉ基板は、電力制御用の高耐圧デバイスにおいて実用化
され、また、低電圧動作における高速動作が期待される
ため、次世代ＣＭＯＳデバイス用基板材料として注目さ
れている。現在、パワー素子の分野では、デバイスを高
集積化，高信頼性にするため、高耐圧，大電流のパワー
デバイスと低耐圧の制御回路素子とを同一チップ上に形
成したインテリジェントパワーＩＣの開発が盛んに行わ
れている。
多層膜構造基板作製方法として、近年その接合性の向上
とともにその用途の拡大が図られている。特に、この方
法を応用すると、多様なＳＯＩ基板が製造できる。ＳＯ
Ｉ基板は、電力制御用の高耐圧デバイスにおいて実用化
され、また、低電圧動作における高速動作が期待される
ため、次世代ＣＭＯＳデバイス用基板材料として注目さ
れている。現在、パワー素子の分野では、デバイスを高
集積化，高信頼性にするため、高耐圧，大電流のパワー
デバイスと低耐圧の制御回路素子とを同一チップ上に形
成したインテリジェントパワーＩＣの開発が盛んに行わ
れている。
【０００３】このインテリジェントパワーＩＣにおい
て、パワーデバイスの駆動電流量を向上させるには、制
御回路が形成される同じ面にソース，ゲートを、また反
対の面にドレインを形成した縦型のパワーデバイスが必
要となる。このような構造のインテリジェントパワーＩ
Ｃにおいて制御回路をＳＯＩ層上に形成することができ
るようにした部分ＳＯＩ基板が用いられる。この種の部
分ＳＯＩ基板については、特開平４−２９３５３号公
報，特開平８−６４７９０号公報により公知となってい
る。
て、パワーデバイスの駆動電流量を向上させるには、制
御回路が形成される同じ面にソース，ゲートを、また反
対の面にドレインを形成した縦型のパワーデバイスが必
要となる。このような構造のインテリジェントパワーＩ
Ｃにおいて制御回路をＳＯＩ層上に形成することができ
るようにした部分ＳＯＩ基板が用いられる。この種の部
分ＳＯＩ基板については、特開平４−２９３５３号公
報，特開平８−６４７９０号公報により公知となってい
る。
【０００４】図８は、特開平４−２９３５３号公報にて
開示されたＳＯＩ基板の製造方法（以下、第１の従来例
という）を工程順に示す断面図である。
開示されたＳＯＩ基板の製造方法（以下、第１の従来例
という）を工程順に示す断面図である。
【０００５】まず、図８（ａ）に示すようにｎ+型単結
晶シリコン基板４の一主面上にフォトリソグラフィ法に
より所定のパターンのフォトレジストを形成し、これを
マスクにしてイオンエッチング法等により浅い段差を形
成し、熱酸化又は低温ＣＶＤ等によりＳｉＯ2の絶縁膜
２を形成する。
晶シリコン基板４の一主面上にフォトリソグラフィ法に
より所定のパターンのフォトレジストを形成し、これを
マスクにしてイオンエッチング法等により浅い段差を形
成し、熱酸化又は低温ＣＶＤ等によりＳｉＯ2の絶縁膜
２を形成する。
【０００６】次に、図８（ｂ）に示すように、段差部の
凸部になった絶縁膜２を研削・研摩あるいはエッチング
により除去し、ｎ+型単結晶シリコン基板４の露出表面
と絶縁膜２の表面とを平坦にする。
凸部になった絶縁膜２を研削・研摩あるいはエッチング
により除去し、ｎ+型単結晶シリコン基板４の露出表面
と絶縁膜２の表面とを平坦にする。
【０００７】以上のようにして得られた平坦面と、他の
ｎ+型単結晶シリコン基板１の主面１の主面とを貼り合
わせ、熱処理を行い、強固に接合された１枚の複合基板
を得る（図８（ｃ））。
ｎ+型単結晶シリコン基板１の主面１の主面とを貼り合
わせ、熱処理を行い、強固に接合された１枚の複合基板
を得る（図８（ｃ））。
【０００８】次に、図８（ｃ）のＹ−Ｙ面までｎ-型単
結晶シリコン基板１を研削・研摩して、シリコン基板１
を所望の厚さとするとともにその表面を平坦化し、単結
晶シリコン活性層５を形成する。その後、その平坦化面
に絶縁膜１０を形成しフォトエッチング法により絶縁膜
１０を必要なパターンに成形し、これをマスクにしてア
ルカリエッチングを行って素子分離用の分離溝を形成し
て、縦型パワー素子形成領域と制御回路素子形成領域と
を分離するとともに、制御回路素子形成領域の単結晶シ
リコン活性層５を単結晶シリコン島９に分割する。
結晶シリコン基板１を研削・研摩して、シリコン基板１
を所望の厚さとするとともにその表面を平坦化し、単結
晶シリコン活性層５を形成する。その後、その平坦化面
に絶縁膜１０を形成しフォトエッチング法により絶縁膜
１０を必要なパターンに成形し、これをマスクにしてア
ルカリエッチングを行って素子分離用の分離溝を形成し
て、縦型パワー素子形成領域と制御回路素子形成領域と
を分離するとともに、制御回路素子形成領域の単結晶シ
リコン活性層５を単結晶シリコン島９に分割する。
【０００９】次に、熱酸化又は低温ＣＶＤ等によりｎ-
型単結晶シリコン基板１の表面にＳｉＯ2等からなる絶
縁膜１０を形成し、続いてＣＶＤ法により多結晶シリコ
ン層１１を形成する。その後、研削・研摩あるいはエッ
チングにより基板表面の多結晶シリコン層１１及び絶縁
膜１０を除去し、一方、分離溝を絶縁膜１０及び多結晶
シリコン層１１により埋め込み、素子形成領域間が絶縁
分離されたＳＯＩ基板を得る（図８（ｄ））。
型単結晶シリコン基板１の表面にＳｉＯ2等からなる絶
縁膜１０を形成し、続いてＣＶＤ法により多結晶シリコ
ン層１１を形成する。その後、研削・研摩あるいはエッ
チングにより基板表面の多結晶シリコン層１１及び絶縁
膜１０を除去し、一方、分離溝を絶縁膜１０及び多結晶
シリコン層１１により埋め込み、素子形成領域間が絶縁
分離されたＳＯＩ基板を得る（図８（ｄ））。
【００１０】次に図９を参照して特開平８−６４７９０
号公報にて開示された部分ＳＯＩ基板に関する他の従来
技術（以下、第２の従来例という）について説明する。
号公報にて開示された部分ＳＯＩ基板に関する他の従来
技術（以下、第２の従来例という）について説明する。
【００１１】まず、図９（ａ）に示すように、ｎ-型単
結晶シリコン基板１の一主面に熱酸化法などにより一様
の膜厚のシリコン酸化膜を形成し、その後、フォトリソ
グラフィ法及びドライエッチング法を適用して所定の部
分のシリコン酸化膜を除去して該部分の単結晶シリコン
面を露出させ、シリコン酸化膜をマスクにｎ-型単結晶
シリコン基板１をエッチングして浅い段差を形成する。
続いて、マスクとしたシリコン酸化膜を除去した後、浅
い段差が形成された面に一様の膜厚に絶縁膜２を形成す
る（図９（ａ））。
結晶シリコン基板１の一主面に熱酸化法などにより一様
の膜厚のシリコン酸化膜を形成し、その後、フォトリソ
グラフィ法及びドライエッチング法を適用して所定の部
分のシリコン酸化膜を除去して該部分の単結晶シリコン
面を露出させ、シリコン酸化膜をマスクにｎ-型単結晶
シリコン基板１をエッチングして浅い段差を形成する。
続いて、マスクとしたシリコン酸化膜を除去した後、浅
い段差が形成された面に一様の膜厚に絶縁膜２を形成す
る（図９（ａ））。
【００１２】次に、段差部の凸部になった絶縁膜２を研
削・研摩あるいはエッチング等により除去し、ｎ-型単
結晶シリコン基板１の単結晶シリコン露出面と絶縁膜２
の表面をほぼ平坦にする。
削・研摩あるいはエッチング等により除去し、ｎ-型単
結晶シリコン基板１の単結晶シリコン露出面と絶縁膜２
の表面をほぼ平坦にする。
【００１３】次に、ＣＶＤ法などにより多結晶シリコン
層１３を形成する。この多結晶シリコン層１３をＸ−Ｘ
面まで研磨し、鏡面化する（図９（ｂ））。
層１３を形成する。この多結晶シリコン層１３をＸ−Ｘ
面まで研磨し、鏡面化する（図９（ｂ））。
【００１４】以上のようにして得られた平坦面と、他の
ｎ-型単結晶シリコン基板１の主面とを貼り合わせ熱処
理を行い、強固に接合された１枚の複合基板を得る（図
９（ｃ））。
ｎ-型単結晶シリコン基板１の主面とを貼り合わせ熱処
理を行い、強固に接合された１枚の複合基板を得る（図
９（ｃ））。
【００１５】次に、図９（ｃ）のＹ−Ｙ面までｎ-型単
結晶シリコン基板１を研削・研磨して、シリコン基板を
所望の厚さとするとともにその表面を平坦化し、単結晶
シリコン活性層５を形成する。その後、その平坦面化に
絶縁膜を形成しフォトエッチング法により絶縁膜を必要
なパターンに成形し、これをマスクにしてアルカリエッ
チングを行って素子分離用の分離溝を形成し、縦型パワ
ー素子形成領域と制御回路素子形成領域とを分離すると
ともに、制御回路素子形成領域の単結晶シリコン活性層
５を単結晶シリコン島９に分割する。
結晶シリコン基板１を研削・研磨して、シリコン基板を
所望の厚さとするとともにその表面を平坦化し、単結晶
シリコン活性層５を形成する。その後、その平坦面化に
絶縁膜を形成しフォトエッチング法により絶縁膜を必要
なパターンに成形し、これをマスクにしてアルカリエッ
チングを行って素子分離用の分離溝を形成し、縦型パワ
ー素子形成領域と制御回路素子形成領域とを分離すると
ともに、制御回路素子形成領域の単結晶シリコン活性層
５を単結晶シリコン島９に分割する。
【００１６】次に、熱酸化又は低温ＣＶＤ等によりｎ-
型単結晶シリコン基板１の表面にＳｉＯ2等からなる絶
縁膜１０を形成し、続いてＣＶＤ法により多結晶シリコ
ン層１１を形成する。その後、研削・研摩あるいはエッ
チングにより基板表面の多結晶シリコン層１１及び絶縁
膜１０を除去し、一方、分離溝を絶縁膜１０及び多結晶
シリコン層１１により埋め込み、素子形成領域間が絶縁
分離されたＳＯＩ基板を得る（図９（ｄ））。
型単結晶シリコン基板１の表面にＳｉＯ2等からなる絶
縁膜１０を形成し、続いてＣＶＤ法により多結晶シリコ
ン層１１を形成する。その後、研削・研摩あるいはエッ
チングにより基板表面の多結晶シリコン層１１及び絶縁
膜１０を除去し、一方、分離溝を絶縁膜１０及び多結晶
シリコン層１１により埋め込み、素子形成領域間が絶縁
分離されたＳＯＩ基板を得る（図９（ｄ））。
【００１７】
【発明が解決しようとする課題】上記第１の従来例で
は、ＳＯＩ基板の一方の貼り合わせ面に単結晶シリコン
と絶縁膜とが混在しており、このような異質な材料が混
在している面を平坦化する場合、今日の研磨あるいはエ
ッチング技術では、表面の段差を１０ｎｍ以下に抑える
ことは極めて困難である。そのため、貼り合わせ面の平
坦度が不足して接合面にボイド（未接着部）が発生して
しまう。その結果、その後の熱処理時にボイド部分に剥
離が起こり、例えば縦型パワー素子が機能しえなくなる
という問題が起こる。
は、ＳＯＩ基板の一方の貼り合わせ面に単結晶シリコン
と絶縁膜とが混在しており、このような異質な材料が混
在している面を平坦化する場合、今日の研磨あるいはエ
ッチング技術では、表面の段差を１０ｎｍ以下に抑える
ことは極めて困難である。そのため、貼り合わせ面の平
坦度が不足して接合面にボイド（未接着部）が発生して
しまう。その結果、その後の熱処理時にボイド部分に剥
離が起こり、例えば縦型パワー素子が機能しえなくなる
という問題が起こる。
【００１８】また、第２の従来例では、ボイドは発生し
にくいが、多結晶シリコン層を成膜，研磨する工程が増
えるため、コストが高くなってしまうという欠点があ
る。
にくいが、多結晶シリコン層を成膜，研磨する工程が増
えるため、コストが高くなってしまうという欠点があ
る。
【００１９】本発明の目的は、縦型パワー素子が形成さ
れる領域の接合面にボイド発生のない構造を形成した半
導体基板及びその製造方法を提供することにある。
れる領域の接合面にボイド発生のない構造を形成した半
導体基板及びその製造方法を提供することにある。
【００２０】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体基板は、少なくとも対をなす２
枚の半導体基板の各々鏡面研摩面を接合面として密着接
合してなる半導体基板であって、前記対をなす一方の半
導体基板は、前記接合面となる主表面上の一部に絶縁層
を有するものであり、前記絶縁層の中央部分は、前記対
をなす他方の半導体基板の主表面と密着接合し、前記絶
縁層の中央部分以外は、前記半導体基板の主表面から後
退した位置に設けられたものである。
め、本発明に係る半導体基板は、少なくとも対をなす２
枚の半導体基板の各々鏡面研摩面を接合面として密着接
合してなる半導体基板であって、前記対をなす一方の半
導体基板は、前記接合面となる主表面上の一部に絶縁層
を有するものであり、前記絶縁層の中央部分は、前記対
をなす他方の半導体基板の主表面と密着接合し、前記絶
縁層の中央部分以外は、前記半導体基板の主表面から後
退した位置に設けられたものである。
【００２１】
【００２２】
【００２３】また前記絶縁層と前記対をなす他方の半導
体基板の接合面との間の中央部以外には、空洞が形成さ
れているものである。
体基板の接合面との間の中央部以外には、空洞が形成さ
れているものである。
【００２４】また前記対をなす半導体基板は、単結晶構
造のものである。
造のものである。
【００２５】
【００２６】また本発明に係る半導体基板の製造方法
は、絶縁層形成工程と、表層処理工程と、接合工程と、
研削・研摩工程とを有し、少なくとも対をなす２枚の半
導体基板の各々鏡面研摩面を接合面として密着接合させ
て半導体基板を製造する半導体基板の製造方法であっ
て、絶縁層形成工程は、対をなす一方の半導体基板の一
主面に絶縁層を部分的に埋め込んで形成する処理であ
り、表層処理工程は、前記絶縁層の表層部分を処理して
半導体基板の一主面から引込んだ位置に後退させる処理
であり、接合工程は、前記絶縁層が埋め込まれた一方の
半導体基板の一主面と、他方の半導体基板の鏡面研摩面
とを接合し、熱処理後に前記絶縁層の表層部分の中央部
を前記他方の半導体基板の一主面に接合する処理であ
り、研削・研摩工程は、前記一方の半導体基板を研削・
研摩して重合した半導体基板を形成する処理である。
は、絶縁層形成工程と、表層処理工程と、接合工程と、
研削・研摩工程とを有し、少なくとも対をなす２枚の半
導体基板の各々鏡面研摩面を接合面として密着接合させ
て半導体基板を製造する半導体基板の製造方法であっ
て、絶縁層形成工程は、対をなす一方の半導体基板の一
主面に絶縁層を部分的に埋め込んで形成する処理であ
り、表層処理工程は、前記絶縁層の表層部分を処理して
半導体基板の一主面から引込んだ位置に後退させる処理
であり、接合工程は、前記絶縁層が埋め込まれた一方の
半導体基板の一主面と、他方の半導体基板の鏡面研摩面
とを接合し、熱処理後に前記絶縁層の表層部分の中央部
を前記他方の半導体基板の一主面に接合する処理であ
り、研削・研摩工程は、前記一方の半導体基板を研削・
研摩して重合した半導体基板を形成する処理である。
【００２７】また前記接合工程は、酸素雰囲気中で行う
処理である。
処理である。
【００２８】本発明に係る２枚重ね合わせの半導体基板
を用いて、縦型パワー素子と制御回路素子とをモノリシ
ックに集積させた場合に、縦型パワー素子が形成される
領域の貼り合わせが平坦な面同士でなされているため、
縦型パワー素子が形成される領域の接合面にボイド（未
接着部）が発生せず、その結果、縦型パワー素子特性の
劣化を生じさせることはない。
を用いて、縦型パワー素子と制御回路素子とをモノリシ
ックに集積させた場合に、縦型パワー素子が形成される
領域の貼り合わせが平坦な面同士でなされているため、
縦型パワー素子が形成される領域の接合面にボイド（未
接着部）が発生せず、その結果、縦型パワー素子特性の
劣化を生じさせることはない。
【００２９】
【発明の実施の形態】以下、本発明を図により説明す
る。
る。
【００３０】（実施形態１）図１及び図３は、本発明の
実施形態１を工程順に説明する断面図である。図２は、
製造途中における半導体基板を示す平面図である。
実施形態１を工程順に説明する断面図である。図２は、
製造途中における半導体基板を示す平面図である。
【００３１】図３において本発明に係る半導体基板は基
本的構成として、少なくとも対をなす２枚の半導体基板
１，４の各々鏡面研摩面を接合面として密着接合してな
る半導体基板であって、対をなす一方の半導体基板１
は、前記接合面となる主表面上の一部に絶縁層（絶縁
膜）２を有するものであり、前記絶縁層２は、前記半導
体基板１の主表面から後退した位置に設けられている。
本的構成として、少なくとも対をなす２枚の半導体基板
１，４の各々鏡面研摩面を接合面として密着接合してな
る半導体基板であって、対をなす一方の半導体基板１
は、前記接合面となる主表面上の一部に絶縁層（絶縁
膜）２を有するものであり、前記絶縁層２は、前記半導
体基板１の主表面から後退した位置に設けられている。
【００３２】図３に示す半導体基板を製造する本発明に
係る半導体基板の製造方法は、基本的構成として、絶縁
層形成工程と、表層処理工程と、接合工程と、研削・研
摩工程とを有している。各工程の処理内容は下記の通り
である。
係る半導体基板の製造方法は、基本的構成として、絶縁
層形成工程と、表層処理工程と、接合工程と、研削・研
摩工程とを有している。各工程の処理内容は下記の通り
である。
【００３３】絶縁層形成工程は、対をなす一方の半導体
基板１の一主面に絶縁層２を部分的に埋め込んで形成す
る処理であり、表層処理工程は、前記絶縁層２の表層部
分を処理して半導体基板１の一主面から引込んだ位置に
後退させる処理である。
基板１の一主面に絶縁層２を部分的に埋め込んで形成す
る処理であり、表層処理工程は、前記絶縁層２の表層部
分を処理して半導体基板１の一主面から引込んだ位置に
後退させる処理である。
【００３４】また接合工程は、前記絶縁層２の表層部分
を半導体基板１の一主面から引込んだ位置に後退させた
ままで、前記絶縁層２が埋め込まれた一方の半導体基板
１の一主面と、他方の半導体基板４の鏡面研摩面とを接
合する処理であり、研削・研摩工程は、前記一方の半導
体基板１を研削・研摩して重合した半導体基板１，４を
形成する処理である。
を半導体基板１の一主面から引込んだ位置に後退させた
ままで、前記絶縁層２が埋め込まれた一方の半導体基板
１の一主面と、他方の半導体基板４の鏡面研摩面とを接
合する処理であり、研削・研摩工程は、前記一方の半導
体基板１を研削・研摩して重合した半導体基板１，４を
形成する処理である。
【００３５】次に半導体基板１としてｎ-型単結晶シリ
コン基板、半導体基板４としてｎ+型単結晶シリコン基
板をそれぞれ用い、縦型パワー素子と制御回路素子とを
モノリシックに集積化するのに最適な半導体基板の場合
を例にとって本発明の製造方法を工程順に説明する。
コン基板、半導体基板４としてｎ+型単結晶シリコン基
板をそれぞれ用い、縦型パワー素子と制御回路素子とを
モノリシックに集積化するのに最適な半導体基板の場合
を例にとって本発明の製造方法を工程順に説明する。
【００３６】図１（ａ）に示すように５インチ径，厚さ
約６００μｍ，抵抗率約１Ωｃｍのｎ-型単結晶シリコ
ン基板１を用意する。次に図１（ａ）及び図２に示すよ
うにｎ-型単結晶シリコン基板１の一方の主表面の一部
に選択酸化（ＬＯＣＯＳ）法によって約２μｍの厚さの
絶縁膜（絶縁層）２を形成する。尚、図２はｎ-型単結
晶シリコン基板１を示す平面図であり、図１（ａ）は図
２のＡ−Ａ線断面図である。
約６００μｍ，抵抗率約１Ωｃｍのｎ-型単結晶シリコ
ン基板１を用意する。次に図１（ａ）及び図２に示すよ
うにｎ-型単結晶シリコン基板１の一方の主表面の一部
に選択酸化（ＬＯＣＯＳ）法によって約２μｍの厚さの
絶縁膜（絶縁層）２を形成する。尚、図２はｎ-型単結
晶シリコン基板１を示す平面図であり、図１（ａ）は図
２のＡ−Ａ線断面図である。
【００３７】次に図１（ｂ）に示すように、ＨＦ系のエ
ッチング液で絶縁膜２を厚さ０．８μｍまで薄膜化し、
絶縁膜２の表面を単結晶シリコン基板１の接合面１ａよ
りも低くする、すなわち絶縁膜２の表面をシリコン基板
１の接合面（一主面）１ａから引込んだ位置に後退させ
る。
ッチング液で絶縁膜２を厚さ０．８μｍまで薄膜化し、
絶縁膜２の表面を単結晶シリコン基板１の接合面１ａよ
りも低くする、すなわち絶縁膜２の表面をシリコン基板
１の接合面（一主面）１ａから引込んだ位置に後退させ
る。
【００３８】次に図１（ｃ）に示すように、５インチ
径，厚さ約６００μｍ，抵抗率約０．０１〜０．０２Ω
ｃｍのｎ+型単結晶シリコン基板４を用意し、絶縁膜２
の表層部分を半導体基板１の一主面から引込んだ位置に
後退させたままで、ｎ+型単結晶シリコン基板４の接合
面４ａとｎ-型単結晶シリコン基板１上の絶縁膜２が形
成されている接合面１ａとを大気中，室温環境で向い合
わせて接合する。なお、接合は酸素雰囲気中で行っても
よい。その後、接合を強固にするため１１００〜１２０
０℃，約２時間程度の熱処理を行う。基板１，４を接合
した際に絶縁層２の表層部分と基板４の接合面４ａとの
間には、厚さ０．２μｍの空洞３が形成される。なお、
この空洞３の厚さは絶縁膜２のエッチング量を調整する
ことによって０〜０．５μｍ程度であればよい。
径，厚さ約６００μｍ，抵抗率約０．０１〜０．０２Ω
ｃｍのｎ+型単結晶シリコン基板４を用意し、絶縁膜２
の表層部分を半導体基板１の一主面から引込んだ位置に
後退させたままで、ｎ+型単結晶シリコン基板４の接合
面４ａとｎ-型単結晶シリコン基板１上の絶縁膜２が形
成されている接合面１ａとを大気中，室温環境で向い合
わせて接合する。なお、接合は酸素雰囲気中で行っても
よい。その後、接合を強固にするため１１００〜１２０
０℃，約２時間程度の熱処理を行う。基板１，４を接合
した際に絶縁層２の表層部分と基板４の接合面４ａとの
間には、厚さ０．２μｍの空洞３が形成される。なお、
この空洞３の厚さは絶縁膜２のエッチング量を調整する
ことによって０〜０．５μｍ程度であればよい。
【００３９】その後、図３（ａ）に示すように、図１
（ｃ）のＹ−Ｙ面までｎ-型単結晶シリコン基板１を研
削・研磨して、シリコン基板１を所望の厚さとするとと
もにその表面を平坦化し、基板１に単結晶シリコン活性
層５を形成する。次に図３（ｂ）に示すように、熱酸化
法あるいはＣＶＤ法などにより一様の膜厚にシリコン酸
化膜を単結晶シリコン活性層５上に形成し、そのシリコ
ン酸化膜のパターニングを行って不要箇所のシリコン酸
化膜を除去する。次に、そのパターニング後のシリコン
酸化膜をマスクにしてアルカリエッチングあるいはリア
クティブイオンエッチング（ＲＩＥ）により単結晶シリ
コン活性層５の一部に素子分離用の分離溝６を形成し、
単結晶シリコン活性層５を分離溝６により縦型パワー素
子形成領域７と制御回路素子形成領域８とに分離し、か
つ制御回路素子形成領域８における単結晶シリコン活性
層５を絶縁層２上で単結晶シリコン島９に分割する。そ
の後、マスクとして使用した前記シリコン酸化膜を除去
する。
（ｃ）のＹ−Ｙ面までｎ-型単結晶シリコン基板１を研
削・研磨して、シリコン基板１を所望の厚さとするとと
もにその表面を平坦化し、基板１に単結晶シリコン活性
層５を形成する。次に図３（ｂ）に示すように、熱酸化
法あるいはＣＶＤ法などにより一様の膜厚にシリコン酸
化膜を単結晶シリコン活性層５上に形成し、そのシリコ
ン酸化膜のパターニングを行って不要箇所のシリコン酸
化膜を除去する。次に、そのパターニング後のシリコン
酸化膜をマスクにしてアルカリエッチングあるいはリア
クティブイオンエッチング（ＲＩＥ）により単結晶シリ
コン活性層５の一部に素子分離用の分離溝６を形成し、
単結晶シリコン活性層５を分離溝６により縦型パワー素
子形成領域７と制御回路素子形成領域８とに分離し、か
つ制御回路素子形成領域８における単結晶シリコン活性
層５を絶縁層２上で単結晶シリコン島９に分割する。そ
の後、マスクとして使用した前記シリコン酸化膜を除去
する。
【００４０】次に図３（ｃ）に示すように熱酸化又は低
温ＣＶＤ等によりｎ-型単結晶シリコン基板１の表面全
面にＳｉＯ2等からなる絶縁膜１０を形成し、続いてＣ
ＶＤ法により多結晶シリコン層１１を分離溝６内に形成
する。しかる後、研削・研摩あるいはエッチングにより
シリコン基板１の表面上の多結晶シリコン層１１及び絶
縁膜１０を除去し、一方、分離溝６内を絶縁膜１０及び
多結晶シリコン層１１により埋め込み、各素子形成領域
間が絶縁分離されたＳＯＩ基板を得る。
温ＣＶＤ等によりｎ-型単結晶シリコン基板１の表面全
面にＳｉＯ2等からなる絶縁膜１０を形成し、続いてＣ
ＶＤ法により多結晶シリコン層１１を分離溝６内に形成
する。しかる後、研削・研摩あるいはエッチングにより
シリコン基板１の表面上の多結晶シリコン層１１及び絶
縁膜１０を除去し、一方、分離溝６内を絶縁膜１０及び
多結晶シリコン層１１により埋め込み、各素子形成領域
間が絶縁分離されたＳＯＩ基板を得る。
【００４１】（実施形態２）図４は、本発明の実施形態
２を工程順に説明するための縦断面図である。図１
（ｃ）に示す貼り合わせ基板の接合してない面から研削
・研磨し、単結晶シリコン活性層５を形成する（図４
（ａ））。続いてフォトリソグラフィ法を適用して、フ
ォトレジストパターンを形成し、これをマスクにしてボ
ロンを高濃度に注入してＰ+型分離領域１２を形成する
（図４（ｂ））。これより、縦型パワー素子形成領域７
と制御回路素子形成領域８とに分離し、かつ制御回路素
子形成領域８における単結晶シリコン活性層５を絶縁層
２上で単結晶シリコン島９に分割する。
２を工程順に説明するための縦断面図である。図１
（ｃ）に示す貼り合わせ基板の接合してない面から研削
・研磨し、単結晶シリコン活性層５を形成する（図４
（ａ））。続いてフォトリソグラフィ法を適用して、フ
ォトレジストパターンを形成し、これをマスクにしてボ
ロンを高濃度に注入してＰ+型分離領域１２を形成する
（図４（ｂ））。これより、縦型パワー素子形成領域７
と制御回路素子形成領域８とに分離し、かつ制御回路素
子形成領域８における単結晶シリコン活性層５を絶縁層
２上で単結晶シリコン島９に分割する。
【００４２】実施形態２は、縦型パワー素子形成領域７
と制御回路素子領域８との間の絶縁耐圧が低くてよい場
合に適用できるものであり、実施形態１の場合のような
分離溝６を用いた素子分離工程を削除することができる
ため、工程を簡素化することができる。
と制御回路素子領域８との間の絶縁耐圧が低くてよい場
合に適用できるものであり、実施形態１の場合のような
分離溝６を用いた素子分離工程を削除することができる
ため、工程を簡素化することができる。
【００４３】（実施形態３）図５，図６は、本発明の実
施形態３を工程順に説明する断面図である。図６におい
て本発明に係る半導体基板は基本的構成として、少なく
とも対をなす２枚の半導体基板１，４の各々鏡面研磨面
を接合面として密着接合してなる半導体基板であって、
対をなす一方半導体基板１は前記接合面となる主表面上
の一部に絶縁層（絶縁膜）２を有するものであり、前記
絶縁層２の一部２ａは、前記半導体基板１の主表面から
後退した位置に設けられ、前記絶縁層２の他の部分２ｂ
は、前記半導体基板４の主表面と密着している。
施形態３を工程順に説明する断面図である。図６におい
て本発明に係る半導体基板は基本的構成として、少なく
とも対をなす２枚の半導体基板１，４の各々鏡面研磨面
を接合面として密着接合してなる半導体基板であって、
対をなす一方半導体基板１は前記接合面となる主表面上
の一部に絶縁層（絶縁膜）２を有するものであり、前記
絶縁層２の一部２ａは、前記半導体基板１の主表面から
後退した位置に設けられ、前記絶縁層２の他の部分２ｂ
は、前記半導体基板４の主表面と密着している。
【００４４】図６に示す半導体基板を製造する本発明に
係る半導体基板の製造方法は、基本的構成として、絶縁
層形成工程と、表面処理工程と、接合工程と、研削・研
磨工程とを有している。また各工程の処理内容は下記の
通りである。
係る半導体基板の製造方法は、基本的構成として、絶縁
層形成工程と、表面処理工程と、接合工程と、研削・研
磨工程とを有している。また各工程の処理内容は下記の
通りである。
【００４５】絶縁膜形成工程は、対をなす一方の半導体
基板１の一主面に絶縁層２を部分的に埋め込んで形成す
る処理であり、表面処理工程は、前記絶縁層２の表層部
分を処理して半導体基板１の一主表面から引込んだ位置
に後退させる処理である。この際、前記絶縁層２の表層
部分を処理して半導体基板１の一主面から引込んだ位置
に後退させる深さは０．１μｍ以下にする。
基板１の一主面に絶縁層２を部分的に埋め込んで形成す
る処理であり、表面処理工程は、前記絶縁層２の表層部
分を処理して半導体基板１の一主表面から引込んだ位置
に後退させる処理である。この際、前記絶縁層２の表層
部分を処理して半導体基板１の一主面から引込んだ位置
に後退させる深さは０．１μｍ以下にする。
【００４６】また接合工程は、前記絶縁層２の表層部分
の一部２ａを半導体基板１の一主面から引込んだ位置に
後退させ、かつ絶縁層２の表層部分の残りの部分２ｂを
相手側の半導体基板４に密着させて、絶縁層２が埋め込
まれた一方の半導体基板１の一主面と、他方の半導体基
板４の鏡面研磨面とを接合する処理であり、研削・研磨
工程は、前記一方の半導体基板１を研削・研磨して重合
した半導体基板１，４を形成する処理である。
の一部２ａを半導体基板１の一主面から引込んだ位置に
後退させ、かつ絶縁層２の表層部分の残りの部分２ｂを
相手側の半導体基板４に密着させて、絶縁層２が埋め込
まれた一方の半導体基板１の一主面と、他方の半導体基
板４の鏡面研磨面とを接合する処理であり、研削・研磨
工程は、前記一方の半導体基板１を研削・研磨して重合
した半導体基板１，４を形成する処理である。
【００４７】次に半導体基板１としてｎ-型単結晶シリ
コン基板，半導体基板４としてｎ+型単結晶シリコン基
板をそれぞれ用い、縦型パワー素子と制御回路素子とを
モノリシックに集積化するのに最適な半導体基板の場合
を例にとって本発明の製造方法を工程順に説明する。
コン基板，半導体基板４としてｎ+型単結晶シリコン基
板をそれぞれ用い、縦型パワー素子と制御回路素子とを
モノリシックに集積化するのに最適な半導体基板の場合
を例にとって本発明の製造方法を工程順に説明する。
【００４８】図５（ａ）に示すように５インチ系，厚さ
約６００μｍ，抵抗率約１Ωｃｍのｎ-型単結晶シリコ
ン基板１を用意する。次に図５（ａ）及び図２に示すよ
うにｎ-型単結晶シリコン基板１の一方の主表面の一部
に選択酸化（ＬＯＣＯＳ）法によって約２μｍの厚さの
絶縁膜（絶縁層）２を形成する。
約６００μｍ，抵抗率約１Ωｃｍのｎ-型単結晶シリコ
ン基板１を用意する。次に図５（ａ）及び図２に示すよ
うにｎ-型単結晶シリコン基板１の一方の主表面の一部
に選択酸化（ＬＯＣＯＳ）法によって約２μｍの厚さの
絶縁膜（絶縁層）２を形成する。
【００４９】次に図５（ｂ）に示すように、ＨＦ系のエ
ッチング液で絶縁膜２を厚さ０．９まで薄膜化し、絶縁
膜２の表面を単結晶シリコン基板１の接合面１ａよりも
低くする、すなわち絶縁膜２の表面をシリコン基板１の
接合面（一主面）１ａから引込んだ位置に後退させる。
ッチング液で絶縁膜２を厚さ０．９まで薄膜化し、絶縁
膜２の表面を単結晶シリコン基板１の接合面１ａよりも
低くする、すなわち絶縁膜２の表面をシリコン基板１の
接合面（一主面）１ａから引込んだ位置に後退させる。
【００５０】次に図５（ｃ）に示すように、５インチ
径，厚さ約６００μｍ，抵抗率約０．０１〜０．００２
Ωｃｍのｎ+型単結晶シリコン基板４を用意し、ｎ+型単
結晶シリコン基板４の接合面４ａと、ｎ-型単結晶シリ
コン基板１上の絶縁膜２が形成されている接合面１ａと
を大気中、室温環境で向かい合わせて接合処理を行な
う。尚、接合は酸素雰囲気中で行ってもよい。なお基板
１，４を向かい合わせて接合処理を行なう際に、絶縁層
２と基板４の接合面４ａとの間には、厚さ０．１μｍの
空洞３を確保する。この際、空洞３の厚さは絶縁膜２の
エッチング量を調整することによって０〜０．１２μｍ
にする必要がある。
径，厚さ約６００μｍ，抵抗率約０．０１〜０．００２
Ωｃｍのｎ+型単結晶シリコン基板４を用意し、ｎ+型単
結晶シリコン基板４の接合面４ａと、ｎ-型単結晶シリ
コン基板１上の絶縁膜２が形成されている接合面１ａと
を大気中、室温環境で向かい合わせて接合処理を行な
う。尚、接合は酸素雰囲気中で行ってもよい。なお基板
１，４を向かい合わせて接合処理を行なう際に、絶縁層
２と基板４の接合面４ａとの間には、厚さ０．１μｍの
空洞３を確保する。この際、空洞３の厚さは絶縁膜２の
エッチング量を調整することによって０〜０．１２μｍ
にする必要がある。
【００５１】その接合を強固にするため１１００℃から
１２００℃，約２時間程度の熱処理を行う。この熱処理
により、図５（ｄ）に示すように、絶縁膜２の中央部２
ｂは、基板４の接合面４ａと密着接合され、絶縁膜２の
周辺部２ａは、基板４の接合面４ａから離れて後退した
ままとなり、空洞３は、絶縁膜２の周辺部２ａに対応す
る部分のみに残る。
１２００℃，約２時間程度の熱処理を行う。この熱処理
により、図５（ｄ）に示すように、絶縁膜２の中央部２
ｂは、基板４の接合面４ａと密着接合され、絶縁膜２の
周辺部２ａは、基板４の接合面４ａから離れて後退した
ままとなり、空洞３は、絶縁膜２の周辺部２ａに対応す
る部分のみに残る。
【００５２】その後、図６（ａ）に示すように、図５
（ｄ）のＹ−Ｙ面までｎ-型単結晶シリコン基板１を研
削・研磨して、ｎ-型単結晶シリコン基板１を所望の厚
さとするとともにその表面を平坦化し、基板１に単結晶
シリコン活性層５を形成する。
（ｄ）のＹ−Ｙ面までｎ-型単結晶シリコン基板１を研
削・研磨して、ｎ-型単結晶シリコン基板１を所望の厚
さとするとともにその表面を平坦化し、基板１に単結晶
シリコン活性層５を形成する。
【００５３】次に図６（ｂ），（ｃ）に示すように、実
施形態１と同様に単結晶シリコン活性層５の一部に素子
分離用の分離溝６を形成し、単結晶シリコン活性層５を
分離溝６により縦型パワー素子形成領域７と制御回路素
子形成領域８とに分離し、かつ制御回路素子形成領域８
における単結晶シリコン活性層５を絶縁層２上で単結晶
シリコン島９に分割する。その後、実施形態１と同様に
分離溝６内を絶縁膜１０及び多結晶シリコン層１１によ
り埋め込み、各素子形成領域間が絶縁分離されたＳＯＩ
基板を得る。
施形態１と同様に単結晶シリコン活性層５の一部に素子
分離用の分離溝６を形成し、単結晶シリコン活性層５を
分離溝６により縦型パワー素子形成領域７と制御回路素
子形成領域８とに分離し、かつ制御回路素子形成領域８
における単結晶シリコン活性層５を絶縁層２上で単結晶
シリコン島９に分割する。その後、実施形態１と同様に
分離溝６内を絶縁膜１０及び多結晶シリコン層１１によ
り埋め込み、各素子形成領域間が絶縁分離されたＳＯＩ
基板を得る。
【００５４】なお、図５及び図６に示す実施形態では、
分離溝６を使用して各素子形成領域間を絶縁分離した
が、図７に示すように実施形態２と同様にＰ+型分離領
域１２を形成して各素子形成領域間を絶縁分離してもよ
い。
分離溝６を使用して各素子形成領域間を絶縁分離した
が、図７に示すように実施形態２と同様にＰ+型分離領
域１２を形成して各素子形成領域間を絶縁分離してもよ
い。
【００５５】実施形態３では、絶縁膜２の中央部２ｂ
は、基板４の接合面４ａと接合されているため、実施形
態１及び実施形態２のＳＯＩ基板に比べて、絶縁膜２か
ら相手側基板への熱伝導性が良く、制御回路素子領域８
に形成される制御素子の温度上昇による誤動作を起こり
にくくすることができ、また制御回路素子領域８の機械
的強度を高くすることができる。
は、基板４の接合面４ａと接合されているため、実施形
態１及び実施形態２のＳＯＩ基板に比べて、絶縁膜２か
ら相手側基板への熱伝導性が良く、制御回路素子領域８
に形成される制御素子の温度上昇による誤動作を起こり
にくくすることができ、また制御回路素子領域８の機械
的強度を高くすることができる。
【００５６】
【発明の効果】以上説明したように本発明は、縦型パワ
ー素子と制御回路素子とをモノリシックに集積化するた
めの半導体基板に適用した場合に、縦型パワー素子が形
成される領域の貼り合わせが平坦な単結晶シリコン面同
士でなされているため、縦型パワー素子が形成される領
域の接合面にボイド（未接着部）が発生せず、その結
果、縦型パワー素子特性の劣化を生じさせないようにす
ることができる。したがって、本発明によれば、信頼性
の高いパワーＩＣを提供することが可能となる。
ー素子と制御回路素子とをモノリシックに集積化するた
めの半導体基板に適用した場合に、縦型パワー素子が形
成される領域の貼り合わせが平坦な単結晶シリコン面同
士でなされているため、縦型パワー素子が形成される領
域の接合面にボイド（未接着部）が発生せず、その結
果、縦型パワー素子特性の劣化を生じさせないようにす
ることができる。したがって、本発明によれば、信頼性
の高いパワーＩＣを提供することが可能となる。
【００５７】また、多結晶シリコン層を成膜，研磨する
工程がないため、基板製造コストを低く抑えることがで
きる。
工程がないため、基板製造コストを低く抑えることがで
きる。
【００５８】さらに絶縁層の一部は、相手側半導体基板
と接合されているため、絶縁層から相手側半導体基板へ
の熱伝導性が良く、制御回路素子領域に形成される制御
素子の温度上昇による誤動作を起こりにくくすることが
でき、また制御回路素子領域の機械的強度を高くするこ
とができる。
と接合されているため、絶縁層から相手側半導体基板へ
の熱伝導性が良く、制御回路素子領域に形成される制御
素子の温度上昇による誤動作を起こりにくくすることが
でき、また制御回路素子領域の機械的強度を高くするこ
とができる。
【図１】本発明の実施形態１に係る半導体基板の製造方
法を工程順に説明するための断面図である。
法を工程順に説明するための断面図である。
【図２】本発明の実施形態１に係る半導体基板の製造方
法の過程における基板を示す平面図である。
法の過程における基板を示す平面図である。
【図３】本発明の実施形態１に係る半導体基板の製造方
法を工程順に説明するための断面図である。
法を工程順に説明するための断面図である。
【図４】本発明の実施形態２に係る半導体基板の製造方
法を工程順に説明するための断面図である。
法を工程順に説明するための断面図である。
【図５】本発明の実施形態３に係る半導体基板の製造方
法を工程順に説明するための断面図である。
法を工程順に説明するための断面図である。
【図６】本発明の実施形態３に係る半導体基板の製造方
法を工程順に説明するための断面図である。
法を工程順に説明するための断面図である。
【図７】本発明の実施形態３に係る半導体基板の製造方
法に図４に示した半導体基板の製造方法を適用した場合
を工程順に説明するための断面図である。
法に図４に示した半導体基板の製造方法を適用した場合
を工程順に説明するための断面図である。
【図８】従来例の製造方法を説明するための断面図であ
る。
る。
【図９】従来例の別の製造方法を説明するための断面図
である。
である。
【符号の説明】 １ ｎ-型単結晶シリコン基板 ２，１０ 絶縁膜 ３ 空洞 ４ ｎ+型単結晶シリコン基板 ５ 単結晶シリコン活性層 ６ 分離溝 ７ 縦型パワー素子形成領域 ８ 制御回路素子形成領域 ９ 単結晶シリコン島 １１，１３ 多結晶シリコン層 １２ Ｐ+型分離領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/76 - 21/765 H01L 29/78 H01L 21/02 H01L 27/12 H01L 21/336
Claims (5)
- 【請求項１】 少なくとも対をなす２枚の半導体基板の
各々鏡面研摩面を接合面として密着接合してなる半導体
基板であって、 前記対をなす一方の半導体基板は、前記接合面となる主
表面上の一部に絶縁層を有するものであり、 前記絶縁層の中央部分は、前記対をなす他方の半導体基
板の主表面と密着接合し、 前記絶縁層の中央部分以外は、前記半導体基板の主表面
から後退した位置に設けられたものであることを特徴と
する半導体基板。 - 【請求項２】 前記絶縁層と前記対をなす他方の半導体
基板の接合面との間の中央部以外には、空洞が形成され
ているものであることを特徴とする請求項１に記載の半
導体基板。 - 【請求項３】 前記対をなす半導体基板は、単結晶構造
のものであることを特徴とする請求項１又は２に記載の
半導体基板。 - 【請求項４】 絶縁層形成工程と、表層処理工程と、接
合工程と、研削・研摩工程とを有し、少なくとも対をな
す２枚の半導体基板の各々鏡面研摩面を接合面として密
着接合させて半導体基板を製造する半導体基板の製造方
法であって、絶縁層形成工程は、対をなす一方の半導体
基板の一主面に絶縁層を部分的に埋め込んで形成する処
理であり、 表層処理工程は、前記絶縁層の表層部分を処理して半導
体基板の一主面から引込んだ位置に後退させる処理であ
り、 接合工程は、前記絶縁層が埋め込まれた一方の半導体基
板の一主面と、他方の半導体基板の鏡面研摩面とを接合
し、熱処理後に前記絶縁層の表層部分の中央部を前記他
方の半導体基板の一主面に接合する処理であり、 研削・研摩工程は、前記一方の半導体基板を研削・研摩
して重合した半導体基板を形成する処理であることを特
徴とする半導体基板の製造方法。 - 【請求項５】 前記接合工程は、酸素雰囲気中で行う処
理であることを特徴とする請求項４に記載の半導体基板
の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7343252A JP2770808B2 (ja) | 1995-03-13 | 1995-12-28 | 半導体基板及びその製造方法 |
| US08/774,424 US5844294A (en) | 1995-12-28 | 1996-12-30 | Semiconductor substrate with SOI structure |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5263895 | 1995-03-13 | ||
| JP7-52638 | 1995-03-13 | ||
| JP7343252A JP2770808B2 (ja) | 1995-03-13 | 1995-12-28 | 半導体基板及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08330554A JPH08330554A (ja) | 1996-12-13 |
| JP2770808B2 true JP2770808B2 (ja) | 1998-07-02 |
Family
ID=26393266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7343252A Expired - Fee Related JP2770808B2 (ja) | 1995-03-13 | 1995-12-28 | 半導体基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2770808B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009532865A (ja) | 2006-03-31 | 2009-09-10 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Ｓｏｉトランジスタならびにバルクトランジスタを備えた半導体デバイスとその製造方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3114643B2 (ja) * | 1997-02-20 | 2000-12-04 | 日本電気株式会社 | 半導体基板の構造および製造方法 |
| JP2003203967A (ja) | 2001-12-28 | 2003-07-18 | Toshiba Corp | 部分ｓｏｉウェーハの製造方法、半導体装置及びその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5013155A (ja) * | 1973-06-06 | 1975-02-12 | ||
| JP2794702B2 (ja) * | 1987-11-30 | 1998-09-10 | 株式会社デンソー | 半導体装置の製造方法 |
| JPH06334028A (ja) * | 1993-05-25 | 1994-12-02 | Nippondenso Co Ltd | 誘電体分離基板の製造方法 |
-
1995
- 1995-12-28 JP JP7343252A patent/JP2770808B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009532865A (ja) | 2006-03-31 | 2009-09-10 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Ｓｏｉトランジスタならびにバルクトランジスタを備えた半導体デバイスとその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08330554A (ja) | 1996-12-13 |
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