JPH1074830A - Ｓｏｉ基板およびその製造方法 - Google Patents
Ｓｏｉ基板およびその製造方法Info
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- JPH1074830A JPH1074830A JP23037296A JP23037296A JPH1074830A JP H1074830 A JPH1074830 A JP H1074830A JP 23037296 A JP23037296 A JP 23037296A JP 23037296 A JP23037296 A JP 23037296A JP H1074830 A JPH1074830 A JP H1074830A
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Abstract
(57)【要約】 （修正有）
【課題】張り合わせＳＯＩ基板の接合面でボイド発生が
なく、デバイス作製工程で割れや欠けの発生しない構造
のＳＯＩ基板およびその製造方法を提供する。 【解決手段】第１の半導体基板１の主面の所定の領域に
設けられた凹部に熱流動性のある絶縁層３が形成され、
前記第１の半導体基板１の主面と前記絶縁層の表面とで
第２の半導体基板５に接着され、前記第１の半導体基板
の裏面が研削研磨あるいはエッチングされて所定の膜厚
のＳＯＩ層７が形成されている。
なく、デバイス作製工程で割れや欠けの発生しない構造
のＳＯＩ基板およびその製造方法を提供する。 【解決手段】第１の半導体基板１の主面の所定の領域に
設けられた凹部に熱流動性のある絶縁層３が形成され、
前記第１の半導体基板１の主面と前記絶縁層の表面とで
第２の半導体基板５に接着され、前記第１の半導体基板
の裏面が研削研磨あるいはエッチングされて所定の膜厚
のＳＯＩ層７が形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板の構造
およびその製造方法に関し、特にパワーデバイスに有用
となるＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔ
ｏｒ）基板に関する。
およびその製造方法に関し、特にパワーデバイスに有用
となるＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔ
ｏｒ）基板に関する。
【０００２】
【従来の技術】シリコン基板の張り合わせ法は、多層膜
構造の基板、特にＳＯＩ基板の作製方法として注目され
てその開発が進められている。
構造の基板、特にＳＯＩ基板の作製方法として注目され
てその開発が進められている。
【０００３】この張り合わせＳＯＩ基板は、電力制御用
機器に用いられる高耐圧デバイスにおいて実用化され、
低電圧動作の次世代のＣＭＯＳデバイス用の基板として
もその研究開発が盛んになってきている。このような中
で、パワーデバイスの分野において高耐圧デバイスが実
用化された実績を基に、高機能化、高集積化、高信頼性
を目指したインテリジェントパワーＩＣ基板への張り合
わせＳＯＩ基板の展開が活発化してきた。このインテリ
ジェントパワーＩＣにおいては、高耐圧で且つ大電流動
作のパワーデバイスとこのパワーデバイスを制御するた
めの周辺回路を構成するＣＭＯＳデバイスが混載される
ことが必要になる。そこで、このパワーデバイスと周辺
回路を構成するＣＭＯＳデバイスとを同一チップ上に形
成し、これらを互いに完全に絶縁分離するために張り合
わせＳＯＩ基板が用いられるようになってきた。
機器に用いられる高耐圧デバイスにおいて実用化され、
低電圧動作の次世代のＣＭＯＳデバイス用の基板として
もその研究開発が盛んになってきている。このような中
で、パワーデバイスの分野において高耐圧デバイスが実
用化された実績を基に、高機能化、高集積化、高信頼性
を目指したインテリジェントパワーＩＣ基板への張り合
わせＳＯＩ基板の展開が活発化してきた。このインテリ
ジェントパワーＩＣにおいては、高耐圧で且つ大電流動
作のパワーデバイスとこのパワーデバイスを制御するた
めの周辺回路を構成するＣＭＯＳデバイスが混載される
ことが必要になる。そこで、このパワーデバイスと周辺
回路を構成するＣＭＯＳデバイスとを同一チップ上に形
成し、これらを互いに完全に絶縁分離するために張り合
わせＳＯＩ基板が用いられるようになってきた。
【０００４】このような張り合わせＳＯＩ基板について
は特開平４−２９３５３号公報に記載されているもの
（以下、第１の従来例と記す）と特願平６−１５６４５
１号に記載されているもの（以下、第２の従来例と記
す）がある。
は特開平４−２９３５３号公報に記載されているもの
（以下、第１の従来例と記す）と特願平６−１５６４５
１号に記載されているもの（以下、第２の従来例と記
す）がある。
【０００５】以下、これらの公開公報に記載された従来
の技術について説明する。図９は、第１の従来例を説明
するための工程順の断面図である。
の技術について説明する。図９は、第１の従来例を説明
するための工程順の断面図である。
【０００６】先ず、図９（ａ）に示すようにｎ+ 型単結
晶シリコン基板１０１表面が、フォトリソグラフィ技術
とドライエッチング技術とで選択的にエッチングされ
る。そして、ｎ+ 型単結晶シリコン基板１０１表面に浅
い段差が形成される。次に、この段差の形成されたｎ+
型単結晶シリコン基板１０１表面に絶縁層１０２が形成
される。この絶縁層１０２は熱酸化あるいは化学気相成
長（ＣＶＤ）法で形成されるシリコン酸化膜である。
晶シリコン基板１０１表面が、フォトリソグラフィ技術
とドライエッチング技術とで選択的にエッチングされ
る。そして、ｎ+ 型単結晶シリコン基板１０１表面に浅
い段差が形成される。次に、この段差の形成されたｎ+
型単結晶シリコン基板１０１表面に絶縁層１０２が形成
される。この絶縁層１０２は熱酸化あるいは化学気相成
長（ＣＶＤ）法で形成されるシリコン酸化膜である。
【０００７】次に、図９（ｂ）に示すように、段差部の
凸部に形成された絶縁層１０２は、研削研磨あるいはエ
ッチングで選択的に除去される。このようにして、ｎ+
型単結晶シリコン基板１０１の露出面１０３と絶縁層１
０２表面とが平坦化され同一面になるようにされる。
凸部に形成された絶縁層１０２は、研削研磨あるいはエ
ッチングで選択的に除去される。このようにして、ｎ+
型単結晶シリコン基板１０１の露出面１０３と絶縁層１
０２表面とが平坦化され同一面になるようにされる。
【０００８】次に、図９（ｃ）に示すようにｎ+ 型単結
晶シリコン基板１０１上にｎ- 型単結晶シリコン基板１
０４が張り合わされる。そして、熱処理が施され強固に
接合された１枚の複合基板が得られる。
晶シリコン基板１０１上にｎ- 型単結晶シリコン基板１
０４が張り合わされる。そして、熱処理が施され強固に
接合された１枚の複合基板が得られる。
【０００９】次に、図９（ｃ）に記したＸ−Ｙ面までｎ
- 型単結晶シリコン基板１０４は研削研磨される。そし
て、ｎ- 型単結晶シリコン基板１０４は所望の膜厚に形
成されるとともにその表面は平坦化される。このように
して、単結晶シリコンの活性層が形成されるようにな
る。以下、この活性層をＳＯＩ層ということにする。
- 型単結晶シリコン基板１０４は研削研磨される。そし
て、ｎ- 型単結晶シリコン基板１０４は所望の膜厚に形
成されるとともにその表面は平坦化される。このように
して、単結晶シリコンの活性層が形成されるようにな
る。以下、この活性層をＳＯＩ層ということにする。
【００１０】次に、絶縁層１０２上に位置するＳＯＩ層
の所定の領域がエッチングされ、絶縁層１０２に達する
分離溝が形成される。そして、この分離溝の表面は酸化
され、図９（ｄ）に示すように、分離絶縁膜１０５が形
成される。さらに、この分離溝は多結晶シリコン膜１０
６で充填される。このようにして、島状のＳＯＩ層１０
７ａが形成される。
の所定の領域がエッチングされ、絶縁層１０２に達する
分離溝が形成される。そして、この分離溝の表面は酸化
され、図９（ｄ）に示すように、分離絶縁膜１０５が形
成される。さらに、この分離溝は多結晶シリコン膜１０
６で充填される。このようにして、島状のＳＯＩ層１０
７ａが形成される。
【００１１】このような張り合わせＳＯＩ基板において
は、ＳＯＩ層１０７とｎ+ 型単結晶シリコン基板１０１
とを用いてパワーデバイスである縦型の高耐圧ＭＯＳト
ランジスタが形成される。また、島状のＳＯＩ層１０７
ａに制御用のＣＭＯＳデバイスが形成される。
は、ＳＯＩ層１０７とｎ+ 型単結晶シリコン基板１０１
とを用いてパワーデバイスである縦型の高耐圧ＭＯＳト
ランジスタが形成される。また、島状のＳＯＩ層１０７
ａに制御用のＣＭＯＳデバイスが形成される。
【００１２】次に、図１０を用いて第２の従来例を説明
する。図１０は第２の従来例を説明するための工程順の
断面図である。
する。図１０は第２の従来例を説明するための工程順の
断面図である。
【００１３】図１０（ａ）に示すようにｎ- 型単結晶シ
リコン基板２０１表面が、第１の従来例と同様にして選
択的にエッチングされる。そして、ｎ- 型単結晶シリコ
ン基板２０１表面に浅い段差が形成される。次に、この
段差の形成されたｎ- 型単結晶シリコン基板２０１表面
に絶縁層２０２が形成される。この絶縁層２０２は熱酸
化あるいはＣＶＤ法で形成されるシリコン酸化膜であ
る。
リコン基板２０１表面が、第１の従来例と同様にして選
択的にエッチングされる。そして、ｎ- 型単結晶シリコ
ン基板２０１表面に浅い段差が形成される。次に、この
段差の形成されたｎ- 型単結晶シリコン基板２０１表面
に絶縁層２０２が形成される。この絶縁層２０２は熱酸
化あるいはＣＶＤ法で形成されるシリコン酸化膜であ
る。
【００１４】次に、第１の従来例で説明したように、段
差部の凸部に形成された絶縁層２０２は、研削研磨ある
いはエッチングで選択的に除去される。このようにし
て、ｎ- 型単結晶シリコン基板２０１に露出面が形成さ
れ絶縁層２０２表面と同一面になるようにされる。
差部の凸部に形成された絶縁層２０２は、研削研磨ある
いはエッチングで選択的に除去される。このようにし
て、ｎ- 型単結晶シリコン基板２０１に露出面が形成さ
れ絶縁層２０２表面と同一面になるようにされる。
【００１５】次に、ＣＶＤ法で多結晶シリコン層２０３
がｎ- 型単結晶シリコン基板２０１の露出面と絶縁層２
０２上に形成される。そして、この多結晶シリコン層２
０３表面が研磨され、その表面が鏡面にされる。
がｎ- 型単結晶シリコン基板２０１の露出面と絶縁層２
０２上に形成される。そして、この多結晶シリコン層２
０３表面が研磨され、その表面が鏡面にされる。
【００１６】次に、図１０（ｃ）に示すようにｎ- 型単
結晶シリコン基板２０１上の多結晶シリコン層２０３に
ｎ+ 型単結晶シリコン基板２０４が張り合わされる。そ
して、熱処理が施され強固に接合された１枚の複合基板
が得られる。
結晶シリコン基板２０１上の多結晶シリコン層２０３に
ｎ+ 型単結晶シリコン基板２０４が張り合わされる。そ
して、熱処理が施され強固に接合された１枚の複合基板
が得られる。
【００１７】次に、ｎ- 型単結晶シリコン基板２０１は
研削研磨される。そして、ｎ- 型単結晶シリコン基板２
０１は所望の膜厚に形成されるとともにその表面は平坦
化される。このようにして、ＳＯＩ層が形成されるよう
になる。
研削研磨される。そして、ｎ- 型単結晶シリコン基板２
０１は所望の膜厚に形成されるとともにその表面は平坦
化される。このようにして、ＳＯＩ層が形成されるよう
になる。
【００１８】次に、絶縁層２０２上に位置するＳＯＩ層
の所定の領域がエッチングされ、絶縁層２０２に達する
分離溝が形成される。そして、この分離溝の表面は酸化
され、図１０（ｄ）に示すように、分離絶縁膜２０５が
形成される。さらに、この分離溝は多結晶シリコン膜２
０６で充填される。このようにして、島状のＳＯＩ層２
０７ａが形成される。
の所定の領域がエッチングされ、絶縁層２０２に達する
分離溝が形成される。そして、この分離溝の表面は酸化
され、図１０（ｄ）に示すように、分離絶縁膜２０５が
形成される。さらに、この分離溝は多結晶シリコン膜２
０６で充填される。このようにして、島状のＳＯＩ層２
０７ａが形成される。
【００１９】このような張り合わせＳＯＩ基板において
は、多結晶シリコン層２０３にはｎ+ 型単結晶シリコン
基板２０４から高濃度の不純物が導入されるようにな
る。そして、ＳＯＩ層２０７とｎ+ 型単結晶シリコン基
板２０４とを用いてパワーデバイスである縦型の高耐圧
ＭＯＳトランジスタが形成される。また、島状のＳＯＩ
層２０７ａに制御用のＣＭＯＳデバイスが形成される。
は、多結晶シリコン層２０３にはｎ+ 型単結晶シリコン
基板２０４から高濃度の不純物が導入されるようにな
る。そして、ＳＯＩ層２０７とｎ+ 型単結晶シリコン基
板２０４とを用いてパワーデバイスである縦型の高耐圧
ＭＯＳトランジスタが形成される。また、島状のＳＯＩ
層２０７ａに制御用のＣＭＯＳデバイスが形成される。
【００２０】
【発明が解決しようとする課題】以上に説明した従来技
術のうち第１の従来例では、張り合わせＳＯＩ基板の一
方の張り合わせ面すなわちｎ+ 型単結晶シリコン基板１
０１表面に単結晶シリコン面と絶縁層の面とが混在して
いる。
術のうち第１の従来例では、張り合わせＳＯＩ基板の一
方の張り合わせ面すなわちｎ+ 型単結晶シリコン基板１
０１表面に単結晶シリコン面と絶縁層の面とが混在して
いる。
【００２１】このような異質の材料が混在している面を
平坦化する場合、今日の研削研磨技術あるいはエッチン
グ技術では、このような面の表面段差を１０ｎｍ以下に
することは困難である。このため、張り合わせ面の平坦
度が不足するようになり接合面に未接合部分（ボイド）
が発生するようになる。そして、このような張り合わせ
ＳＯＩ基板にインテリジェントパワーＩＣを作製してい
く過程でこのボイド部分で剥離が生じたり、基板の割れ
や欠けが発生する。そして、例えば縦型ＭＯＳトランジ
スタが機能しなくなるという問題が起こる。
平坦化する場合、今日の研削研磨技術あるいはエッチン
グ技術では、このような面の表面段差を１０ｎｍ以下に
することは困難である。このため、張り合わせ面の平坦
度が不足するようになり接合面に未接合部分（ボイド）
が発生するようになる。そして、このような張り合わせ
ＳＯＩ基板にインテリジェントパワーＩＣを作製してい
く過程でこのボイド部分で剥離が生じたり、基板の割れ
や欠けが発生する。そして、例えば縦型ＭＯＳトランジ
スタが機能しなくなるという問題が起こる。
【００２２】また、第２の従来例では、このようなボイ
ド発生はなくなるが、多結晶シリコン層２０３を成膜し
さらにその表面を鏡面に研磨する工程が追加される。こ
のため、このような張り合わせＳＯＩ基板の製造コスト
が増加するようになる。
ド発生はなくなるが、多結晶シリコン層２０３を成膜し
さらにその表面を鏡面に研磨する工程が追加される。こ
のため、このような張り合わせＳＯＩ基板の製造コスト
が増加するようになる。
【００２３】また、このようなＳＯＩ基板のｎ+ 型単結
晶シリコン基板２０４は、搭載する縦型ＭＯＳトランジ
スタのドレイン側となるが、この多結晶シリコン層２０
３がドレイン側に挟まれる構造になるため、縦型ＭＯＳ
トランジスタのオン抵抗が高くなる。そして、インテリ
ジェントパワーＩＣの動作速度が低下するようにもな
る。
晶シリコン基板２０４は、搭載する縦型ＭＯＳトランジ
スタのドレイン側となるが、この多結晶シリコン層２０
３がドレイン側に挟まれる構造になるため、縦型ＭＯＳ
トランジスタのオン抵抗が高くなる。そして、インテリ
ジェントパワーＩＣの動作速度が低下するようにもな
る。
【００２４】本発明の目的は、張り合わせＳＯＩ基板の
接合面、特にパワーデバイスである縦型ＭＯＳトランジ
スタが形成される領域の接合面でボイド発生がなく、デ
バイス作製工程で割れや欠けの発生しない構造のＳＯＩ
基板およびその製造方法を提供することにある。
接合面、特にパワーデバイスである縦型ＭＯＳトランジ
スタが形成される領域の接合面でボイド発生がなく、デ
バイス作製工程で割れや欠けの発生しない構造のＳＯＩ
基板およびその製造方法を提供することにある。
【００２５】
【課題を解決するための手段】このために本発明のＳＯ
Ｉ基板では、第１の半導体基板の主面の所定の領域に設
けられた凹部に熱流動性をもつ絶縁層が形成され、前記
第１の半導体基板の主面と前記絶縁層の表面とで第２の
半導体基板に接着され、前記第１の半導体基板の裏面が
研磨あるいはエッチングされて所定の膜厚のＳＯＩ層と
なっている張り合わせＳＯＩ基板となっている。
Ｉ基板では、第１の半導体基板の主面の所定の領域に設
けられた凹部に熱流動性をもつ絶縁層が形成され、前記
第１の半導体基板の主面と前記絶縁層の表面とで第２の
半導体基板に接着され、前記第１の半導体基板の裏面が
研磨あるいはエッチングされて所定の膜厚のＳＯＩ層と
なっている張り合わせＳＯＩ基板となっている。
【００２６】ここで、前記第１の半導体基板は一導電型
で低濃度の不純物を含有するシリコン半導体基板であ
り、前記第２の半導体基板は同導電型で高濃度の不純物
を含有するシリコン基板である あるいは、前記絶縁層は前記凹部に被着する第１の絶縁
層と前記第１の絶縁層上に塗布された無機ガラス塗布液
より形成される第２の絶縁層とで構成されている あるいは、前記絶縁層の表面には高濃度不純物が含有さ
れている。
で低濃度の不純物を含有するシリコン半導体基板であ
り、前記第２の半導体基板は同導電型で高濃度の不純物
を含有するシリコン基板である あるいは、前記絶縁層は前記凹部に被着する第１の絶縁
層と前記第１の絶縁層上に塗布された無機ガラス塗布液
より形成される第２の絶縁層とで構成されている あるいは、前記絶縁層の表面には高濃度不純物が含有さ
れている。
【００２７】また、張り合わせＳＯＩ基板のウェーハで
あって、前記ウェーハ周辺部の前記ＳＯＩ層が一定の幅
で除去されている あるいは、張り合わせＳＯＩ基板のウェーハであって、
前記絶縁層が前記ＳＯＩ層で完全に被覆され外部に露出
しないように形成されている また、本発明のＳＯＩ基板の製造方法は、第１の半導体
基板の主面の所定の領域をエッチングし凹部を形成する
工程と、前記凹部の深さより膜厚の薄い第１の絶縁層を
前記凹部内に形成する工程と、前記第１の絶縁層上に無
機ガラス塗布液を塗布する工程と、前記無機ガラス塗布
液を低温で熱処理した後、第２の半導体基板を前記第１
の半導体基板の主面側に密着させ高温熱処理し前記第１
の半導体基板と第２の半導体基板とを接着させる工程と
を含む。
あって、前記ウェーハ周辺部の前記ＳＯＩ層が一定の幅
で除去されている あるいは、張り合わせＳＯＩ基板のウェーハであって、
前記絶縁層が前記ＳＯＩ層で完全に被覆され外部に露出
しないように形成されている また、本発明のＳＯＩ基板の製造方法は、第１の半導体
基板の主面の所定の領域をエッチングし凹部を形成する
工程と、前記凹部の深さより膜厚の薄い第１の絶縁層を
前記凹部内に形成する工程と、前記第１の絶縁層上に無
機ガラス塗布液を塗布する工程と、前記無機ガラス塗布
液を低温で熱処理した後、第２の半導体基板を前記第１
の半導体基板の主面側に密着させ高温熱処理し前記第１
の半導体基板と第２の半導体基板とを接着させる工程と
を含む。
【００２８】あるいは、本発明のＳＯＩ基板の製造方法
は、第１の半導体基板の主面の所定の領域をエッチング
し凹部を形成する工程と、前記凹部に選択的に絶縁層を
形成する工程と、前記絶縁層の表面部に選択的に高濃度
不純物をイオン注入する工程と、前記絶縁層を熱処理し
た後、第２の半導体基板を前記第１の半導体基板の主面
側に密着させ高温熱処理し前記第１の半導体基板と第２
の半導体基板とを接着させる工程とを含む。
は、第１の半導体基板の主面の所定の領域をエッチング
し凹部を形成する工程と、前記凹部に選択的に絶縁層を
形成する工程と、前記絶縁層の表面部に選択的に高濃度
不純物をイオン注入する工程と、前記絶縁層を熱処理し
た後、第２の半導体基板を前記第１の半導体基板の主面
側に密着させ高温熱処理し前記第１の半導体基板と第２
の半導体基板とを接着させる工程とを含む。
【００２９】ここで、上記高濃度不純物のイオン注入
が、前記凹部に形成された前記絶縁層の全面または端部
の表面部にのみ行われる さらには、本発明のＳＯＩ基板の製造方法は、前記第１
の半導体基板と前記第２の半導体基板とを接着させた
後、前記第１の半導体基板の周辺部のみを面取りする工
程と、前記面取り後、前記第１の裏面側を研削研磨し第
１の半導体基板をＳＯＩ層にする工程とを含む。
が、前記凹部に形成された前記絶縁層の全面または端部
の表面部にのみ行われる さらには、本発明のＳＯＩ基板の製造方法は、前記第１
の半導体基板と前記第２の半導体基板とを接着させた
後、前記第１の半導体基板の周辺部のみを面取りする工
程と、前記面取り後、前記第１の裏面側を研削研磨し第
１の半導体基板をＳＯＩ層にする工程とを含む。
【００３０】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図１と図２に基づいて説明する。図１と図２は本発明
の張り合わせＳＯＩ基板の製造工程順の断面図である。
以下、製造工程の説明の中で本発明の半導体基板の構造
も説明される。
を図１と図２に基づいて説明する。図１と図２は本発明
の張り合わせＳＯＩ基板の製造工程順の断面図である。
以下、製造工程の説明の中で本発明の半導体基板の構造
も説明される。
【００３１】図１（ａ）に示すように、第１の半導体基
板であるｎ- 型単結晶シリコン基板１の所定の領域に凹
部２が形成される。この凹部２は公知のフォトリソグラ
フィ技術とドライエッチング技術とでｎ- 型単結晶シリ
コン基板１の一部がエッチングされて形成される。ここ
で、ｎ- 型単結晶シリコン基板１の比抵抗は０．１〜１
０Ω・ｃｍであり、凹部２の深さはデバイスの設計耐圧
によって決定され、０．５〜２μｍの範囲に設定される
ようになる。
板であるｎ- 型単結晶シリコン基板１の所定の領域に凹
部２が形成される。この凹部２は公知のフォトリソグラ
フィ技術とドライエッチング技術とでｎ- 型単結晶シリ
コン基板１の一部がエッチングされて形成される。ここ
で、ｎ- 型単結晶シリコン基板１の比抵抗は０．１〜１
０Ω・ｃｍであり、凹部２の深さはデバイスの設計耐圧
によって決定され、０．５〜２μｍの範囲に設定される
ようになる。
【００３２】次に、この凹部２内に第１絶縁層３が形成
される。例えば、凹部の深さが１μｍの場合には、この
第１絶縁層３の膜厚は０．１〜０．９μｍに設定され
る。ここで、第１絶縁層３はｎ- 型単結晶シリコン基板
１の主面から後退するように形成されることが重要であ
る。なお、この第１絶縁層３は熱酸化法あるいはＣＶＤ
法で形成されるシリコン酸化膜である。
される。例えば、凹部の深さが１μｍの場合には、この
第１絶縁層３の膜厚は０．１〜０．９μｍに設定され
る。ここで、第１絶縁層３はｎ- 型単結晶シリコン基板
１の主面から後退するように形成されることが重要であ
る。なお、この第１絶縁層３は熱酸化法あるいはＣＶＤ
法で形成されるシリコン酸化膜である。
【００３３】次に、ｎ- 型単結晶シリコン基板１の表面
がフッ酸水溶液で洗浄される。この処理でｎ- 型単結晶
シリコン基板１の単結晶シリコンの露出面は疎水性にな
る。ここで、この処理では、第１絶縁層が除去されない
ように制御する必要がある。例えば、第１絶縁層３が熱
酸化法で形成されるシリコン酸化膜である場合には、濃
度４９％のフッ酸（ＨＦ）を２００倍の純水で希釈した
フッ酸水溶液での第１絶縁層のエッチング速度は２ｎｍ
／ｍｉｎ程度となるので、このフッ酸水溶液での処理は
２０ｍｉｎ間以下で行われる。
がフッ酸水溶液で洗浄される。この処理でｎ- 型単結晶
シリコン基板１の単結晶シリコンの露出面は疎水性にな
る。ここで、この処理では、第１絶縁層が除去されない
ように制御する必要がある。例えば、第１絶縁層３が熱
酸化法で形成されるシリコン酸化膜である場合には、濃
度４９％のフッ酸（ＨＦ）を２００倍の純水で希釈した
フッ酸水溶液での第１絶縁層のエッチング速度は２ｎｍ
／ｍｉｎ程度となるので、このフッ酸水溶液での処理は
２０ｍｉｎ間以下で行われる。
【００３４】次に、図１（ｂ）に示すように充填液４が
ｎ- 型単結晶シリコン基板１の表面全体に塗布される。
ここで、この充填液４として無機ガラス塗布液が用いら
れる。この時、第１絶縁層３の表面は親水性でありｎ-
型単結晶シリコン基板１表面は疎水性であるため、充填
液４となる無機ガラス塗布液は第１絶縁層３上にのみ付
着し、ｎ- 型単結晶シリコン基板１表面でははじかれ
る。
ｎ- 型単結晶シリコン基板１の表面全体に塗布される。
ここで、この充填液４として無機ガラス塗布液が用いら
れる。この時、第１絶縁層３の表面は親水性でありｎ-
型単結晶シリコン基板１表面は疎水性であるため、充填
液４となる無機ガラス塗布液は第１絶縁層３上にのみ付
着し、ｎ- 型単結晶シリコン基板１表面でははじかれ
る。
【００３５】しかし、ｎ- 型単結晶シリコン基板１表面
には図１（ｂ）に示すように水滴状になった充填液４ａ
が残る。そこで、この水滴状の充填液４ａを除去するた
めｎ- 型単結晶シリコン基板１は回転される。ここで、
無機ガラス塗布液の粘度は２×１０-3Ｐａ・Ｓ以下にな
るように設定されるとよい。
には図１（ｂ）に示すように水滴状になった充填液４ａ
が残る。そこで、この水滴状の充填液４ａを除去するた
めｎ- 型単結晶シリコン基板１は回転される。ここで、
無機ガラス塗布液の粘度は２×１０-3Ｐａ・Ｓ以下にな
るように設定されるとよい。
【００３６】このようにして、図１（ｃ）に示すように
ｎ- 型単結晶シリコン基板１の凹部２内に形成された第
１絶縁層３表面にのみ充填液４が形成されるようにな
る。
ｎ- 型単結晶シリコン基板１の凹部２内に形成された第
１絶縁層３表面にのみ充填液４が形成されるようにな
る。
【００３７】次に、低温での熱処理が施され充填液４中
の溶媒が除去される。ここで、この熱処理は、１５０℃
の窒素雰囲気で２０ｍｉｎ程度行われる。また、この熱
処理で充填液４は熱硬化し、その粘性は高くなるが熱流
動性を有している。
の溶媒が除去される。ここで、この熱処理は、１５０℃
の窒素雰囲気で２０ｍｉｎ程度行われる。また、この熱
処理で充填液４は熱硬化し、その粘性は高くなるが熱流
動性を有している。
【００３８】次に、ｎ- 型単結晶シリコン基板１がアン
モニア水溶液、過酸化水素水と純水との混合溶液に入れ
られて、基板表面全面が親水性を有するようになる。
モニア水溶液、過酸化水素水と純水との混合溶液に入れ
られて、基板表面全面が親水性を有するようになる。
【００３９】次に、図２（ａ）に示すように、このよう
になった第１の半導体基板であるｎ- 型単結晶シリコン
基板１と第２の半導体基板であるｎ+ 型単結晶シリコン
基板５とが張り合わされて熱処理が行われる。ここで、
このｎ+ 型単結晶シリコン基板５の比抵抗は０．００５
〜０．０３Ω・ｃｍである。そして、この熱処理の温度
は１１００℃程度である。この熱処理中に、充填液４は
流動し隙間を埋めるようになり、ｎ- 型単結晶シリコン
基板１とｎ+ 型単結晶シリコン基板５との強固な接着を
可能にする。最終的には、この充填液４は固体の絶縁物
になり、図２（ａ）に示すように第２絶縁層６となる。
になった第１の半導体基板であるｎ- 型単結晶シリコン
基板１と第２の半導体基板であるｎ+ 型単結晶シリコン
基板５とが張り合わされて熱処理が行われる。ここで、
このｎ+ 型単結晶シリコン基板５の比抵抗は０．００５
〜０．０３Ω・ｃｍである。そして、この熱処理の温度
は１１００℃程度である。この熱処理中に、充填液４は
流動し隙間を埋めるようになり、ｎ- 型単結晶シリコン
基板１とｎ+ 型単結晶シリコン基板５との強固な接着を
可能にする。最終的には、この充填液４は固体の絶縁物
になり、図２（ａ）に示すように第２絶縁層６となる。
【００４０】次に、図２（ｂ）に示すようにｎ- 型単結
晶シリコン基板１は所定の厚さになるように研削研磨あ
るいはエッチングされＳＯＩ層７が形成される。
晶シリコン基板１は所定の厚さになるように研削研磨あ
るいはエッチングされＳＯＩ層７が形成される。
【００４１】以上のようにして、ｎ+ 型単結晶シリコン
基板５上の所定の領域に第２絶縁層と第１絶縁層３が積
層され、この上部にＳＯＩ層７が形成された構造の張り
合わせＳＯＩ基板が完成する。
基板５上の所定の領域に第２絶縁層と第１絶縁層３が積
層され、この上部にＳＯＩ層７が形成された構造の張り
合わせＳＯＩ基板が完成する。
【００４２】以上に説明した実施の形態では、張り合わ
せＳＯＩ基板の一方の張り合わせ面すなわちｎ- 型単結
晶シリコン基板１表面に単結晶シリコン面と充填液４の
面とが混在している。そして、この充填液４は熱流動性
を有しており変形し接着剤として機能するようになる。
せＳＯＩ基板の一方の張り合わせ面すなわちｎ- 型単結
晶シリコン基板１表面に単結晶シリコン面と充填液４の
面とが混在している。そして、この充填液４は熱流動性
を有しており変形し接着剤として機能するようになる。
【００４３】このため、張り合わせ面の平坦度が不十分
で３０ｎｍ程度の凹凸があっても、２つの単結晶シリコ
ン基板の張り合わせは充分になされる。そして、張り合
わせ面の平坦度が不足するような場合でも接合面にボイ
ドが発生することは無い。
で３０ｎｍ程度の凹凸があっても、２つの単結晶シリコ
ン基板の張り合わせは充分になされる。そして、張り合
わせ面の平坦度が不足するような場合でも接合面にボイ
ドが発生することは無い。
【００４４】次に、本発明の第２の実施の形態を図３と
図４に基づいて説明する。図３と図４は本発明の張り合
わせＳＯＩ基板の製造工程順の断面図である。以下、製
造工程の説明の中で本発明の半導体基板の構造も説明さ
れる。また、第１の実施の形態で説明したものと同一の
ものは同一符号で示される。
図４に基づいて説明する。図３と図４は本発明の張り合
わせＳＯＩ基板の製造工程順の断面図である。以下、製
造工程の説明の中で本発明の半導体基板の構造も説明さ
れる。また、第１の実施の形態で説明したものと同一の
ものは同一符号で示される。
【００４５】図３（ａ）に示すように、ｎ- 型単結晶シ
リコン基板１の表面に第１絶縁膜マスク８が形成され、
この第１絶縁膜マスク８上に第２絶縁膜マスク９が形成
される。ここで、第１絶縁膜マスク８はシリコン酸化膜
で構成される。また、第２絶縁膜マスク９はシリコン窒
化膜で構成される。そして、レジストマスク１０をエッ
チングのマスクにして、第１絶縁膜マスク８および第２
絶縁膜マスク９がドライエッチングされる。さらに、ｎ
- 型単結晶シリコン基板１の表面もドライエッチングさ
れ凹部２が形成される。
リコン基板１の表面に第１絶縁膜マスク８が形成され、
この第１絶縁膜マスク８上に第２絶縁膜マスク９が形成
される。ここで、第１絶縁膜マスク８はシリコン酸化膜
で構成される。また、第２絶縁膜マスク９はシリコン窒
化膜で構成される。そして、レジストマスク１０をエッ
チングのマスクにして、第１絶縁膜マスク８および第２
絶縁膜マスク９がドライエッチングされる。さらに、ｎ
- 型単結晶シリコン基板１の表面もドライエッチングさ
れ凹部２が形成される。
【００４６】次に、レジストマスク１０が除去され、第
２絶縁膜マスク９を熱酸化のマスクにして、凹部２の表
面が熱酸化される。そして、図３（ｂ）に示すように膜
厚が１μｍ程度の絶縁層１１が形成される。
２絶縁膜マスク９を熱酸化のマスクにして、凹部２の表
面が熱酸化される。そして、図３（ｂ）に示すように膜
厚が１μｍ程度の絶縁層１１が形成される。
【００４７】次に、第２絶縁膜マスク９が除去され、続
けて第１絶縁膜マスク８がエッチング除去される。この
工程で、絶縁層１１の表面もエッチングされる。このよ
うにして、図３（ｃ）に示すように、ｎ- 型単結晶シリ
コン基板１の表面に露出面１２が形成され、所定の領域
に絶縁層１１が形成されるようになる。ここで、このエ
ッチング除去後の露出面１２と絶縁層１１の段差は０．
１μｍ以下になるように制御される。
けて第１絶縁膜マスク８がエッチング除去される。この
工程で、絶縁層１１の表面もエッチングされる。このよ
うにして、図３（ｃ）に示すように、ｎ- 型単結晶シリ
コン基板１の表面に露出面１２が形成され、所定の領域
に絶縁層１１が形成されるようになる。ここで、このエ
ッチング除去後の露出面１２と絶縁層１１の段差は０．
１μｍ以下になるように制御される。
【００４８】次に、ｎ- 型単結晶シリコン基板１表面全
面が酸化され、全面に膜厚が５０ｎｍ程度のシリコン酸
化膜が形成される。
面が酸化され、全面に膜厚が５０ｎｍ程度のシリコン酸
化膜が形成される。
【００４９】次に、図４（ａ）に示すように、レジスト
マスク１３が形成され、これをイオン注入のマスクにし
て、不純物イオン１４が絶縁層１１上にイオン注入され
る。ここで、不純物イオン１４はボロンイオン、リンイ
オンあるいはヒ素イオン等である。そして、これらのド
ーズ量は１×１０15／ｃｍ2 程度に設定される。
マスク１３が形成され、これをイオン注入のマスクにし
て、不純物イオン１４が絶縁層１１上にイオン注入され
る。ここで、不純物イオン１４はボロンイオン、リンイ
オンあるいはヒ素イオン等である。そして、これらのド
ーズ量は１×１０15／ｃｍ2 程度に設定される。
【００５０】そして、レジストマスク１３が除去され熱
処理が施される。このようにして、絶縁層１１の上部領
域は、１０20原子／ｃｍ3 以上の不純物が含まれるシリ
コン酸化膜となる。
処理が施される。このようにして、絶縁層１１の上部領
域は、１０20原子／ｃｍ3 以上の不純物が含まれるシリ
コン酸化膜となる。
【００５１】次に、基板の全面が研削研磨される。この
ようにして、図４（ｂ）に示すように、ｎ- 型単結晶シ
リコン基板１の表面に露出面１２と同一面になる絶縁層
１１が形成される。
ようにして、図４（ｂ）に示すように、ｎ- 型単結晶シ
リコン基板１の表面に露出面１２と同一面になる絶縁層
１１が形成される。
【００５２】次に、第１の実施の形態で説明したよう
に、ｎ- 型単結晶シリコン基板１とｎ+ 型単結晶シリコ
ン基板５が張り合わされて熱処理が行われる。そして、
ｎ- 型単結晶シリコン基板１とｎ+ 型単結晶シリコン基
板５とが強固に接着される。さらに、ｎ- 型単結晶シリ
コン基板１は所定の厚さになるように研削研磨されＳＯ
Ｉ層７が形成される。
に、ｎ- 型単結晶シリコン基板１とｎ+ 型単結晶シリコ
ン基板５が張り合わされて熱処理が行われる。そして、
ｎ- 型単結晶シリコン基板１とｎ+ 型単結晶シリコン基
板５とが強固に接着される。さらに、ｎ- 型単結晶シリ
コン基板１は所定の厚さになるように研削研磨されＳＯ
Ｉ層７が形成される。
【００５３】以上のようにして、ｎ+ 型単結晶シリコン
基板５上の所定の領域に絶縁層１１が形成され、この上
部にＳＯＩ層７が形成された構造の張り合わせＳＯＩ基
板が完成する。
基板５上の所定の領域に絶縁層１１が形成され、この上
部にＳＯＩ層７が形成された構造の張り合わせＳＯＩ基
板が完成する。
【００５４】この第２の実施の形態では、絶縁層１１の
表面は高濃度不純物を含有するため熱流動性を帯びるよ
うになる。このため、熱酸化後に凹凸のあった絶縁層１
１の表面は平坦化されるようになる。また、第１の実施
の形態で説明したように、この絶縁層１１表面の粘性は
低下しており変形し易く接着剤として機能するようにな
る。このため、張り合わせ面の平坦度が不十分であって
も、２つの単結晶シリコン基板の張り合わせは充分にな
される。そして、接合面でボイドが発生することは無
い。
表面は高濃度不純物を含有するため熱流動性を帯びるよ
うになる。このため、熱酸化後に凹凸のあった絶縁層１
１の表面は平坦化されるようになる。また、第１の実施
の形態で説明したように、この絶縁層１１表面の粘性は
低下しており変形し易く接着剤として機能するようにな
る。このため、張り合わせ面の平坦度が不十分であって
も、２つの単結晶シリコン基板の張り合わせは充分にな
される。そして、接合面でボイドが発生することは無
い。
【００５５】次に、本発明の第３の実施の形態を図５に
基づいて説明する。図５は、第２の実施の形態で説明し
た図４（ａ）に対応するものである。この実施の形態で
は、不純物イオンが絶縁層の端部にのみ選択的にイオン
注入される点が第２の実施の形態と異なる。
基づいて説明する。図５は、第２の実施の形態で説明し
た図４（ａ）に対応するものである。この実施の形態で
は、不純物イオンが絶縁層の端部にのみ選択的にイオン
注入される点が第２の実施の形態と異なる。
【００５６】第２の実施の形態で説明したように、図３
で説明した工程を経てｎ- 型単結晶シリコン基板１の表
面に選択的に絶縁層１１が形成される。
で説明した工程を経てｎ- 型単結晶シリコン基板１の表
面に選択的に絶縁層１１が形成される。
【００５７】次に、図５に示すように、レジストマスク
１５が形成される。この場合には、絶縁層１１の端部に
位置する領域が露出される。そして、これをイオン注入
のマスクにして、不純物イオン１４が絶縁層１１の端部
にイオン注入される。ここで、イオン注入の条件は図４
（ａ）で説明したのと同じである。
１５が形成される。この場合には、絶縁層１１の端部に
位置する領域が露出される。そして、これをイオン注入
のマスクにして、不純物イオン１４が絶縁層１１の端部
にイオン注入される。ここで、イオン注入の条件は図４
（ａ）で説明したのと同じである。
【００５８】先に説明したように、熱酸化後の絶縁層１
１の表面にはかなりの凹凸がある。この凹凸は、特に絶
縁層１１の端部で大きくなる。そこで、この領域に高濃
度の不純物を導入し熱流動しやすくすることで、第２の
実施の形態で述べたような効果が生じるようになる。
１の表面にはかなりの凹凸がある。この凹凸は、特に絶
縁層１１の端部で大きくなる。そこで、この領域に高濃
度の不純物を導入し熱流動しやすくすることで、第２の
実施の形態で述べたような効果が生じるようになる。
【００５９】以下、２つの単結晶シリコン基板の張り合
わせまでの工程は、第２の実施の形態と同様であるので
その説明は省略される。
わせまでの工程は、第２の実施の形態と同様であるので
その説明は省略される。
【００６０】次に、本発明の第４の実施の形態を図６に
基づいて説明する。図６は本発明の張り合わせＳＯＩ基
板の一部の製造工程順の断面図である。ここで、第２の
実施の形態で説明したものと同一のものは同一符号で示
される。
基づいて説明する。図６は本発明の張り合わせＳＯＩ基
板の一部の製造工程順の断面図である。ここで、第２の
実施の形態で説明したものと同一のものは同一符号で示
される。
【００６１】図６（ａ）に示すように、第２の実施の形
態と同様に、ｎ- 型単結晶シリコン基板１の表面に第１
絶縁膜マスク８が形成され、この第１絶縁膜マスク８上
に第２絶縁膜マスク９が形成される。ここで、第１絶縁
膜マスク８は膜厚の薄い、例えば２０ｎｍ程度のシリコ
ン酸化膜で構成される。また、第２絶縁膜マスク９は第
２の実施の形態の場合よりかなり厚いシリコン窒化膜で
構成される。そして、これらが公知のフォトリソグラフ
ィ技術とドライエッチング技術とでパターニングされ
る。さらに、ｎ- 型単結晶シリコン基板１の表面もドラ
イエッチングされ凹部２が形成される。
態と同様に、ｎ- 型単結晶シリコン基板１の表面に第１
絶縁膜マスク８が形成され、この第１絶縁膜マスク８上
に第２絶縁膜マスク９が形成される。ここで、第１絶縁
膜マスク８は膜厚の薄い、例えば２０ｎｍ程度のシリコ
ン酸化膜で構成される。また、第２絶縁膜マスク９は第
２の実施の形態の場合よりかなり厚いシリコン窒化膜で
構成される。そして、これらが公知のフォトリソグラフ
ィ技術とドライエッチング技術とでパターニングされ
る。さらに、ｎ- 型単結晶シリコン基板１の表面もドラ
イエッチングされ凹部２が形成される。
【００６２】次に、この第２絶縁膜マスク９を熱酸化の
マスクにして、凹部２の表面が熱酸化される。そして、
図６（ｂ）に示すように膜厚が１．５μｍ程度の絶縁層
１１が形成される。
マスクにして、凹部２の表面が熱酸化される。そして、
図６（ｂ）に示すように膜厚が１．５μｍ程度の絶縁層
１１が形成される。
【００６３】次に、図６（ｃ）に示すように、第２絶縁
膜マスク９がそのままイオン注入のマスクにされる。そ
して、不純物イオン１４が絶縁層１１上にイオン注入さ
れる。ここで、イオン注入の条件は第２の実施の形態で
説明したのと同様である。
膜マスク９がそのままイオン注入のマスクにされる。そ
して、不純物イオン１４が絶縁層１１上にイオン注入さ
れる。ここで、イオン注入の条件は第２の実施の形態で
説明したのと同様である。
【００６４】以下、２つの単結晶シリコン基板の張り合
わせまでの工程は、第２の実施の形態と同様であるので
その説明は省略される。
わせまでの工程は、第２の実施の形態と同様であるので
その説明は省略される。
【００６５】以上の第１の実施の形態から第４の実施の
形態で説明したような張り合わせＳＯＩ基板の作製方法
で、張り合わせ基板の接着性は大幅に向上し、ボイド等
の発生は完全に抑制される。
形態で説明したような張り合わせＳＯＩ基板の作製方法
で、張り合わせ基板の接着性は大幅に向上し、ボイド等
の発生は完全に抑制される。
【００６６】次に、本発明の第５の実施の形態を図７に
基づいて説明する。図７は本発明の張り合わせＳＯＩ基
板のウェーハの平面図と断面図である。ここで、上記の
実施の形態で説明したものと同一のものは同一符号で示
される。
基づいて説明する。図７は本発明の張り合わせＳＯＩ基
板のウェーハの平面図と断面図である。ここで、上記の
実施の形態で説明したものと同一のものは同一符号で示
される。
【００６７】図７（ａ）に示すように、上記実施の形態
で説明したように選択的に形成された絶縁層を有するｎ
- 型単結晶シリコン基板１がｎ+ 型単結晶シリコン基板
５に張り合わせられる。そして、ｎ- 型単結晶シリコン
基板１の外周部３ｍｍ程度が面取り工程で除去される。
このようにすることで、張り合わせＳＯＩ基板のウェー
ハを用いてデバイスを作製する工程でのウェーハの剥が
れやウェーハ割れが低減するようになる。
で説明したように選択的に形成された絶縁層を有するｎ
- 型単結晶シリコン基板１がｎ+ 型単結晶シリコン基板
５に張り合わせられる。そして、ｎ- 型単結晶シリコン
基板１の外周部３ｍｍ程度が面取り工程で除去される。
このようにすることで、張り合わせＳＯＩ基板のウェー
ハを用いてデバイスを作製する工程でのウェーハの剥が
れやウェーハ割れが低減するようになる。
【００６８】また、図７（ｂ）に示すように、張り合わ
せＳＯＩ基板のウェーハ状態で絶縁層１１はＳＯＩ層７
で完全に覆われるようにする。すなわち、絶縁層１１が
露出しないように形成される。このようにすることで、
張り合わせＳＯＩ基板のウェーハを用いてデバイスを作
製する工程でのウェーハの剥がれやウェーハ割れは皆無
になる。
せＳＯＩ基板のウェーハ状態で絶縁層１１はＳＯＩ層７
で完全に覆われるようにする。すなわち、絶縁層１１が
露出しないように形成される。このようにすることで、
張り合わせＳＯＩ基板のウェーハを用いてデバイスを作
製する工程でのウェーハの剥がれやウェーハ割れは皆無
になる。
【００６９】これに対し、図７（ｃ）に示すように、絶
縁層１１の一部が露出していると、デバイスの作製工
程、例えばフッ酸水溶液に浸せきされる工程でこの露出
する絶縁層はエッチング除去される。そして、空洞１６
がｎ+ 型単結晶シリコン基板５とＳＯＩ層７との間にウ
ェーハ端で形成される。デバイスの作製工程で、この空
洞１６部のＳＯＩ層は欠損しパーティクル汚染源にな
る。この点でも、図７（ｂ）の構造は非常に効果的にな
る。
縁層１１の一部が露出していると、デバイスの作製工
程、例えばフッ酸水溶液に浸せきされる工程でこの露出
する絶縁層はエッチング除去される。そして、空洞１６
がｎ+ 型単結晶シリコン基板５とＳＯＩ層７との間にウ
ェーハ端で形成される。デバイスの作製工程で、この空
洞１６部のＳＯＩ層は欠損しパーティクル汚染源にな
る。この点でも、図７（ｂ）の構造は非常に効果的にな
る。
【００７０】次に、本発明の第６の実施の形態を図８に
基づいて説明する。この実施の形態は、第１の実施の形
態と第５の実施の形態とを組み合わせたものである。こ
こで、図８はこのようにして形成された張り合わせＳＯ
Ｉ基板のウェーハの断面図となっている。
基づいて説明する。この実施の形態は、第１の実施の形
態と第５の実施の形態とを組み合わせたものである。こ
こで、図８はこのようにして形成された張り合わせＳＯ
Ｉ基板のウェーハの断面図となっている。
【００７１】図８に示すように、ｎ+ 型単結晶シリコン
基板５上に選択的に第２絶縁層６と第１絶縁層３とが積
層して形成されている。そして、ｎ- 型単結晶シリコン
基板が張り合わされ研削研磨されてＳＯＩ層７が形成さ
れている。
基板５上に選択的に第２絶縁層６と第１絶縁層３とが積
層して形成されている。そして、ｎ- 型単結晶シリコン
基板が張り合わされ研削研磨されてＳＯＩ層７が形成さ
れている。
【００７２】次に、第１絶縁層３上に位置するＳＯＩ層
７の所定の領域がエッチングされ、第１絶縁層３に達す
る分離溝が形成される。そして、この分離溝の表面は酸
化され、分離絶縁膜１７が形成される。さらに、この分
離溝は多結晶シリコン膜１８で充填される。このように
して、島状のＳＯＩ層が形成される。
７の所定の領域がエッチングされ、第１絶縁層３に達す
る分離溝が形成される。そして、この分離溝の表面は酸
化され、分離絶縁膜１７が形成される。さらに、この分
離溝は多結晶シリコン膜１８で充填される。このように
して、島状のＳＯＩ層が形成される。
【００７３】以上の実施の形態では、ｎ- 型単結晶シリ
コン基板にｎ+ 型単結晶シリコン基板が張り合わされる
場合が説明された。本発明はこのような半導体基板の張
り合わせに限定されるものでない。この他、導電型の異
なるシリコン基板の張り合わせでも、本発明は同様に適
用されるものである。さらに、異種の半導体基板同士の
張り合わせにも同様に適用できるものであることに言及
しておく。
コン基板にｎ+ 型単結晶シリコン基板が張り合わされる
場合が説明された。本発明はこのような半導体基板の張
り合わせに限定されるものでない。この他、導電型の異
なるシリコン基板の張り合わせでも、本発明は同様に適
用されるものである。さらに、異種の半導体基板同士の
張り合わせにも同様に適用できるものであることに言及
しておく。
【００７４】また、実施の形態で絶縁層にシリコン酸化
膜が用いられる場合について説明したが、その他シリコ
ン窒化膜あるいはシリコンオキシナイトライド膜等でも
絶縁層として適用できることにも言及しておく。
膜が用いられる場合について説明したが、その他シリコ
ン窒化膜あるいはシリコンオキシナイトライド膜等でも
絶縁層として適用できることにも言及しておく。
【００７５】
【発明の効果】以上に説明した実施の形態では、張り合
わせＳＯＩ基板の一方の張り合わせ面に単結晶の半導体
結晶面と絶縁層の面とが混在している。そして、この絶
縁層は熱流動性を有しており変形し接着剤として機能す
るようになる。
わせＳＯＩ基板の一方の張り合わせ面に単結晶の半導体
結晶面と絶縁層の面とが混在している。そして、この絶
縁層は熱流動性を有しており変形し接着剤として機能す
るようになる。
【００７６】また、張り合わせＳＯＩ基板のウェーハで
はＳＯＩ層の周辺部は、面取り工程で除去され、絶縁層
はＳＯＩ層から露出しないように形成されている。
はＳＯＩ層の周辺部は、面取り工程で除去され、絶縁層
はＳＯＩ層から露出しないように形成されている。
【００７７】このため、張り合わせ面の平坦度が不十分
であっても、２つの半導体基板の張り合わせは充分にな
される。そして、張り合わせ面の平坦度が不足するよう
な場合でも接合面にボイドは全く発生しなくなる。
であっても、２つの半導体基板の張り合わせは充分にな
される。そして、張り合わせ面の平坦度が不足するよう
な場合でも接合面にボイドは全く発生しなくなる。
【００７８】また、本発明の張り合わせＳＯＩ基板を用
いて、デバイス例えばインテリジェントパワーＩＣのよ
うなデバイスを作製する場合に、その製造工程で張り合
わせＳＯＩ基板の剥がれや欠けは皆無になる。また、本
発明の方法は簡単であり、張り合わせＳＯＩ基板の製造
コストは低減する。
いて、デバイス例えばインテリジェントパワーＩＣのよ
うなデバイスを作製する場合に、その製造工程で張り合
わせＳＯＩ基板の剥がれや欠けは皆無になる。また、本
発明の方法は簡単であり、張り合わせＳＯＩ基板の製造
コストは低減する。
【００７９】このようにして、本発明は、インテリジェ
ントパワーＩＣ等のパワーデバイスの信頼性を向上させ
るとともに、その開発を促進するようになる。
ントパワーＩＣ等のパワーデバイスの信頼性を向上させ
るとともに、その開発を促進するようになる。
【図１】本発明の第１の実施の形態を説明するための工
程順の断面図である。
程順の断面図である。
【図２】本発明の第１の実施の形態を説明するための工
程順の断面図である。
程順の断面図である。
【図３】本発明の第２の実施の形態を説明するための工
程順の断面図である。
程順の断面図である。
【図４】本発明の第２の実施の形態を説明するための工
程順の断面図である。
程順の断面図である。
【図５】本発明の第３の実施の形態を説明するための工
程順の断面図である。
程順の断面図である。
【図６】本発明の第４の実施の形態を説明するための工
程順の断面図である。
程順の断面図である。
【図７】本発明の第５の実施の形態を説明するウェーハ
の平面図と断面図である。
の平面図と断面図である。
【図８】本発明の第６の実施の形態を説明するためのＳ
ＯＩ基板の断面図である。
ＯＩ基板の断面図である。
【図９】従来の技術を説明するための製造工程順の断面
図である。
図である。
【図１０】従来の技術を説明するための製造工程順の断
面図である。
面図である。
１，１０４，２０１ ｎ- 型単結晶シリコン基板 ２ 凹部 ３ 第１絶縁層 ４，４ａ 充填液 ５，１０１，２０４ ｎ+ 型単結晶シリコン基板 ６ 第２絶縁層 ７，１０７，１０７ａ，２０７，２０７ａ ＳＯＩ層 ８ 第１絶縁膜マスク ９ 第２絶縁膜マスク １０，１３，１５ レジストマスク １１，１０２，２０２ 絶縁層 １２，１０３ 露出面 １４ 不純物イオン １６ 空洞 １７，１０５，２０５ 分離絶縁膜 １８，１０６，２０３，２０６ 多結晶シリコン膜
Claims (10)
- 【請求項１】 第１の半導体基板の主面の所定の領域に
設けられた凹部に熱流動性をもつ絶縁層が形成され、前
記第１の半導体基板の主面と前記絶縁層の表面とで第２
の半導体基板が接着され、前記第１の半導体基板の裏面
が研削研磨あるいはエッチングされて所定の膜厚のＳＯ
Ｉ層となっていることを特徴とするＳＯＩ基板。 - 【請求項２】 前記第１の半導体基板が一導電型で低濃
度不純物を含有するシリコン半導体基板であり、前記第
２の半導体基板が同導電型で高濃度不純物を含有するシ
リコン基板であることを特徴とする請求項１記載のＳＯ
Ｉ基板。 - 【請求項３】 前記絶縁層が前記凹部に被着する第１の
絶縁層と前記第１の絶縁層上に塗布された無機ガラス塗
布液より形成される第２の絶縁層とで構成されているこ
とを特徴とする請求項１または請求項２記載のＳＯＩ基
板。 - 【請求項４】 前記絶縁層の表面に高濃度不純物が含有
されていることを特徴とする請求項１または請求項２記
載のＳＯＩ基板。 - 【請求項５】 張り合わせＳＯＩ基板のウェーハであっ
て、前記ウェーハ周辺部の前記ＳＯＩ層が一定の幅で除
去されていることを特徴とする請求項１、請求項２、請
求項３または請求項４記載のＳＯＩ基板。 - 【請求項６】 張り合わせＳＯＩ基板のウェーハであっ
て、前記絶縁層が前記ＳＯＩ層で完全に被覆され外部に
露出しないように形成されていることを特徴とする請求
項５記載のＳＯＩ基板。 - 【請求項７】 第１の半導体基板の主面の所定の領域を
エッチングし凹部を形成する工程と、前記凹部の深さよ
り膜厚の薄い第１の絶縁層を前記凹部内に形成する工程
と、前記第１の絶縁層上に無機ガラス塗布液を塗布する
工程と、前記無機ガラス塗布液を低温で熱処理した後、
第２の半導体基板を前記第１の半導体基板の主面側に密
着させ高温熱処理し前記第１の半導体基板と前記第２の
半導体基板とを接着させる工程とを、含むことを特徴と
するＳＯＩ基板の製造方法。 - 【請求項８】 第１の半導体基板の主面の所定の領域を
エッチングし凹部を形成する工程と、前記凹部に選択的
に絶縁層を形成する工程と、前記絶縁層の表面部に選択
的に高濃度不純物をイオン注入する工程と、前記絶縁層
を熱処理した後、第２の半導体基板を前記第１の半導体
基板の主面側に密着させ高温熱処理し前記第１の半導体
基板と前記第２の半導体基板とを接着させる工程とを、
含むことを特徴とするＳＯＩ基板の製造方法。 - 【請求項９】 前記高濃度不純物のイオン注入が、前記
凹部の端部に形成された前記絶縁層の表面部にのみ行わ
れることを特徴とする請求項８記載のＳＯＩ基板の製造
方法。 - 【請求項１０】 前記第１の半導体基板と前記第２の半
導体基板とを接着させた後、前記第１の半導体基板の周
辺部のみを面取りする工程と、前記面取り後、前記第１
の裏面側を研削研磨し第１の半導体基板をＳＯＩ層にす
る工程とを含むことを特徴とする請求項７、請求項８ま
たは請求項９記載のＳＯＩ基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23037296A JP3216535B2 (ja) | 1996-08-30 | 1996-08-30 | Ｓｏｉ基板およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23037296A JP3216535B2 (ja) | 1996-08-30 | 1996-08-30 | Ｓｏｉ基板およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1074830A true JPH1074830A (ja) | 1998-03-17 |
| JP3216535B2 JP3216535B2 (ja) | 2001-10-09 |
Family
ID=16906838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23037296A Expired - Fee Related JP3216535B2 (ja) | 1996-08-30 | 1996-08-30 | Ｓｏｉ基板およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3216535B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006512754A (ja) * | 2002-12-24 | 2006-04-13 | コミサリヤ・ア・レネルジ・アトミク | 複合基板の製造方法およびこのようにして得られる構造 |
| KR100809408B1 (ko) * | 2005-07-27 | 2008-03-05 | 세이코 엡슨 가부시키가이샤 | 반도체 기판의 제조 방법 및, 반도체 장치의 제조 방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102007258B1 (ko) | 2012-11-21 | 2019-08-05 | 삼성전자주식회사 | 광전 집적회로 기판의 제조방법 |
-
1996
- 1996-08-30 JP JP23037296A patent/JP3216535B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006512754A (ja) * | 2002-12-24 | 2006-04-13 | コミサリヤ・ア・レネルジ・アトミク | 複合基板の製造方法およびこのようにして得られる構造 |
| KR100809408B1 (ko) * | 2005-07-27 | 2008-03-05 | 세이코 엡슨 가부시키가이샤 | 반도체 기판의 제조 방법 및, 반도체 장치의 제조 방법 |
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| Publication number | Publication date |
|---|---|
| JP3216535B2 (ja) | 2001-10-09 |
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