KR100238217B1 - 절연막의 표면처리방법 및 이를 이용한 에스오아이 웨이퍼의 제조방법 - Google Patents

절연막의 표면처리방법 및 이를 이용한 에스오아이 웨이퍼의 제조방법 Download PDF

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Abstract

절연막의 표면 처리 방법 및 이를 이용한 에스오아이(SOI) 웨이퍼의 제조 방법에 대하여 개시한다. 본 발명에서는 SOI 웨이퍼를 제조하기 위하여 본딩될 웨이퍼상에 형성된 절연막의 표면을 처리하는 방법에 있어서, 웨이퍼상의 절연막 표면을 RCA 세정하는 단계와, 상기 절연막을 상부로부터 소정 두께 만큼 건식 에칭에 의해 제거하는 단계를 포함한다. 본 발명에 의하면, 스마트 컷 공정을 이용하여 PBSOI 웨이퍼를 본딩 불량 없이 효과적으로 제조할 수 있다.

Description

절연막의 표면 처리 방법 및 이를 이용한 에스오아이(SOI) 웨이퍼의 제조 방법{Treating method of nitride film and manufacturing method for SOI wafer using the same}
본 발명은 절연막의 표면 처리 방법 및 이를 이용한 에스오아이(SOI) 웨이퍼의 제조 방법에 관한 것으로, 특히 본딩될 절연막을 저온 상태에서 표면 처리하는 방법과, 이를 이용하여 스마트 컷 공정에 의하여 PBSOI(Patterned and Bonded Silicon On Insulator) 웨이퍼를 제조하는 방법에 관한 것이다.
SOI 소자는 실리콘 기판상에 형성되는 반도체 소자들을 보다 효과적으로 상호 분리할 수 있는 소자로서, 고집적화되어가는 차세대 DRAM에서 예상되는 여러가지 문제점을 해결하기 위한 방법으로 연구되고 있다.
현재 시판되는 SOI 웨이퍼는 그 제작 방법이 다양하지만, 그 중에서도 웨이퍼 본딩(bonding) 기술에 의하여 제조되는 방법이 보편화되었다. 이러한 SOI 웨이퍼에 있어서, 그 가치를 결정하는 주요 인자로서 SOI 박막의 두께 균일도(uniformity)와 결정 품질을 들 수 있다. 따라서, SOI 박막의 두께 균일도와 결정 품질을 개선하기 위한 방법들이 계속 연구되어 오고 있다.
그 중에서도 PBSOI 웨이퍼는 그 제조 공정에 있어서 먼저 디바이스 웨이퍼상에 패턴을 형성한다는 점에서 기존의 방법과는 다르다. PBSOI 웨이퍼를 제조하는 방법을 개략적으로 설명하면 다음과 같다. 먼저, 디바이스 웨이퍼에 패턴을 형성하고, 산화막 평탄화를 거친 후, 핸들링 웨이퍼와 본딩한다. 그 후, 디바이스 웨이퍼를 그라인딩하고, 폴리싱 스토퍼(산화막)를 이용하여 CMP함으로써 패턴 부분만 핸들링 웨이퍼에 옮겨지도록 한다.
상기와 같은 공정에 의해 제작된 PBSOI 웨이퍼는 결정 결함이 벌크 실리콘과 동등하게 적어서 매우 우수하지만, 제조 공정상 두께 균일도를 50Å 이하로 제어하기 어렵다는 문제가 있다. 따라서, PBSOI의 두께 균일도를 개선하는 방향으로 집중적인 연구가 이루어지고 있다.
최근에는, PBSOI의 두께 편차를 줄이기 위한 방법으로서 스마트 컷(Smart-Cut??) 공정을 이용하는 기술이 도입되었다. 문헌(1995 IEEE International SOI Conference, p178 참조)에 따른 스마트 컷 기술에서는 산화시킨 실리콘 웨이퍼에 수소 이온을 2 × 1016∼ 1 × 1017/cm2의 도즈량과 200 Kev의 에너지로 이온 주입한 후, 상기 웨이퍼를 핸들링 웨이퍼와 본딩하고, 소정의 온도로 어닐링하여, 산화시킨 웨이퍼에서 이온 주입 에너지에 따른 이온의 비정(飛程) 거리 Rp 값 만큼의 층을 핸들링 웨이퍼로 옮겨지게 한다.
상기한 바와 같은 스마트 컷 기술을 패턴이 형성되어 있는 반도체 기판에 사용하는 경우에는 커패시터 등의 소자층을 전사하여 매몰 커패시터 구조의 DRAM 소자 등을 제작할 수 있다.
도 1 내지 도 4는 스마트 컷 기술을 이용하여 PBSOI 웨이퍼를 제조하는 통상의 방법을 설명하기 위해 공정 순서에 따라 도시한 단면도이다.
도 1을 참조하면, 소정의 패턴(12)이 형성된 디바이스 웨이퍼(10)의 상면 전체에 예를 들면 BPSG(boro-phospho-silicate glass)를 이용하여 제1 절연막(14)을 형성한다. 그 후, 상기 결과물에 대하여 수소 이온(20)을 주입하여 상기 디바이스 웨이퍼(10)의 내부에 이온 주입면(도시 생략)을 형성한다.
도 2를 참조하면, 상면에 BPSG로 이루어지는 제2 절연막(32)이 형성된 핸들링 웨이퍼(30)를 상기 제2 절연막(32)이 상기 제1 절연막(14)에 당접하도록 상기 디바이스 웨이퍼(10)에 본딩(bonding)한다.
도 3을 참조하면, 상기 결과물을 소정의 온도하에서 어닐링한다. 이와 같이 어닐링 공정을 행하는 도중에 수소에 의한 버블이 형성됨으로써, 결과적으로 상기 디바이스 웨이퍼(10)가 상기 이온 주입면을 따라 상부(10a) 및 하부(10b)로 분리되고, 상기 디바이스 웨이퍼(10)의 상부(10a)는 핸들링 웨이퍼(30)로부터 분리된다. 이 때, 상기 이온 주입 에너지에 따라 이온의 비정(飛程) 거리가 조절됨으로써 핸들링 웨이퍼(30)에 전사하고자 하는 상기 패턴(12)이 적정 두께를 가지는 상기 디바이스 웨이퍼(10)의 하부(10b)와 함께 상기 핸들링 웨이퍼(30)측에 결합된다.
도 4를 참조하면, 상기 핸들링 웨이퍼(30)상의 패턴(12) 상부에 남아 있는 상기 디바이스 웨이퍼(10)의 하부(10b)를 CMP 공정을 이용하여 제거하여 평탄화된 절연막(50), 즉 SOI층을 형성한다. 이로써 PBSOI 웨이퍼를 완성한다.
상기한 바와 같이, 스마트 컷 기술을 이용하여 PBSOI 웨이퍼를 제조하는 방법에서는 이온 주입시 발생되는 표면 오염 등으로 인해 본딩 공정의 수율을 높일 수 없다는 단점이 있다.
따라서, 종래에는 스마트 컷 기술을 이용하여 PBSOI 웨이퍼를 제조할 때 이온 주입시 발생되는 표면 오염을 제거하기 위하여, 디바이스 웨이퍼상에 형성된 BPSG로 이루어지는 절연막에 대하여 RCA 세정 공정 및 어닐링을 포함하는 전처리를 행할 필요가 있다.
상기 RCA 세정은 케른(W. Kern) 등에 의하여 제안(W. Kern 및 D.A. Puotinen: RCA Review, 31권, p187, 1970)된 세정 방법으로서, 암모니아 과산화수소수 용액, 불산 수용액 및 염산 과산화수소수 용액을 조합한 습식 세정법이다. 이 RCA 세정 방법은 현재 당 분야에서 널리 사용되고 있다.
그러나, 절연막을 RCA 세정한 후 어닐링 처리를 행하면, 이온 주입층에서의 수소 이온 부피 팽창으로 인해 본딩 전에 국부적으로 소자층이 분리되는 블리스터링(blistering) 현상이 발생되기 때문에 RCA 세정을 적용하기 곤란하다는 문제가 있다. 더구나, 절연막을 RCA 세정한 후에는 절연막 표면에 흡습된 층이 형성되고, 이 흡습된 층은 본딩되지 않는 상태로 존재하게 된다. 따라서, 이와 같은 흡습층으로 인해 디비이스 웨이퍼와 핸들링 웨이퍼를 본딩하였을 때 본딩 불량이 야기된다.
도 5는 상기한 종래의 방법에서와 같이 BPSG로 이루어지는 절연막을 RCA 세정하고, 상면에 BPSG로 이루어지는 절연막이 형성된 핸들링 웨이퍼를 본딩한 후 열처리 온도에 따른 계면 보이드(void)를 분석한 결과를 보여주는 SAT(Scanning Accoustic Tomgraph) 사진이다.
도 5에 있어서, (a)는 RCA 세정 후 열처리하지 않은 디바이스 웨이퍼를 핸들링 웨이퍼와 본딩한 직후의 상태를 나타내는 것이고, (b)는 본딩 후 400℃에서 30분간 어닐링한 결과를 나타낸 것이고, (c)는 본딩 후 950℃에서 30분간 어닐링한 결과를 나타낸 것이다. 도 5의 결과로부터 알 수 있는 바와 같이, 디바이스 웨이퍼의 절연막상에 형성된 흡습층으로 인해 본딩된 웨이퍼의 계면에 형성되는 보이드에 의한 본딩 불량은 후속의 열처리에 의하여도 제거되지 않는다.
따라서, 종래에는 이와 같은 절연막 표면의 흡습층을 제거하기 위하여 웨이퍼를 본딩하기 전에 RCA 세정 공정의 후속 공정으로서 열처리를 행한 후 웨이퍼 본딩 공정을 행하였다.
도 6은 종래의 방법에 따라 BPSG로 이루어지는 절연막이 형성된 디바이스 웨이퍼의 절연막 표면을 전처리하는 공정을 설명하는 플로차트를 나타낸다.
도 6을 참조하면, 본딩 전에 디바이스 웨이퍼의 절연막 표면을 전처리하기 위하여 일단 절연막 표면을 스크러빙한 후(단계 50), RCA 세정을 행한다(단계 52). 이어서, RCA 세정된 결과물을 약 850℃의 온도하에서 약 30분간 어닐링한다(단계 54). 그 후, 디바이스 웨이퍼와 핸들링 웨이퍼를 본딩하고(단계 56), 본딩된 결과물을 소정의 온도로 어닐링한다(단계 58).
도 7은 디바이스 웨이퍼상에 형성된 BPSG로 이루어지는 절연막에서 RCA 세정 또는 후속 열처리를 행한 결과물에 대하여 본딩 후의 어닐링 온도에 따른 보이드 제거 실험의 결과를 보여주는 SAT 사진을 나타낸다.
도 7에 있어서, (a)는 RCA 세정을 행하지 않고 본딩한 결과를 나타내고, (b)는 RCA 세정만을 행한 후 본딩한 결과를 나타내고, (c)는 RCA 세정 후에 850℃에서 30분간 어닐링한 후 본딩한 결과를 나타낸다.
상기한 방법에 따라 RCA 세정된 웨이퍼를 약 850℃에서 약 30분간 열처리하면 절연막에서의 본딩 불량은 제거될 수 있다. 그러나, 스마트 컷 기술을 이용하고자 하는 경우, 이온 주입된 수소 이온에 의해 형성된 기포가 팽창됨으로써 열처리 온도가 500℃ 이상으로 되는 경우에는 실리콘 기판이 박리되는 블리스터링 현상이 발생되므로, 종래와 같은 방법에서는 고온 어닐링 공정은 적용할 수 없다.
따라서, 본 발명의 목적은 스마트 컷 기술을 이용하여 PBSOI 웨이퍼를 제조하기 위하여 본딩될 절연막상의 표면을 저온 상태에서 전처리하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 본딩 불량 또는 블리스터링 현상을 야기하지 않고 스마트 컷 공정에 의하여 SOI 웨이퍼를 제조하는 방법을 제공하는 것이다.
도 1 내지 도 4는 스마트 컷 기술을 이용하여 PBSOI 웨이퍼를 제조하는 통상의 방법을 설명하기 위해 공정 순서에 따라 도시한 단면도이다.
도 5는 종래의 방법에 따라 절연막이 형성된 핸들링 웨이퍼를 본딩한 후 열처리 온도에 따른 계면 보이드(void)를 분석한 결과를 보여주는 SAT(Scanning Accoustic Tomgraph) 사진이다.
도 6은 종래의 방법에 따라 절연막이 형성된 디바이스 웨이퍼의 절연막 표면을 전처리하는 공정을 설명하는 플로차트를 나타낸다.
도 7은 디바이스 웨이퍼상에 형성된 절연막에서 본딩 후의 어닐링 온도에 따른 보이드 제거 실험의 결과를 보여주는 SAT 사진을 나타낸다.
도 8은 본 발명의 바람직한 실시예에 따른 절연막 표면 처리 방법을 설명하기 위한 플로차트이다.
도 9는 본 발명에 따른 절연막 표면 처리 방법에서 RCA 세정 후 절연막 표면의 에칭량에 따른 절연막 본딩 상태를 보여주는 SAT 사진을 나타낸다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 디바이스 웨이퍼, 12 : 패턴
14 : 제1 절연막, 20 : 수소 이온
30 : 핸들링 웨이퍼, 32 : 제2 절연막
50 : 평탄화된 절연막
상기 목적을 달성하기 위하여 본 발명은, SOI 웨이퍼를 제조하기 위하여 본딩될 웨이퍼상에 형성된 절연막의 표면을 처리하는 방법에 있어서, 웨이퍼상의 절연막 표면을 RCA 세정하는 단계와, 상기 절연막을 상부로부터 소정 두께 만큼 건식 에칭에 의해 제거하는 단계를 포함하는 것을 특징으로 하는 절연막 표면 처리 방법을 제공한다.
바람직하게는, 상기 RCA 세정하는 단계 전에 상기 절연막 표면을 스크러빙하는 단계를 더 포함한다.
또한 바람직하게는, 상기 절연막은 BPSG(boro-phospho-silicate glass)이다.
또한 바람직하게는, 상기 건식 에칭하는 단계는 상온에서 행하고, 상기 소정 두께는 상기 RCA 세정 단계에서 흡습에 의하여 변형된 절연막 두께에 해당한다.
상기 다른 목적을 달성하기 위하여 본 발명은, 소정의 패턴이 형성된 디바이스 웨이퍼의 상면 전체에 제1 절연막을 형성하는 단계와, 수소 이온을 이용하여 소정의 도즈량 및 소정의 이온 주입 에너지로 상기 결과물에 이온 주입하여 상기 디바이스 웨이퍼의 내부에 이온 주입면을 형성하는 단계와, 상기 제1 절연막의 표면을 세정하는 단계와, 상기 제1 절연막에서 흡습에 의하여 손상된 부분을 건식 에칭에 의하여 제거하는 단계와, 상면에 제2 절연막이 형성된 핸들링 웨이퍼를 상기 제2 절연막이 상기 제1 절연막에 당접하도록 상기 디바이스 웨이퍼에 본딩하는 단계와, 상기 결과물을 어닐링하여 수소에 의한 버블을 형성시킴으로써, 상기 패턴을 포함하는 디바이스 웨이퍼의 일부가 상기 핸들링 웨이퍼상에 남아 있도록 상기 디바이스 웨이퍼를 상기 이온 주입면을 따라 분리시키는 단계와, 상기 핸들링 웨이퍼상에 남아 있는 디바이스 웨이퍼의 노출면을 평탄화시키는 단계를 포함하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법을 제공한다.
바람직하게는, 상기 어닐링하는 단계는 400 ∼ 650℃의 온도하에서 30분 동안 행한다.
또한, 상기 어닐링 단계 후에 상기 패턴을 포함하는 디바이스 웨이퍼의 일부가 남아 있는 상기 핸들링 웨이퍼에 대하여 650 ∼ 950℃의 온도하에서 N2분위기로 약 30분 동안 추가로 어닐링하는 단계를 더 포함할 수 있다.
또한 바람직하게는, 상기 제1 절연막의 손상된 부분을 제거하는 단계는 상온에서 행하며, 상기 제1 절연막 및 제2 절연막은 BPSG이다.
본 발명에 의하면, 스마트 컷 공정을 이용하여 PBSOI 웨이퍼를 본딩 불량 없이 효과적으로 제조할 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 8은 본 발명의 바람직한 실시예에 따라서 스마트 컷 공정을 이용하여 SOI 웨이퍼를 제조할 때, 디바이스 웨이퍼상에 형성된 절연막의 표면을 처리하는 방법을 설명하기 위한 플로차트이다.
도 8을 참조하면, 스마트 컷 공정을 이용하여 SOI 웨이퍼를 제조하는 데 있어서, 먼저 소정의 패턴이 형성된 디바이스 웨이퍼와 핸들링 웨이퍼를 본딩하기 전에 디바이스 웨이퍼상에 형성된 BPSG로 이루어지는 절연막(도 1의 참조 부호 14에 해당함)의 표면을 전처리하기 위하여 일단 절연막 표면을 스크러빙한 후(단계 60), RCA 세정을 행한다(단계 62). 이어서, RCA 세정된 절연막을 상부로부터 소정 두께 만큼 건식 에칭에 의하여 제거한다(단계 64). 이와 같이 건식 에칭되는 양은 상기 절연막이 흡습에 의하여 변형된 막 두께 정도에 따라 조절 가능하며, 바람직하게는 상기 건식 에칭에 의하여 제거되는 절연막의 두께는 약 600 ∼ 800Å이다. 이와 같은 건식 에칭 공정은 상온에서 행할 수 있다. 그 후, 도 2를 참조하여 설명한 바와 같이, 디바이스 웨이퍼와 핸들링 웨이퍼를 본딩하고(단계 66), 본딩된 결과물을 소정의 온도, 예를 들면 약 400 ∼ 650℃, 바람직하게는 약 650℃의 온도하에서 약 30분간 어닐링한다(단계 68). 이와 같이 어닐링 공정을 행하는 도중에 수소에 의한 버블이 형성됨으로써, 결과적으로 상기 디바이스 웨이퍼가 핸들링 웨이퍼로부터 분리된다. 이 때, 상기 이온 주입 에너지에 따라 이온의 비정(飛程) 거리가 조절됨으로써 전사하고자 하는 두께에 해당하는 디바이스 웨이퍼상의 패턴이 핸들링 웨이퍼측에 결합된다.
필요에 따라서, 상기 패턴이 결합된 핸들링 웨이퍼에 대하여 약 650 ∼ 950℃의 온도하에서 N2분위기로 약 30분 동안 어닐링 공정을 행하면, 결합력을 강화시킬 수 있는 잇점이 있다.
그 후, 상기 핸들링 웨이퍼상에 남아 있는 디바이스 웨이퍼의 노출면을 CMP 공정에 의하여 평탄화하여 PBSOI 웨이퍼를 완성한다.
도 9는 본 발명에 따른 절연막 표면 처리 방법에서 RCA 세정 후 절연막 표면의 에칭량에 따른 절연막 본딩 상태를 보여주는 SAT 사진을 나타낸다.
도 9에서 알 수 있는 바와 같이, 절연막의 에칭량이 증가함에 따라 점차 웨이퍼의 에지 부분까지 본딩이 진행되고, 약 800Å을 제거한 경우에는 웨이퍼의 에지 부분에서 약 2 ∼ 3mm 영역을 제외하고 웨이퍼상에서 완전한 본딩이 가능하다. 여기서, 웨이퍼의 에지 부분에서 본딩 상태가 불량한 이유는 절연막의 건식 에칭시에 에칭 장비의 웨이퍼 본딩용 가드 링(guard ring)에 의해 웨이퍼의 에지 부분에서 약 2mm의 영역을 에칭할 수 없기 때문인 것으로서, 이는 본 발명의 방법에 따른 문제는 아니다.
상기한 바와 같은 본 발명의 바람직한 실시예에 따른 방법에 의하면, 스마트 컷 공정을 이용하는 SOI 웨이퍼 제조 방법에 있어서 적용 가능한 절연막의 표면 처리 방법에서 BPSG로 이루어지는 절연막을 RCA 세정 후에 일정 두께를 건식 에칭함으로써, 고온에서의 어닐링 공정 없이도 정상적인 본딩이 가능하다. 따라서, 스마트 컷 공정을 이용하여 PBSOI 웨이퍼를 효과적으로 제조할 수 있다.
또한, 통상적인 PBSOI 웨이퍼의 제조 공정시에 BPSG로 이루어지는 절연막을 세정한 후 고온에서 약 30분 동안 어닐링하는 공정 대신, 상온에서의 건식 에칭 공정을 이용하므로, 전체적인 열처리 온도가 감소되어 웨이퍼상의 패턴중 예를 들면 매몰 콘택으로부터 불순물이 확산되어 나오는 현상을 방지할 수 있고, 트랜지스터의 특성을 개선하기 위하여 본딩 공정을 행하기 전에 미리 이온 주입 공정을 실시하는 등 다양한 공정 개선이 가능하게 된다.
또한, 본 발명에 따른 방법에서는 절연막을 RCA 세정 처리한 후에 건식 에칭에 의하여 절연막의 일부를 제거하는 데 있어서 약 30초 정도 소요되므로, 종래의 방법에 따라서 RCA 세정 처리된 절연막을 고온에서 약 30분 동안 열처리하는 경우에 비하여 공정에 필요한 시간을 크게 단축할 수 있다.
이상, 본 발명을 구체적인 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (10)

  1. SOI 웨이퍼를 제조하기 위하여 본딩될 웨이퍼상에 형성된 절연막의 표면을 처리하는 방법에 있어서,
    웨이퍼상의 절연막 표면을 RCA 세정하는 단계와,
    상기 절연막을 상부로부터 소정 두께 만큼 건식 에칭에 의해 제거하는 단계를 포함하는 것을 특징으로 하는 절연막 표면 처리 방법.
  2. 제1항에 있어서, 상기 RCA 세정하는 단계 전에 상기 절연막 표면을 스크러빙하는 단계를 더 포함하는 것을 특징으로 하는 절연막 표면 처리 방법.
  3. 제1항 또는 제2항에 있어서, 상기 절연막은 BPSG(boro-phospho-silicate glass)인 것을 특징으로 하는 절연막 표면 처리 방법.
  4. 제1항 또는 제2항에 있어서, 상기 건식 에칭하는 단계는 상온에서 행하는 것을 특징으로 하는 절연막 표면 처리 방법.
  5. 제1항 또는 제2항에 있어서, 상기 건식 에칭하는 단계에서 상기 소정 두께는 상기 RCA 세정 단계에서 흡습에 의하여 변형된 절연막 두께에 해당하는 것을 특징으로 하는 절연막 표면 처리 방법.
  6. (정정) 소정의 패턴이 형성된 디바이스 웨이퍼의 상면 전체에 제1 절연막을 형성하는 단계와,
    수소 이온을 이용하여 소정의 도즈량 및 소정의 이온 주입 에너지로 상기 결과물에 이온 주입하여 상기 디바이스 웨이퍼의 내부에 이온 주입면을 형성하는 단계와,
    상기 제1 절연막의 표면을 세정하는 단계와,
    상기 제1 절연막에서 흡습에 의하여 손상된 부분을 건식 에칭에 의하여 제거하는 단계와,
    상면에 제2 절연막이 형성된 핸들링 웨이퍼를 상기 제2 절연막이 상기 제1 절연막에 당접하도록 상기 디바이스 웨이퍼에 본딩하는 단계와,
    상기 결과물을 어닐링하여 수소에 의한 버블을 형성시킴으로써, 상기 패턴을 포함하는 디바이스 웨이퍼의 일부가 상기 핸들링 웨이퍼상에 남아 있도록 상기 디바이스 웨이퍼를 상기 이온 주입면을 따라 분리시키는 단계와,
    상기 핸들링 웨이퍼상에 남아 있는 디바이스 웨이퍼의 노출면을 평탄화시키는 단계를 포함하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
  7. 제6항에 있어서, 상기 어닐링하는 단계는 400 ∼ 650℃의 온도하에서 30분 동안 행하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
  8. (정정) 제6항에 있어서, 상기 어닐링 단계 후에 상기 패턴을 포함하는 디바이스 웨이퍼의 일부가 남아 있는 상기 핸들링 웨이퍼에 대하여 650 ∼ 950℃의 온도하에서 N2분위기로 약 30분 동안 추가로 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
  9. 제6항 또는 제8항에 있어서, 상기 제1 절연막의 손상된 부분을 제거하는 단계는 상온에서 행하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
  10. 제6항 또는 제8항에 있어서, 상기 제1 절연막 및 제2 절연막은 BPSG인 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
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