KR0151051B1 - 반도체장치의 절연막 형성방법 - Google Patents

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Abstract

신규한 반도체장치의 절연막 형성방법이 개시되어 있다. 반도체기판 상에 제1 물질층 및 제2 물질층을 형성한 후, 상기 제2 물질층을 식각하여 상기 제1 물질층의 소정 부위를 노출시킨다. 상기 결과물 전면에 하지의존성을 가진 절연막을 증착한 후, 상기 절연막을 전면 식각한다. 배선간 또는 소자간의 스페이서 영역에 선택적으로 두꺼운 절연막을 형성할 수 있으므로 보이드가 발생하지 않는다.

Description

반도체장치의 절연막 형성방법
제1a도 내지 제1g도는 본 발명에 의한 반도체장치의 절연막 형성방법을 설명하기 위한 단면도들.
제2a도 및 제2b도는 본 발명에 의한 반도체장치의 절연막 형성방법에 있어서, 실리콘질화막의 제거 전의, BC 대 BC 영역 및 DC 대 DC 영역에서의 액티브 프로파일을 나타내는 SEM 사진들.
제3a도 및 제3b도는 본 발명에 의한 반도체장치의 절연막 형성방법에 있어서, 실리콘질화막의 제거 후의, 셀 영역 및 셀/주변회로의 경제 영역에서의 액티브 프로파일을 나타내는 SEM 사진들.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체기판 11 : 패드 산화막
12 : 제1 물질층 13 : 제2 물질층
14 : 제3 물질층 15a : 제1 절연막
15b : 제2 절연막 15 : 트랜치 분리영역
본 발명은 반도체장치의 절연막 형성방법에 관한 것으로, 특히 배선간 또는 소자간에 보이드(void)가 발생하지 않으면서 선택적으로 절연막을 형성할 수 있는 반도체장치의 절연막 형성방법에 관한 것이다.
반도체장치가 미세화됨에 따라 배선구조가 다층화되고 소자간의 간격이 점점 좁아지게 되어 종횡비(aspect ration)가 큰 패턴의 평탄화 공정에 있어서 고도의 기술이 요구되고 있다. 특히, 게이트라인, 비트라인 및 금속라인과 같은 배선과 또는 소자간의 분리영역에 보이드가 발생하지 않으면서 선택적으로 절연막을 형성할 수 있는 방법이 요구되고 있다.
일반적으로, O3-TEOS USG (ozone-tetraethylorthosilicate undoped silicate glass) 막은 하지막의 특성에 따라 증착속도(deposition rate)이 달라지는 소위, 하지의존성을 가지고 있다. 이와 같은 하지의존성은 막의 증착 초기에 가장 큰 영향을 받으며, O3-TEOS USG막의 누적 두께가 증가할 수록 하지의존성에 대한 효과가 감소한다.
따라서, 본 발명의 목적은 배선간 또는 소자간에 보이드가 발생하지 않으면서 선택적으로 절연막을 형성할 수 있는 반도체장치의 절연막 형성방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체기판 상에 제1 물질층 및 제2 물질층을 형성하는 단계;
상기 제2 물질층을 식각하여 상기 제1 물질층의 소정 부위를 노출시키는 단계:
상기 결과물 전면에 하지의존성을 가진 절연막을 증착하는 단계: 및 상기 절연각을 전면 식각하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 절연막 형성방법을 제공한다.
상기 제1 물질층을 구성하는 물질로 하지의존성을 가진 막의 증착속도를 빠르게 하는 물질을 사용하고, 상기 제2 물질층을 구성하는 물질로 하지의존성을 가진 막의 증착속도를 느리게 하는 물질을 사용하는 것이 바람직하다.
상기 절연막을 전면 식각하는 단계 후, 결과물 전면에 하지의존성을 가진 절연막을 증착하는 단계와 상기 절연막을 전면 식각하는 단계를 1회 이상 반복할 수 있다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 반도체장치의 트랜치(trench) 소자분리 형성방법에 있어서, 반도체기판 상에 제1 물질층 및 제2 물질층을 차례로 형성하는 단계: 상기 제2 물질층 및 제1 물질층을 식각하여 소자분리 영역이 형성될 상기 반도체기판 부위를 노출시키는 단계: 상기 식각된 제2 및 제1 물질층의 측면에 스페이서를 형성하는 단계: 상기 스페이서를 마스크로 이용하여 노출된 상기 반도체기판을 소정깊이로 식각하여 트랜치를 형성하는 단계: 상기 트랜치가 형성된 결과물 전면에 하지의존성을 가진 절연막을 증착하는 단계: 상기 절연막을 전면 식각하는 단계: 및 상기 질화막을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 절연막 형성방법을 제공할 수 있다.
상기 제2 물질층 및 스페이서를 구성하는 물질로 하지의존성을 가진막의 증착 속도를 느리게 하는 물질을 사용하며, 바람직하게는 고온산화물(High Temperature Oxide : HTO), PE-산화물(Plasma-Enhanced Oxide), 열산화물(Thermal Oxide), PSG(phosphosilicate glass) 및 BPSG(borophosphosilicate glass) 군에서 선택된 어느 하나를 사용한다.
상기 절연막을 구성하는 물질로 O3-TEOS USG 또는 O3-HMDS USG(ozone-hexamethyldisilazane USG)를 사용하는 것이 바람직하다.
상기 질화막을 제거하는 단계 전에, 결과물 전면에 하지의존성을 가진 절연막을 증착하는 단계와 상기 절연막을 전면 식각하는 단계를 1회 이상 반복할 수 있다.
상기 절연막의 전면 식각공정을 화학기계폴리싱(Chemical Mechanical Polishing: 이하 CMP라 한다) 방법으로 실시함으로써 상기 제1 물질층까지 식각할 수 있다.
상기 절연막을 전면 식각하는 단계 전에, 상기 절연막이 증착된 결과물 전면에 습식 분위기의 산화공정을 실시하는 단계를 더 구비할 수 있다.
본 발명에 의하면, 하지막을 선택적으로 노출시킨 후 하지의존성을 가진 절연막을 증착함으로써 배선간 또는 소자간의 스페이서(space) 영역에는 두꺼운 절연막을 형성하고 배선 또는 소자의 상부 영역에는 얇은 절연막을 형성한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
제1a도 내지 제1g도는 본 발명에 의한 반도체장치의 절연막 형성방법을 설명하기 위한 단면도들로서, 트랜치 분리영역을 형성하는 경우를 설명한다.
제1a도는 제1 물질층(12) 및 제2 물질층(13)을 형성하는 단계를 도시한다. 열산화 공정을 실시하여 실리콘기판(10) 상에 약 240Å 두께의 패드 산화막(11)을 형성한 후, 그 위에 실리콘질화물을 약 1500Å 두께로 증착하여 제1 물질층(12)을 형성한다. 이때, 상기 패드 산화막(11)은 실리콘질화물로 이루어진 제1 물질층(12)에 의해 기판(10)이 받는 스트레스를 완화시키는 역할을 한다. 이어서, 상기 제1 물질층(12) 상에, 하지의존성을 가진 막의 증착속도를 느리게 하는 물질, 예컨대 고온산화물을 약 1000Å 두께로 증착하여 제2 물질층(13)을 형성한다. 이때, 상기 제2 물질층(13)을 구성하는 물질로 PE-산화물, 열산화물, PSG 또는 BPSG를 사용할 수 있다.
제1b도는 스페이서(14)를 형성하는 단계를 도시한다. 사진식각 공정으로 상기 제2 물질층(13), 제1 물질층(12) 및 패드 산화막(11)을 차례로 식각하여 소자분리 영역이 형성될 기판 부위를 노출시킨다. 이어서, 결과물 전면에 하지의존성을 가진 막의 증착속도를 느리게 하는 물질, 예컨대 고온산화물을 약 500Å 정도의 두께로 증착한 후 이를 이방성 식각함으로써, 상기 식각된 제2 및 제1 물질층(13, 12)과 패드 산화막(11)의 측벽에 고온산화물로 이루어진 스페이서(14)를 형성한다.
제1c도는 트랜치(t)를 형성하는 단계를 도시한다. 상기 스페이서(14)를 식각마스크로 이용하여 노출된 기판(10) 부위를 소정깊이로 식각함으로써, 소자분리가 형성될 영역에 트랜치(t)를 형성한다. 그 결과, 액티브 영역에서는 하지의존성을 가진 막의 증착속도를 느리게 하는 제2 물질층(13)이 노출되고, 소자분리 영역에서는 하지의존성을 가진 막의 증착속도를 빠르게 하는 실리콘기판(10)이 노출된다.
제1d도는 제1 절연막(15a)을 형성하는 단계를 도시한다. 상기 트랜치(t)가 형성된 결과물 전면에 하지의존성을 가진 물질, 예컨대 O3-TEOS USG를 약 6000Å 두께(노출된 웨이퍼 기준)로 증착하여 제1 절연막(15a)을 형성한다. 그 결과, 액티브 영역, 즉 제2 물질층(13)이 노출된 영역에서는 상기 제1 절연막(15a)이 약 3000Å 두께로 형성되고, 실리콘기판(10)이 노출된 소자분리 영역에서는 상기 제1 절연막(15a)이 약 6000Å 두께로 형성된다. 여기서, 상기 제1 절연막(15a)을 구성하는 물질로 O3-HMDS USG를 사용할 수도 있다.
제1e도는 제1 절연막(15a)을 전면 식각하는 단계를 도시한다. 상기 제1 절연막(15a)을 건식식각 방법으로 전면 식각(즉, 에치백: etch-back)하여 액티브 영역의 제2 물질층(13)을 노출시키고, 소자분리 영역에서는 상기 제1 절연막(15a)을 약 3000Å 두께로 잔존시킨다. 이때, O3-TEOS USG로 이루어진 상기 제1 절연막(15a)을 건식 식각하게 되면 식각 도중에 막의 표면이 달라지게 되어 하지의존성이 없어지게 되므로, 이를 방지하기 위해 상기 식각 공정후, 제1 절연막(15a)을 200:1 HF에 120초동안 담그어 손상된 막 표면을 식각해냄으로써 하지의존성을 회복시킬 수 있다. 여기서, 상기 제1 절연막(15a)의 전면 식각공정을 CMP 방법으로 실시하여 상기 제1 물질층(12)까지 식각할 수도 있다.
제1f도는 제2 절연막(15b)을 형성하는 단계를 도시한다. 제1 절연막(15a)이 전면 식각되어 (점선으로 표시) 액티브 영역의 제2 물질층(13)이 노출된 결과물 전면에 하지의존성을 가진 물질, 예컨대 O3-TEOS USG를 약 6000Å 두께로 증착하는 제2 절연막(15b)을 형성한다.
제1g도는 분리영역(15)을 형성하는 단계를 도시한다. 상기 제2 절연막(15b)이 형성된 결과물 전면에 850℃, 질소(N2) 분위기에서 30분동안 열처리를 실시한 다음, 상기 제2 절연막(15b)을 약 4000Å 깊이로 전면 식각한다. 이때, 고온산화물로 이루어진 상기 제2 물질층(13)이 함께 식각된다. 이어서, 액티브 영역의 노출된 제1 물질층(12)을 제거함으로써, 트랜치 내부가 제1 및 제2 절연막으로 매립된 트렌치 분리영역(15)을 형성한다. 여기서, 상기 제2 절연막(15b)을 전면 식각한 후, 트랜치의 누설전류를 제거하기 위해 습식 분위기에서 산화공정을 실시하여 트랜치 영역의 실리콘기판 표면을 소정 깊이로 산화시키는 공정을 더 실시할 수 있다.
제2a도 및 제2b도는, 상기 제1a도 내지 제1g도를 참조하여 설명한 본 발명의 절연막 형성방법에 있어서, 액티브 영역의 제2 물질층, 즉 실리콘질화막을 제거하기 전의 액티브 프로파일을 나타내는 SEM(Scanning Electron Microscope) 사진들이다. 제2A도는 BC(Buried Contact) 대 BC 영역에서의 액티브 프로파일을 나타내고, 제2B도는 DC(Direct Contact) 대 DC 영역에서 액티브 프로파일을 나타낸다.
제3a도 및 제3b도는 상기 제1a도 내지 제1g도를 참조하여 설명한 본 발명의 절연막 형성방법에 있어서, 액티브 영역의 제2 물질층, 즉 실리콘질화막을 제거한 후의 액티브 프로파일을 나타내는 SEM 사진들이다. 제3a도는 셀 영역에서의 액티브 프로파일을 나타내고, 제3b도는 셀과 주변회로의 경계 영역에서의 액티브 프로파일을 나타낸다.
제3a도 및 제3b도를 참조하면, 소자간의 스페이서 영역, 즉 소자분리 영역에 두꺼운 절연막을 형성함으로써 보이드가 발생하지 않음을 알 수 있다.
따라서, 상술한 바와 같이 본 발명에 의한 반도체장치의 절연막 형성방법에 의하면, 하지막을 선택적으로 노출시킨 후 하지의존성을 가진 절연막을 증착함으로써 배선간 또는 소자간의 스페이서 영역에는 두꺼운 절연막을, 배선 또는 소자의 상부 영역에는 얇은 절연막을 선택적으로 형성할 수 있다.
또한, 배선간 또는 소자간의 스페이서 영역의 절연막 두께가 불층분할 경우, 하지의존성을 가진 절연막의 증착 공정 및 전면 식각공정을 1회 이상 반복함으로써 상기 스페이서 영역에 원하는 두께의 절연막을 형성할 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (10)

  1. 반도체기판 상에 제1 물질층 및 제2 물질층을 형성하는 단계 : 상기 제2 물질층을 식각하여 상기 제1 물질층의 소정 부위를 노출시키는 단계; 상기 결과물 전면에 하지의존성을 가진 절연막을 증착하는 단계: 및 상기 절연막을 전면 식각하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 절연막 형성방법.
  2. 제1항에 있어서, 상기 제1 물질층을 구성하는 물질로 하지의존성을 가진 막의 증착속도를 빠르게 하는 물질을 사용하고, 상기 제2 물질층을 구성하는 물질로 하지의존성을 가진 막의 증착속도를 느리게 하는 물질을 사용하는 것을 특징으로 하는 반도체장치의 절연막 형성방법.
  3. 제1항에 있어서, 상기 절연막을 전면 식각하는 단계 후, 결과물 전면에 하지의존성을 가진 절연막을 증착하는 단계와 상기 절연막을 전면 식각하는 단계를 1회 이상 반복하는 것을 특징으로 하는 반도체장치의 절연막 형성방법.
  4. 반도체장치의 트랜치 소자분리 형성방법에 있어서, 반도체기판 상에 제1 물질층 및 제2 물질층을 차례로 형성하는 단계: 상기 제2 물질층 및 제1 물질층을 식각하여 소자분리 영역 형성될 상기 반도체기판 부위를 노출하는 단계: 상기 식각된 제2 및 제1 물질층의 측면에 스페이서를 형성하는 단계: 상기 스페이서를 마스크로 이용하여 노출된 상기 반도체기판을 소정깊이로 식각하여 트랜치를 형성하는 단계: 상기 트랜치가 형성된 결과물 전면에 하지의존성을 가진 절연막을 증착하는 단계: 상기 절연막을 전면 식각하는 단계 : 및 상기 질화막을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 소자분리 형성방법.
  5. 제4항에 있어서, 상기 제2 물질층 및 스페이서를 구성하는 물질로 하지의존성을 가진 막의 증착속도를 느리게 하는 물질을 사용하는 것을 특징으로 하는 반도체장치의 소자분리 형성방법.
  6. 제5항에 있어서, 상기 제2 물질층 및 스페이서를 구성하는 물질로 고온산화물(HTO), PE-산화물, 열산화물, PSG 및 BPSG 군에서 선택된 어느 하나를 사용하는 것을 특징으로 하는 반도체장치의 소자분리 형성방법.
  7. 제4항에 있어서, 상기 절연막을 구성하는 물질로 O3-TEOS USG 또는 O3-HMDS USG를 사용하는 것을 특징으로 하는 반도체장치의 소자분리 형성방법.
  8. 제4항에 있어서, 상기 질화막을 제거하는 단계 전에, 결과물 전면에 하지의존성을 가진 절연막을 증착하는 단계와 상기 절연막을 전면 식각하는 단계를 1회 이상 반복하는 것을 특징으로 하는 반도체장치의 소자분리 형성방법.
  9. 제4항에 있어서, 상기 절연막을 전면 식각하는 단계에 있어서, 상기 식각공정을 화학기계폴리싱(CMP) 방법으로 실시함으로써 상기 제1 물질층까지 식각하는 것을 특징으로 하는 반도체장치의 소자분리 형성방법.
  10. 제4항에 있어서, 상기 절연막을 전면 식각하는 단계 전에, 상기 절연막이 증착된 결과물 전면에 습식 분위기의 산화공정을 실시하는 단계를 더 구비하는 것을 특징으로 하는 반도체장치의 소자분리 형성방법.
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