KR19990021366A - 반도체 장치의 소자 분리방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 소자 분리 방법에 관한 것으로, 보다 구체적으로는 얕은 트랜치 매립형 소자 분리 방법에 관한 것이다.
본 발명은 반도체 기판의 소자 분리 예정 영역이 노출되도록 식각 마스크를 형성하는 단계; 상기 식각 마스크의 형태로 노출된 반도체 기판을 소정 깊이만큼 식각하여, 트랜치를 형성하는 단계; 상기 트랜치에 인접한 반도체 기판 표면이 노출되도록 식각 마스크를 소정 폭만큼 리세스하는 단계; 상기 반도체 기판 결과물 상부에 제1산화막을 피복하는 단계; 상기 제1산화막 상부에 상기 트랜치가 충분히 매립되도록 제2산화막을 형성하는 단계; 상기 제2 및 제1산화막을 상기 식각 마스크가 소정 두께만큼 남도록 폴리슁하는 단계; 및 상기 식각 마스크를 제거하는 단계를 포함하며, 상기 제1 및 제2산화막은 HDP 챔버에서 형성되는 막인 것을 특징으로 한다.
Description
본 발명은 반도체 장치의 소자 분리 방법에 관한 것으로, 보다 구체적으로는 얕은 트랜치 매립형 소자 분리 방법에 관한 것이다.
반도체 기술의 진보와 더불어 더 나아가서는 반도체 소자의 고속화, 고집적화가 진행되고 있고, 이에 수반해서 패턴에 대한 미세화의 필요성이 점점 높아지고 있으며, 패턴의 칫수도 고정밀화가 요구되고 있다.
이는 반도체 소자에 있어서, 넓은 영역을 차지하는 소자 분리 영역에도 적용된다.
따라서, 종래에는 토폴리지가 높고, 넓은 면적을 차지하는 로코스(LOCOS) 기술에 의한 필드 산화막 대신 미세한 크기의 트랜치 구조의 소자 분리막이 제안된다.
이러한 미세한 크기를 갖는 트랜치 구조의 소자 분리막으로는, 얕은 깊이를 갖는 트랜치 아이솔레이션(이하, STI:shallow tremch isolation) 기술이 있는데, 이 기술은 얕은 깊이로 트랜치를 형성하므로서, 기판 식각시, 기판에 형성되는 스트레스를 줄일 수 있다.
종래의 STI 기술에 대하여 도 1A 내지 도 1E를 참조하여 설명한다.
먼저, 도 1A에 도시된 바와 같이, 반도체 기판(1) 상붕 패드 산화막(2)과 실리콘 질화막(3)이 순차적으로 형성된다.
이어, 도 1B에서와 같이, 아이솔레이션 예정 영역에 해당하는 반도체 기판(1)이 노출되도록 실리콘 질화막(3) 및 패드 산화막(2)의 소정 부분이 패터닝되어, 트랜치 식각 마스크가 형성된다. 그리고 나서, 트랜치 식각 마스크(2, 3)을 이용하여, 노출된 반도체 기판(1)을 소정 깊이 바람직하게는 3000 내지 4000Å 정도가 되도록 식각하여, 트랜치(4)가 형성된다.
그후, 도 1C에 도시된 바와 같이, 트랜치(4)가 구비된 반도체 기판(1) 결과물 표면에는 제1 및 제2산화막(5, 6)이 순차적으로 적층된다. 이때, 제1산화막(5)은 반도체 기판(1) 결과물 표면을 피복할 수 있도록 약 500Å 두께의 실리콘 리치(silicon rich) 산화막으로 형성되고, 제2산화막(6)은 트랜치(4) 매립용 산화막으로서, 결과물이 충분히 매립될 수 있도록 오존 티이오에스(O3-TEOS)로 형성된다.
그런다음, 도 1D에 도시된 것과 같이, 결과물은 실리콘 질화막(3)이 노출되도록 폴리싱되어, 트랜치(4)내에는 상기 제1 및 제2산화막(5, 6)이 매립되어, 소자 분리막(7)이 형성된다.
그리고 나서, 도 1E에서와 같이, 잔존하는 실리콘 질화막(3) 및 패드 산화막(2)이 공지의 방식으로 제거된다.
그러나, 상기와 같은 방식에 의하여 소자 분리막(7)을 형성하게 되면, 후속으로 진행될 공정에 의하여, 도 2와 같이 소자 분리막의 가장 자리 부분의 산화막이 일부 유실된다.
구체적으로 설명하자면, 소자 분리막을 형성하는 공정 이후에는 후속 공정으로서, 트랜치 식각 마스크로 이용되는 실리콘 질화막의 제거 공정, 희생 산화막을 증착 및 제거에 의하여 기판 표면을 전처리 하는 공정, 게이트 산화막 형성이전 기판 클리닝 공정 등을 실시한다.
그러나, 상기와 같은 후속 공정은, 대부분 산화막을 제거하기 위한 HF 용액을 이용한 처리로서, 이러한 HF 용액에 의하여, 트랜치 소자 분리막(7) 중, 다른 부분에 비하여 식각 속도가 매우 높은 가장자리 부분이 일부 유실이 될 수 있다.
이로 인하여, 소자 분리막의 절연 특성이 저하되고, 누설 전류가 발생되는 문제점이 발생된다.
따라서, 본 발명은 트랜치 구조의 소자 분리막에 있어서, 트랜치 측면에 매립된 산화막이 유실이 발생되지 않도록 하여, 소자 분리막의 절연 특성을 유지시킬 수 있는 반도체 장치의 소자 분리 방법을 제공하는 것을 목적으로 한다.
도 1A 내지 도 1E는 종래의 반도체 장치의 소자 분리 방법을 설명하기 위한 제조공정별 단면도.
도 2A 내지 도 2E는 본 발명에 따른 반도체 장치의 소자 분리막을 형성하기 위한 각 제조 공정별 단면도.
도 3은 본 발명에 따라 제조돈 반도체 장치의 소자 분리막의 단면도.
도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판12 : 패드 산화막
13 : 실리콘 질화막14 : 트랜치
15 : 제1산화막16 : 제2산화막
17 : 소자 분리막
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 반도체 기판의 소자 분리 예정 영역이 노출되도록 식각 마스크를 형성하는 단계; 상기 식각 마스크의 형태로 노출된 반도체 기판을 소정 깊이만큼 식각하여, 트랜치를 형성하는 단계; 상기 트랜치에 인접한 반도체 기판 표면이 노출되도록 식각 마스크를 소정 폭만큼 리세스하는 단계; 상기 반도체 기판 결과물 상부에 제1산화막을 피복하는 단계; 상기 제1산화막 상부에 상기 트랜치가 충분히 매립되도록 제2산화막을 형성하는 단계; 상기 제2 및 제1산화막을 상기 식각 마스크가 소정 두께만큼 남도록 폴리슁하는 단계; 및 상기 식각 마스크를 제거하는 단계를 포함하며, 상기 제1 및 제2산화막은 HDP 챔버에서 형성되는 막인 것을 특징으로 한다.
본 발명에 의하면, 트랜치 구조의 분리막 형성공정시, 트랜치 내벽 및 상단에 비교적 식각 속도가 늦은 HDP 방식의 산화막을 피복, 매립하고 아울러, 기판 상부로 소자 분리막이 소정 높이만큼 돌출되도록 형성하여, 후속으로 진행되는 클리닝 공정시 소자 분리막의 유실이 방지된다.
[실시예]
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2A 내지 도 2E는 본 발명에 따른 반도체 장치의 소자 분리막을 형성하기 위한 각 제조 공정별 단면도이고, 도 3는 본 발명에 따른 소자 분리막을 나타낸 도면이다.
본 실시예에는 소자 분리 공정후, 후속으로 진행되는 클리닝 공정시, 트랜치 가장자리의 산화막의 손실을 최소화하는 기술로서, 트랜치 내벽에 비교적 식각 속도가 늦은 막을 피복하도록 한다.
보다 구체적으로 설명하면, 도 2A를 참조하여, 반도체 기판(11) 상부에 패드 산화막(12)과 실리콘 질화막(13)이 순차적으로 형성된다. 여기서, 패드 산화막(12)은 공지된 바와 같이, 실리콘 질화막(13)과 반도체 기판(11)간의 스트레스를 완화하기 위하여 개재되는 막으로서 약 100 내지 200Å 두께로 형성된다. 또한, 상기 실리콘 질화막(13)은 약 1800 내지 2500Å 두께로 증착된다.
그후에, 소자 분리 예정 영역에 해당하는 반도체 기판(11) 부분이 노출되도록 실리콘 질화막(13) 및 패드 산화막(12)의 소정 부분이 패터닝되어, 트랜치 식각 마스크(20)가 된다. 그리고 나서, 트랜치 식각 마스크(20)을 이용하여, 노출된 반도체 기판(1)을 소정 깊이 바람직하게는 3000 내지 4000Å 정도가 되도록 식각하여, 트랜치(14)가 형성된다. 이때, 트랜치(14)를 비교적 얕은 깊이로 형성하는 것을, 기판 식각으로 인한 데미지를 최소화함고 아울러, 양질의 반도체 소자를 형성하기 위함이다.
그후, 도 2B에 도시된 바와 같이, 트랜치 식각 마스크(20)의 실리콘 질화막(13)은 트랜치(14) 외측으로 소정 폭(r) 만큼 리세스(recess)된다. 여기서, 실리콘 질화막(13)을 트랜치(14) 외측으로 소정 폭 만큼 리세스 하는 것은, 이후의 소자 분리막 형성시, 트랜치 가장자리 부분이 트랜치 내부보다 식각 속도가 빠르므로, 상대적으로 식각 속도를 낮춰주기 위함이다. 이때, 리세스되는 폭은 약 300 내지 500Å가 되도록 함이 바람직하며, 상기 실리콘 질화막(13)은 고온 즉, 170 내지 180℃ 온도의 인산 용액에 의하여 리세스된다.
그리고나서, 도 2C를 참조하여, 반도체 기판(1) 결과물 표면에 트랜치 내벽 피복용 제1산화막(15)이 형성되고, 소정 시간 동안 어닐링 공정을 실시한다음, 트랜치 매립용 제2산화막(16)이 적층된다. 이때, 제1산화막(15)은 약 700 내지 900Å 두께로 형성되고, 제2산화막(16)은 동일 챔버에서 약 7500 내지 8500Å이 두께로 형성된다. 또한, 제1산화막(15)과 제2산화막(16)은, 막질이 조밀하게 형성되는 HDP(high density plasma) 챔버내에서 형성됨이 바람직하고, 제1산화막을 형성한 단계와 제2산화막을 형성하는 단계사이에 어닐링 처리를 실시하여 주므로써, 제1산화막(15)의 식각 속도를 한층더 낮추도록 한다. 상기 어닐링 공정은 약 1000℃의 온도에서 30분간 실시하여 줌이 바람직하다.
여기서, 제1산화막(15)의 식각 속도를 낮추는 것은, 제1산화막(15)이 트랜치의 가장 자리 부분 특히, 실리콘 질화막(13)의 리세스된 부분을 피복하고 있으므로, 트랜치 가장자리 부분의 유실을 방지하기 위함이다.
그리고 나서, 도 2D에 도시된 바와 같이, 실리콘 질화막(13)의 두께가 약 1400Å이 남도록 제2산화막(16)과 제1산화막(15)이 폴리싱되어, 트랜치내에 제1 및 제2산화막(15, 16)이 매립된다. 여기서, 트랜치 내에 매립된 제1 및 제2산화막(15, 16)이 소자 분리막(17)이 된다.
그후, 도 2E에 도시된 바와 같이, 잔존하는 실리콘 질화막(13)과 패드 산화막(12)이 제거된다.
이와같은 방식에 의하여 트랜치 구조의 소자 분리막을 형성하게 되면, 트랜치 내벽 및 상단 가장자리 부분에 비교적 식각 속도가 높은 산화막이 피복되어 있어, 후속의 클리닝 공정을 진행하여도 도 3과 같이 가장자리 부분의 산화막 유실이 발생되지 않는다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 트랜치 구조의 소자분리막을 형성공정시, 트랜치 내벽 및 상단에 비교적 식각 속도가 늦은 HDP 방식의 산화막을 피복, 매립하고 아울러, 기판 상부로 소자 분리막이 소정 높이만큼 돌출되도록 형성하여, 후속으로 진행되는 클리닝 공정시 소자 분리막의 유실이 방지된다.
따라서, 소자 분리막의 절연 특성이 개선된다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (8)
- 반도체 기판의 소자 분리 예정 영역이 노출되도록 식각 마스크를 형성하는 단계;상기 식각 마스크의 형태로 노출된 반도체 기판을 소정 깊이만큼 식각하여, 트랜치를 형성하는 단계;상기 트랜치에 인접한 반도체 기판 표면이 노출되도록 식각 마스크를 소정 폭만큼 리세스하는 단계;상기 반도체 기판 결과물 상부에 제1산화막을 피복하는 단계;상기 제1산화막 상부에 상기 트랜치가 충분히 매립되도록 제2산화막을 형성하는 단계;상기 제2 및 제1산화막을 상기 식각 마스크가 소정 두께만큼 남도록 폴리슁하는 단계; 및상기 식각 마스크를 제거하는 단계를 포함하며,상기 제1 및 제2산화막은 HDP(high density plasma) 챔버에서 형성되는 막인 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제1항에 있어서, 상기 식각 마스크를 형성하는 단계는, 상기 반도체 기판상에 패드 산화막을 형성하는 단계; 상기 패드 산화막 상부에 실리콘 질화막을 형성하는 단계; 상기 실리콘 질화막 및 패드 산화막을 상기 소자 분리 예정 영역에 해당하는 반도체 기판이 노출되도록 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제1항 또는 제2항에 있어서, 상기 식각 마스크의 리세스되는 폭은 약 300 내지 500Å인 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제3항에 있어서, 상기 식각 마스크는 170 내지 180℃ 온도의 인산 용액에 의하여 리세드되는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제1항 또는 제2항에 있어서, 상기 제2 및 제1산화막을 폴리싱하는 단계에서, 상기 제2 및 제1산화막은 상기 식각 마스크 중 실리콘 질화막의 두께가 약 1300 내지 1500Å가 남도록 식각하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제1항에 있어서, 상기 제1산화막의 두께는 약 700 내지 900Å인 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제1항 또는 제6항에 있어서, 상기 제2산화막의 두께는 약 7500 내지 8500Å인 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제1항에 있어서, 상기 제1산화막을 형성하는 단계와 제2산화막을 형성하는 단계사이에 결과물을 어닐링하는 단계를 부가적으로 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
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