KR100270464B1 - 함몰형 산화절연을 형성하는 방법 - Google Patents

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비센트 비.인그라시아
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Abstract

본 발명 방법은, 석판 인쇄계에 의해 최초로 한정된 치수보다 크지 않고 동일한 크기인 절연 산화물(50)을 제조하는 데에 하나의 마스크만을 요구한다. 기판(12)상에 버퍼 층(14)이 형성되고, 버퍼 층(14)상에 산화 방지 층(16)이 형성된다. 산화 방지 층(16)이 에칭되고, 산화 방지 층(28)의 측벽에 인접하여 폐기 가능한 측벽 스페이서(30)가 형성되어, 트렌치 영역(36)이 구획된다. 트렌치를 형성하기 위해 트렌치 영역(36)이 에칭된다. 폐기 가능한 측벽 스페이서(36)가 에칭되고, 트렌치 측벽(40)과 트렌치 바닥면(38)상에 가능한 재료로 된 정합 층(48)이 증착된다. 기판(12)의 절연 영역(26)들에 전기적 절연을 형성하기 위해 정합 층(48)이 산화 된다.

Description

함몰형 산화 절연을 형성하는 방법
제1도 내지 제12도는 본 발명의 1실시예에 따른 공정 단계들을 도시한 단면도이고,
제13도 내지 제16도는 본 발명의 2실시예에 따른 공정 단계들을 도시한 단면도 및,
제17도 내지 제21도는 본 발명의 3실시예에 따른 공정 단계들을 도시한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
12 : 기판 14 : 버퍼 층
16,22,62 : 질화물층 18,24,64 : 마스크층
20,60 : 버퍼 층 26,66 : 절연 영역
28 : 버퍼 층 측벽 30 : 측벽 스페이서
32 : 제1부위 34 : 제2부위
36 : 트렌치 영역 38 : 트렌치 바닥면
40 : 트렌치 측벽 42 : 함몰부
44 : 노출 부위 46 : 산화물층
48 : 폴리실리콘층 50 : 절연 산화물
52 : 산화 정합층 54 : 이산화실리콘층
56 : 절연 산화물 68 : 질화물층 측벽
[발명의 분야]
본 발명은 일반적으로 반도체 장치들에 관한 것으로, 특히 반도체 집적 회로내에 전기적 절연 구조들을 형성하는 공정에 관한 것이다.
[발명의 배경]
반도체 산업은 장치의 치수를 감소시키고 장치의 잡적도(packing density)를 증가시킴으로써 장치의 성능을 향상시키기 위하여 노력을 경주하고 있다. 주어진 칩 크기에 대하여, 활성장치들을 분리하는 측방향 거리를 감소시킴으로써 장치의 집적도를 증가시킬 수 있는바, 이는 절연 폭을 감소시킴으로써 달성될 수 있다. 인접한 활성 장치들 사이의 필요한 전기적 절연을 유지하면서 절연 폭을 감소시키고자 하는 소망은 몇몇 다른 유전 절연체 설계들의 개발로 이어졌다.
유전 절연의 하나의 형태는 함몰형 산화 절연(Recessed Oxide Isolatin : ROI)이다. 이는, 기판이 유전 절연이 형성되는 영역들에서 노출되도록 실리콘 기판 위에 놓인 마스크가 패턴화되고, 이어 노출된 실리콘 영역들이 에칭되어 기판에 트렌치(trench)들을 형성한다. 트렌치 형성 과정 동안 실리콘 기판의 비노출 부위들은 위에 놓인 마스크에 의해 보호된다. 트렌치 영역들은 열적으로 산화되어 함몰형 산화 절연 영역들을 형성한다.
이 경우 마스크는, 트렌치 형성 공정에서는 에칭 차단 격벽으로, 트렌치 산화 공정에서는 산화 차단 격벽으로서의 2가지 역할을 한다. 이러한 2가지 목적을 위해 이산화실리콘 및 질화실리콘으로 된 복합 마스크가 널리 사용되고 있다.
그러나 이러한 기술의 문제점은, 질화 실리콘 마스크의 실리콘 하부 가장자리 영역들이 측방 산화에 의해 역시 산화된다는 점이다. 필드 산화 침해(field oxide encroachment)라고 알려진 이러한 현상은, 전기적 절연 영역의 최종적인 폭이 필요 이상으로 커지게 되는 결과를 낳는다. 따라서 이러한 필드 산화 침해로 인하여 함몰형 산화 절연(ROI)으로써는 장치의 집적도 증가가 제한되게 된다.
상기와 같은 필드 산화 침해를 억제하고자 하는 소망은 복잡한 공정 기술들의 개발을 유도하게 되었는바, 이는 팽(R. Fang)에 의해 미국 특허 제 4,398,992호에 게재된 바와 같이, 측방 산화를 방지 또는 둔화시키기 위하여 트렌치 및 패턴화된 복합 마스크의 측벽을 밀봉하는 기술이다. 이들 기술에서는, 측벽의 산화 밀봉을 형성하기 위해 질화 실리콘 또는 이산화 실리콘으로 된 막이 종종 사용된다.
그러나 트렌치 산화 공정 동안 이들 밀봉 기술들에 의해 발생되는 추가 응력은 장치의 성능 및 신뢰도를 저해하는 결정 결함들을 실리콘 기판에 생성하게 된다. 더우기 이들 복잡한 공정 기술들은 제어하기가 어렵고 또 종종 측방 산화를 감소시키지 못하기도 한다. 따라서 기판상의 결함 생성을 방지하기 위하여 측방 산화를 감소시키고 트렌치 산화 공정 동안의 응력 제거를 제공할 수 있는 효과적이고도 반복 가능한 ROI 공정의 개발이 요청되고 있다.
[발명의 요약]
기존 ROI 공정들이 갖고 있는 상기 문제점들은 본 발명에 의해 극복될 수 있다. 본 발명의 일실시예에서, 반도체 기판을 제공함으로써 전기적 절연이 형성된다. 즉 기판상에 버퍼 층이 형성되고, 이 버퍼 층 위에는 산화 방지층이 형성되며, 이 산화 방지층은 기판의 절연 영역을 한정하고 기판상에 산화 방지층의 일부를 남기기 위해 에칭된다. 산화 방지층의 측벽에 인접하여 폐기 가능한 측벽 스페이서가 측방으로 형성되고 트렌치 영역이 구획지워진다. 트렌치 영역은 에칭되어 트렌치를 형성하고, 폐기 가능한 측벽 스페이서는 제거된다. 산화 방지층과 트렌치 측벽 및 트렌치 바닥면상에는 산화 가능한 재료로 된 정합적(:整合的 : conformal)인 층(:이하 정합층이라 함)이 증착된다. 이어 산화 가능한 재료로 된 정합층은 산화되어 기판의 절연 영역들에 전기적 절연을 형성한다.
상기 및 기타 특징들과 잇점들은 첨부 도면과 관련한 이하의 상세한 설명으로부터 보다 명확하게 이해될 것이다. 도면은 반드시 축적대로 작도될 필요는 없고, 또 특정되게 설명되지 않은 본 발명의 다른 실시예들도 있을 수 있음은 물론이다.
[바람직한 실시예의 상세한 설명]
제1도 내지 제12도는, 집적 회로내에 전기적 절연 구조들을 형성하는 본 발명의 일실시예에 따른 공정 단계들을 단면도로 나타낸다.
제1도에는 실리콘 기판(12)과, 버퍼 층(14), 실리콘 질화물층(16) 및, 마스크층(18)을 포함하는 집적 회로 구조의 일부(10)가 도시된다. 기판(12)은 바람직하게는 열적으로 산화되어 두께가 10 내지 100nm인 버퍼 층(14)을 형성하는바, 이와 달리 버퍼 층(14)은 화학 증착된 이산화 실리콘으로 만들어질 수도 있다. 버퍼 층(14)이 형성된 다음, 산화 방지제인 질화물층(16)이 화학 증착에 의해 버퍼 층(14)상에 증착된다.
바람직한 실시예에서, 상기 질화물 층(16)은 50 내지 200nm의 두께로 증착되는바, 이 질화물 층(16)은 산화 질화물과 같은 다른 산화 방지 물질로 대체될 수도 있다. 질화물 층(16)이 형성된 후, 이 질화물 층(16)상에는 마스크 층(18)이 증착될 수 있는바, 바람직한 실시예에 따르면 상기 마스크 층(18)은 화학 증착된 이산화 실리콘이다.
바람직한 실시예에서, 제2도에 도시된 바와 같이 기판(12)상에 버퍼 층(20)과 질화물 층(22) 및 마스크 층(24) 부위를 만들고, 기판(12)의 절연 영역(26)을 구획하는 선택적인 비등방성(anisotropic) 에칭 공정이 계속된다. 여기서 비등방성 에칭은 수평 방향보다 수직 방향으로 더 빠리 진행되어 제2도에 도시된 바와 같은 직선상 버퍼 층 측벽(28)을 만든다.
제3도를 참조하면, 질화물 층(22) 및 절연 영역(26)상에 매우 정합적인 이산화 실리콘 층의 저압 화학 증착 공정이 계속된다. 정합적인 이산화 실리콘 층이 증착된 후, 버퍼 층 측벽(28)에 측방으로 인접하면서 절연 영역(26)의 제1부위(32)를 덮는 측벽 스페이서(30)를 형성하기 위해 비등방성 에칭이 수행되어 절연 영역(26)의 제2부위(34)를 노출시킨다. 하부의 윤곽에 맞도록 스페이서 재료의 층을 증착시킴으로써 측벽 스페이서들을 형성하고, 이어 이를 비등방적으로 에칭하는 기술은 잘 알려져 있다.
바람직한 실시예에서, 제4도에 도시된 바와 같이 기판(12)에 트렌치 바닥면(38)과 트렌치 측벽(40)을 갖는 트렌치 영역(36)을 형성하기 위하여 노출된 제2부위(34)를 선택적으로 비등방성 에칭시키는 공정이 이어진다. 이 단계에서 질화물 층(22)에 대하여 선택적인 에칭제로써, 기판(12)이 에칭된다면 마스크층(24)은 선택적이 되고, 또 나아가서 트렌치 영역(36)은 이온 주입 또는 확산 방법을 사용하여 도우핑(doping)될 수도 있다.
트렌치 형성 공정에 이어 폐기 가능한 측벽 스페이서(30)가 등방성 에칭으로 제거되고, 절연 영역(26)의 제1부위 (32)가 노출된다. 이와 동일한 단계에서, 에칭은 등방적이기 때문에 버퍼 층 측벽(28)이 에칭되고, 질화물 층(22)의 가장자리 하부에 함몰부(42)가 형성되며, 기판(12)의 부위(44)가 노출된다. 또한 이 단계에서 마스크 층(24)의 나머지 부위들이 제거되어 제5도에 도시된 구조로 된다. 여기서 함몰부(42)는 10 내지 100nm 범위의 측방향 치수를 갖는다.
바람직한 실시예에 따르면, 측벽 스페이서(30)를 제거하고 함몰부(42)를 형성하기 위해 액상 산화 에칭제가 사용된다. 만일 폐기 가능한 스페이서(30) 및 버퍼 층(20)이 상기 에칭제로 에칭되지 않는다면, 먼저 측벽 스페이서(30)를 제거하고 버퍼 층 측벽(28)을 에칭하여 함몰부(42)를 형성하기 위해 별도의 에칭 단계가 사용될 수도 있는바, 결과적인 최종 구조는 제5도에 도시된 것과 동일하다.
일단 함몰부(42)가 형성되면, 노출된 부위(44)와, 절연 영역(26)의 제1부위(32), 트렌치 측벽(40) 및, 트렌치 바닥면(38)상에는 제6도에 도시된 바와 같이 얇은 산화물 층(46)이 형성된다. 바람직한 실시예에서, 노출 부위(44)와, 절연 영역(26)의 제1부위(32), 트렌치 측벽(40) 및, 트렌치 바닥면(38)은 열적으로 산화되어 2 내지 10nm인 범위의 두께를 갖는 얇은 산화물 층(46)을 형성한다. 이와는 달리 상기 얇은 산화물 층(46)은 화학 증착된 이산화 실리콘으로 될 수도 있다.
제7도를 참조하면, 매우 정합적이면서 질화물 층(22)을 덮는 폴리실리콘 층(48)과, 얇은 산화물 층(46)의 증착 공정이 이어져 함몰부(42)를 대부분 채우게 된다. 폴리실리콘 층(48)은 바람직하게는 약 50nm의 두께로 화학 증착된다. 이와는 달리, 산화 가능하고 하부 윤곽에 대해 정합적이면서 절연에 유용한 재료로 쉽게 전환될 수 있는 다른 재료가 사용될 수도 있다.
폴리실리콘 층(48)이 증착된 후, 제8도에 도시된 바와 같이 절연 영역(26)내에 두꺼운 절연 산화물(50)을 생성하기 위하여 산화 공정이 수행된다. 산화 공정은 바람직하게는 질소 및 증기의 존재하에 약 900 내지 1200℃ 온도에서 산화로내에서 실시된다. 바람직한 실시예에 따르면 산화 공정은, 층을 이산화 실리콘으로 전환시키면서 폴리실리콘 층(40)을 완전히 소비하여 폴리실리콘으로 된 산화 정합 층(52)을 형성한다.
제9도에 도시된 바와 같이, 산화 정합 층(52)과 질화물 층(22) 및 버퍼 층(20)의 부위들을 제거함으로써 공정이 완료되어, 절연 산화물(50)에 의해 격리된 활성 영역들내에 트랜지스터들이 형성된다.
제10도는 제8도의 구조 위에 비교적 평평한 이산화 실리콘층(54)이 증착된 것을 도시하는바, 이는 제9도에 도시된 구조를 얻기 위하여 산화 정합 층(52)과 질화물 층(22) 및 버퍼 층(20)의 부위들을 간단히 제거함으로써 얻어질 수 있는 변형예이다.
이산화실리콘 층(52)이 증착된 후, 이산화 실리콘 층(54)고 산화 정합 층(52) 및 절연 산화물(50)의 부위들이 에칭된다. 이는 절연 산화물(56)을 형성하고 또 제11도에 도시된 바와 같이 질화물 층(22)과 대체로 평평한 절연 영역(26)을 만들게 된다.
다음, 제12도에 도시된 바와 같이 질화물 층(22)과 버퍼 층(20)을 제거함으로써 공정이 완료된다. 이제 절연 산화물(56)에 의해 격리된 활성 영역들 상에는 또다시 트랜지스터들이 형성된다.
다음에는 본 발명의 제2실시예에 대해 설명한다.
제13도는 실리콘 기판(58)과, 제1도의 버퍼 층(14)에 유사한 버퍼 층(60), 제2도의 질화물 층(22)에 유사한 실리콘 질화물 층(62), 제2도의 마스크 층(24)에 유사한 마스크 층(64) 및, 절연 영역(66)을 포함하는 집적 회로 구조의 일부(57)를 도시한다. 본 2실시예서도 제1도에 도시된 것과 동일한 구조상에 비등방성 에칭이 실시되어 버퍼 층(60)상에 질화물 층(62) 및 마스크 층(64)이 형성된다. 또한 비등방성 에칭이 수평 방향보다는 수직 방향으로 더 빨리 진행되어 제13도에 도시된 바와 같은 직선상 질화물 층 측벽(68)이 형성되는바, 이때 제2도와는 달리 버퍼 층(60)은 에칭되지 않고, 유사한 버퍼 층(14)이 에칭되어 기판(12)상에 버퍼 층(20)을 만들게 된다.
제14도를 참조하면, 정합적이면서 질화물 층(62) 및 절연 영역(66) 위를 덮는 이산화 실리콘의 저압 화학 증착 공정이 계속된다. 정합적인 이산화 실리콘 층이 증착된 후, 질화 층 측벽(68)에 인접하여 측방으로 측벽 스페이서(70)를 형성하기 위하여 비등방성 에칭이 실시되어 절연 영역(66)의 제1부위(72)를 덮고, 또 버퍼 층의 일부를 노출시키는바, 이는 또한 이 단계 동안에 기판(58)의 제1부위(74)를 노출시키고, 기판(58)상에 버퍼 층(76)의 일부를 남기기 위하여 비등방적으로 에칭된다.
하부의 윤곽에 정합하는 스페이서 재료의 층을 증착시킴으로써 측벽 스페이서들을 형성하고, 이를 비등방적으로 에칭하는 기술은 잘 알려져 있다. 만일 측벽 스페이서(70)를 형성하기 위해 사용된 비등방성 에칭이 버퍼 층(60)에 대해 선택적이라면, 2개의 별도의 비등방성 에칭 단계들이 사용될 수 있다. 즉, 제1 에칭 단계에서 측벽 스페이서(70)가 형성되고, 제2 에칭 단계에서 버퍼 층(60)이 에칭되어 제1 부위(74)를 노출시킨다. 이와 같은 경우에 최종 구조는 제14도에 도시된 구조와 동일하다.
제15도에 도시된 바와 같이, 트렌치 바닥면(80)과 트렌치 측벽(82)을 갖는 트렌치 영역(78)을 기판(58)에 형성하기 위하여 노출된 제1 부위(74)에 선택적인 비등방성 에칭 공정이 계속된다. 이 단계에서, 만일 기판(50)이 질화물 층(62)에 대해 선택적인 에칭제로 에칭된다면 마스크 층(64)은 선택적이다. 또한 트렌치 영역(78)은 이온 주입 또는 확산 방법을 사용하여 도우핑될 수도 있다.
트렌치 형성 공정에 이어, 폐기 가능한 측벽 스페이서(70)가 등방성 에칭으로 제거된다. 이와 동일한 단계에서, 에칭은 등방적이기 때문에 버퍼 층(76)이 에칭되고, 질화물 층(62)의 가장자리부 아래에 함몰부(84)가 형성되며, 기판(12)의 부위(86)가 노출된다. 또한 이 단계 동안 마스크 층(64)의 나머지 부위들이 제거되어 제16도에 도시된 구조로 되는 바, 이는 제5도에 도시된 구조와 동일하다.
또한, 만일 폐기 가능한 스페이서(70)와 버퍼 층(76)이 동일한 에칭제로 에칭되지 않는 재료들로 구성되어 있다면, 함몰부(84)를 형성하기 위하여, 먼저 측벽 스페이서(70)를 제거하고, 다음에 버퍼 층(76)을 에칭시키는 별개의 에칭 방법들을 사용할 수도 있다. 이경우에 최종적으로 얻어진 구조는 제16도 및 제5도에 도시된 구조와 동일하게 된다.
함몰부(84)의 형성에 이어, 제6도 내지 제12도에서 기히 설명된 단계들로써 공정이 계속된다.
다음에는 본 발명의 제3실시예를 설명한다.
제17도는 실리콘 기판(88)과 제1도의 버퍼 층(14)에 유사한 버퍼 층(90), 제1도의 질화물 층(16)에 유사한 실리콘 질화물 층(92), 제2도의 마스크 층(24)에 유사한 마스크 층(90) 및 트렌치 영역(98)을 포함하는 집적 회로 구조의 일부(87)를 도시한다. 본 3실시예에서도 제1도에 도시된 것과 동일한 구조상에 비등방성 에칭이 실시되어 질화물 층(92)상에 마스크 층(94)을 남기고, 질화물 층(92)의 부위(96)를 노출시키며, 트렌치 영역(98)을 구획한다.
제18도에 도시된 바와 같이, 질화물 층 측벽(100)을 형성하기 위해 노출 부위(96)의 선택적인 비등방성 에칭 공정이 계속된다. 질화물 층 측벽(100)을 등방적으로 에칭시킴으로써 마스크 층(94)의 하부를 측방으로 함몰하게 만들어 버퍼 층(90) 위와 마스크 층(94) 아래에 실리콘 질화물 층(102) 부위들을 남기게 되고, 버퍼 층(90)의 부위(104)를 노출시켜, 기판(88)의 절연 영역(106)을 구획한다. 이와는 달리 등방성 에칭만으로도 제18도에 도시된 구조와 유사한 구조를 얻을 수도 있다.
제19도를 참조하면, 노출 부위(104)에 대한 선택적인 비등방성 에칭 공정이 계속되어 기판(88)상에 버퍼 층(108) 부위들을 남기고, 기판(88)의 제1 부위(110)를 노출시킨다. 이어 트렌치 영역(98)에서 노출된 제1 부위(110)는, 제20도에 도시된 바와 같이 선택적이면서 비등방적으로 에칭되어 트렌치 측벽(114)과 트렌치 바닥면(116)을 갖는 트렌치(112)를 기판(112)에 형성하고, 또한 상기 트렌치(112)는 이온 주입 또는 확산 방법을 사용하여 도우핑될 수도 있다.
트렌치 형성 공정 이후에, 마스크 층(94)은 선택적인 등방성 에칭으로써 제거되는바, 이와 동일한 단계에서 에칭이 등방적이기 때문에 버퍼 층(108)이 에칭되고, 질화물 층(102)의 가장자리부 아래에 함몰부(118)가 형성되며, 기판(88)의 부위(120)가 노출된다. 제21도에 도시된 바와 같은 최종 구조는 제5도와 제16도에 도시된 구조와 동일하다.
또한, 만일 마스크 층(94)과 버퍼 층(18)이 동일한 에칭제로 에칭되지 않는 재료들로 구성되어 있다면, 함몰부(118)를 형성하기 위하여, 마스크 층(94)을 제거하고 버퍼 층(108)을 에칭시키도록 별도의 에칭 방법들을 사용할 수도 있다.
이와 같은 경우에 최종적으로 얻어진 구조는 제21도, 제16도 및 제5도에 도시된 구조와 동일하게 된다. 이와는 달리 제18도에서, 함몰부(118)는, 기판(88)위에 버퍼 층(108)을 남기기 위해 노출 부위(104)가 에칭될 때 형성될 수도 있고, 이경우 최종 구조는 제21도, 제16도 및 제5도에 도시된 구조와 역시 동일한 구조로 된다.
제21도에 도시된 구조로 되는 함몰부(118)의 형성에 이어 제6도 내지 제12도에서 기히 설명된 단계들로써 공정이 계속된다.
상기 설명과 이에 포함된 도면 설명들은 본 발명과 관련된 여러 이점들을 실증하고 있다. 하나의 이점은 제5도에 도시된 바와 같이 트렌치가 산화 방지 층의 가장자리에 대해서 자기 정렬적이지만 이로부터 이격(offset)되게 형성되고, 또 트렌치는 질화물 층(22)에 대해 자기 정렬적이지만 이로부터 이격되게 형성된다는 점이다. 따라서 트렌치 측벽의 일부는, 산화물 절연체의 최종적인 폭이 소망하는 폭보다도 더 크게 되지 않고 측방 산화될 수 있게 된다. 또한 이격된 트렌치를 형성하기 위해 사용된 기술들은 트렌치 내부로 도입될 수도 있는 미량 불순물인 도우펀트(dopant)가 질화물 층의 가장자리로부터 이격되게 해주는바, 이에 따라 활성 영역의 도우펀트 침해가 최소화될 수 있다. 또한 폐기 가능한 측벽 스페이서 기술로 좁은 폭들을 갖는 절연 영역에서의 박막화를 최소화시킨다.
다른 이점은 이격된 트렌치 구조가, 그 자체의 고유한 이점과 함께 제5도, 제16도 및 제21도에 도시된 바와 같은 함몰부 구조와 용이하게 조합될 수 있다는 것이다. 이러한 조합은 원래 한정된 석판 인쇄 치수와 거의 동일한 최종적인 물리적 절연 폭을 갖는 거의 평면상의 함몰형 산화 절연을 만들게 된다. 이와 같이 한정된 석판 인쇄 치수는 석판 인쇄 설비가 한정할 수 있는 최소의 크기가 될 수도 있다.
종래 기술에 따른 함몰형 필드 산화물들의 결점은 그 형성 과정에 존재하는바, 이들은 종종 최초로 한정된 치수 이상으로 확대된다. 그와 같은 경우에 최종적인 필드 산화물은 필요한 절연을 제공하기 위하여 요구되는 것보다 더 커지게 된다. 따라서 기존의 함몰형 산화 절연 구조에서 필드 산화물 침해는 본질적으로 감소된다. 또한 얇은 산화물 층(46)과 폴리실리콘 층(48)은 산화 공정 동안 상당한 응력 제거를 제공한다. 이에 따라 기존의 함몰형 산화 절연 구조에서 기판의 결함 생성이 본질적으로 감소된다. 그러므로 본 발명에 따르면 집적도 증가, 고신뢰도 및 성능 향상이 얻어진다.
본 발명에 따르면 종래 제기된 필요성 및 이점들을 충족시키는 함몰형 산화 절연을 형성하기 위한 방법이 제공되어 있음이 명백하다. 비록 본 발명이 특정한 실시예들을 참조로 하여 기술되고 예시되었지만, 이는 본 발명을 이들 예시적인 실시예들에 한정하고 하는 의도는 아니다. 당업자라면 본 발명의 기술 사상으로부터 벗어나지 않고 수정 및 변경할 수 있음을 알 수 있을 것이다.
예컨대 어떤 실시예들에서는 얇은 산화물 층(46)은 선택적일 수 있고, 산화 가능한 재료로 된 정합 층은 트렌치 측벽과 트렌치 바닥면상에 직접 증착될 수도 있다. 또한 본 발명은 설명된 증착 및 에칭 방법들에 한정되지 않는다. 예컨대 어떤 실시예들에서는 트렌치를 형성하기 위해, 비등방성 에칭 대신에 등방성 에칭이 사용될 수도 있다.
또한 본 발명이 여하튼, 특정한 층의 두께 또는 다른 지수들이 특별히 언급된 수치로 한정되는 것이 아니라는 것도 중요하다. 나아가서 본 발명은 특정하게 기술된 재료들에 한정되지도 않는바, 예컨대 실리콘 함량이 많은 산화물로 된 정합 층은 폴리실리콘 층(48)으로 대체될 수도 있다. 그러므로 본 발명은 그와 같은 모든 변경 및 수정들이 첨부된 특허청구의 범위내에 포함되는 것으로 한다.

Claims (4)

  1. 반도체 기판(12,58)을 제공하는 단계와 ; 기판(12,58)상에 버퍼 층(14,60)을 형성하는 단계와 ; 기판상에 산화 방지 층의 제1 부위(22,62)를 남기고, 기판(26,66)의 절연 영역을 구획하며, 산화 방지 층의 제1 부위(22,62)의 측벽(68)을 형성하기 위하여 산화 방지 층(16)을 에칭하는 단계와 ; 산화 방지 층의 제1 부위(22,62)의 측벽(68)에 측방으로 인접하여 폐기 가능한 측벽 스페이서(30,70)를 형성하여 측벽 스페이서(30,70)에 인접한 트렌치 영역을 구획하는 단계와 ; 트렌치 측벽(40,82)과 트렌치 바닥면(38,80)을 갖는 트렌치(36,78)를 형성하기 위해 측벽 스페이서(30,70)에 인접한 트렌치(36,78)를 에칭하는 단계와 ; 폐기 가능한 측벽 스페이서(30,70)를 제거하는 단계와 ; 산화 방지 층과 트렌치 측벽(40,82) 및 트렌치 바닥면(38,80)의 제1 부위(22,62)상에 산화 가능한 재료로 된 정합 층(48)을 증착하는 단계 및 ; 산화된 정합 층(52)을 형성하여 기판의 절연 영역(26,66) 내에 전기절 절연(50)을 형성하기 위해 산화 가능한 재료로 된 정합 층(48)을 산화시키는 단계를 포함하는 것을 특징으로 하는 집적 회로장치내에 함몰형 산화 절연을 형성하는 방법.
  2. 반도체 기판(12)을 제공하는 단계와 ; 기판(12,58)상에 버퍼 층(14)을 형성하는 단계와 ; 버퍼 층(14)상에 산화 방지 층(16)을 증착하는 단계와 ; 기판상에 버퍼 층(20)과 산화 방지 층(22)의 제1 부위를 남기고 기판(26)의 절연 영역을 구획하며, 버퍼 층의 제1 부위(20)의 측벽(28)을 형성하기 위하여 버퍼 층(14)과 산화 방지 층(16)을 에칭하는 단계와 ; 산화 방지 층의 제1 부위(22)와 기판의 절연 영역(26)상에 스페이서 재료로 된 정합 층을 증착하는 단계와 ; 버퍼 층의 제1 부위(20)의 측벽(28)에 인접하여 측방으로 폐기 가능한 측벽 스페이서(30)를 형성하고, 기판의 절연 영역(26)의 제1부위(32)를 덮으며, 기판의 절연 영역(26)의 제2 부위(34)를 노출시키기 위하여 스페이서 재료를 에칭하는 단계와 ; 트렌치 바닥면(38)과 트렌치 측벽(40)을 갖는 트렌치 영역(36)을 형성하기 위하여 기판의 절연 영역의 제2 부위(34)를 에칭하는 단계와 ; 폐기 가능한 측벽 스페이서(30)를 제거함과 더불어 기판의 절연 영역의 제1 부위(32)를 노출시키고, 함몰부(42)를 형성하기 위하여 산화 방지 층의 제1 부위(22)의 가장자리부 아래 버퍼 층의 제1 부위(20)의 일부를 제거하여 함몰부(42) 아래의 기판의 부위(44)를 노출시키기 위하여, 버퍼 층의 제1 부위(20)의 측벽(28)과 폐기 가능한 측벽 스페이서(30)를 에칭하는 단계와 ; 함몰부와, 기판의 절연 영역의 제1 부위(32), 트렌치 측벽(40) 및 트렌치 바닥면(38)아래의 기판의 노출된 부위(44)상에 응력 제거 층(46)을 형성하는 단계와 ; 산화 방지 층의 제1 부위(22)와 응력 제거 층(46) 위에 산화 가능한 재료로 된 정합 층(48)을 증착하여 함몰부(42)를 대부분 채우는 단계 및 ; 산화된 정합 층(52)을 형성하고, 기판의 절연 영역(26)내에 전기적 절연(50)을 형성하기 위하여 산화 가능한 재료로 된 정합 층(48)을 산화시키는 단계를 포함하는 것을 특징으로 하는 집적 회로내에 함몰형 산화 절연을 형성하는 방법.
  3. 반도체 기판(58)을 제공하는 단계와 ; 기판(58)상에 버퍼 층(60)을 형성하는 단계와 ; 버퍼 층(60)상에 산화 방지 층을 증착하는 단계와 ; 버퍼 층(60)상에 산화 방지 층의 제1 부위(62)를 남기고, 기판의 절연 영역(66)을 구획하며, 산화 방지 층의 제1 부위(62)의 측벽(68)을 형성하기 위하여 산화 방지 층을 에칭하는 단계와 ; 산화 방지 층의 제1 부위(62)와 기판의 절연 영역(66)상에 스페이서 재료로 된 정합 층을 증착하는 단계와 ; 산화 방지 층의 제1 부위(62)의 측벽(68)에 인접하여 측방으로 폐기 가능한 측벽 스페이서(70)를 형성하고, 기판(58)상의 버퍼 층의 제1 부위(76)를 남기며, 기판의 제1 부위(74)를 노출시키기 위하여 스페이서 재료와 버퍼 층(6)을 에칭하는 단계와 ; 트렌치 바닥면(80)과 트렌치 측벽(82)을 갖는 트렌치 영역(78)을 형성하기 위하여 기판의 제1 노출 부위(74)를 에칭하는 단계와 ; 폐기 가능한 측벽 스페이서(70)를 제거함과 더불어 함몰부(84)를 형성하기 위하여 산화 방지 층의 제1 부위(64)의 가장자리부 아래 버퍼 층의 제1 부위(76)의 일부를 제거하여 기판의 제2 부위(86)를 노출시키기 위하여, 버퍼 층의 제1 부위(76)와 폐기 가능한 측벽 스페이서(70)를 에칭하는 단계와 ; 기판의 제2 노출 부위(86)와 트렌치 측벽(82) 및 트렌치 바닥면(80)상에 응력 제거 층(46)을 형성하는 단계와 ; 산화 방지 층의 제1 부위(62)와 응력 제거 층(46) 위에 산화 가능한 재료로 된 정합 층(48)을 증착하여 함몰부(84)를 대부분 채우는 단계 및 ; 산화된 정합 층(52)을 형성하고 기판의 절연 영역(66)에 전기적 절연(50)을 형성하기 위하여 산화 가능한 재료로 된 정합 층(48)을 산화시키는 단계를 포함하는 것을 특징으로 하는 집적 회로 장치내에 함몰형 산화 절연을 형성하는 방법.
  4. 반도체 기판(88)을 제공하는 단계와 ; 기판(88)상에 버퍼 층(90)을 형성하는 단계와 ; 버퍼 층(90)상에 산화 방지 층(92)을 증착하는 단계와 ; 산화 방지 층(92)상에 마스크 층을 증착하는 단계와 ; 산화 방지 층(92)상에 마스크 층의 제1 부위(94)를 남기고, 산화 방지 층(92)의 부위(96)를 노출시키며, 기판의 트렌치 영역(98)을 구획하기 위하여 마스크 층을 패턴화하는 단계와 ; 버퍼 층(90)상에 산화 방지 층의 제1 부위(102)를 남기고, 버퍼 층의 부위(104)를 노출시키며, 기판의 절연 영역(106)을 구획하여, 산화 방지 층의 제1 부위(102)가 마스크 층의 제1 부위(94)에 대하여 측방으로 후퇴된 측벽(100)을 갖도록, 산화 방지 층의 노출된 부위(96)를 에칭하는 단계와 ; 기판상에 버퍼 층의 제1 부위(108)를 남기고, 기판의 제1 부위(110)를 노출시키기 위하여 버퍼 층(90)을 에칭하는 단계와 ; 트렌치 바닥면(116)과 트렌치 측벽(114)을 갖는 트렌치(112)를 기판의 트렌치 영역(98)내에 형성하기 위하여 기판을 에칭하는 단계와 ; 마스크 층의 제1 부위(94)를 제거하기 위하여 에칭제를 적용하는 단계와 ; 산화 방지 층의 제1 부위(102)와, 트렌치 측벽(114) 및 트렌치 바닥면(116)상에 산호 가능한 재료로 된 정합 층(48)을 증착하는 단계 및 ; 산화된 정합 층(52)을 형성하고 기판의 절연 영역(106)내에 전기적 절연을 형성하기 위하여 산화 가능한 재료로 된 정합 층(48)을 산화시키는 단계를 포함하는 것을 특징으로 하는 집적 회로내에 함몰형 산화 절연을 형성하는 방법.
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