JP3595786B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術】
本発明は、半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体装置分野において急速な微細化による高速化、低消費電力化が進んでいる。しかし、従来のバルクシリコンウェハを用いたプロセスでは、高速化、低消費電力化の限界がきており、次世代デバイスとして、Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ（以下ＳＯＩと記す）ウェハを用いたプロセスが期待されている。
【０００３】
ＳＯＩウェハ上に形成されるＭＯＳトランジスタ等のＳＯＩデバイスのプロセスでは、バルクシリコンを用いたプロセスとのコンパチビリティが重視されている。
【０００４】
図１１（ａ），（ｂ）及び図１２（ａ），（ｂ）は、従来のＳＯＩデバイスの製造工程を示す断面図である。
【０００５】
まず、図１１（ａ）に示す工程で、Ｓｉ基板１００の表面からある深さの範囲に酸素イオンを注入するなどの方法で埋め込み酸化膜層１０１（ＢＯＸ層：Ｂｕｒｉｅｄ Ｏｘｉｄｅ）を形成し、ＢＯＸ層１０１の上にＳｉ層１０２を形成する。Ｓｉ層１０２上に酸化膜１０３とシリコン窒化膜１０４とを成長させた後、酸化膜１０３とシリコン窒化膜１０４とをリソグラフィー法とドライエッチング法とによりパターニングし、素子分離領域１０５に開口を形成する。
【０００６】
次に、図１１（ｂ）に示す工程で、シリコン窒化膜１０４をマスクとしてＳｉ層１０２をドライエッチング法によりパターニングし、Ｓｉ層からなるトランジスタ領域１０２ａを形成すると同時に、素子分離領域１０５にトレンチ１０６を形成する。
【０００７】
次に、図１２（ａ）に示す工程で、トランジスタ領域１０２ａの側面を酸化することにより側壁酸化膜１０７を形成する。このとき、側壁酸化膜１０７の形成と同時にトランジスタ領域１０２ａの上面のエッジ部分を丸めることにより、エッジ部分への電界集中の抑制を図っている。
【０００８】
そして、図１２（ｂ）に示す工程で、トレンチ１０６をＣＶＤ酸化膜で埋めることにより、埋め込みシャロートレンチ分離１１０（以下ＳＴＩと記す）を形成する。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記従来のＳＯＩデバイスでは、以下のような不具合が生じていた。
【００１０】
図１２（ａ）に示す工程で側壁酸化膜１０７を形成する時に、トランジスタ領域１０２ａのＢＯＸ層１０１と接する下面のエッジ部分が大きく酸化されてしまう。このとき、側壁酸化膜１０７を通過した酸素だけでなく、ＢＯＸ層１０１を通過した酸素によってもトランジスタ領域１０２ａが酸化されるので、異常酸化領域１０９が形成される。その結果、トランジスタ領域１０２ａの下面の縁部領域が上方に反りあがって基板が変形する。すると、トランジスタ領域１０２ａの上面のうち変形の応力がかかる部分に欠陥が発生し、欠陥起因の動作不良や、欠陥起因のリーク電流が発生するおそれが生じる。
【００１１】
ところが、上述のようなトランジスタ領域１０２ａの下面の縁部領域の異常酸化を抑制するために酸化量を減らせば、トランジスタ領域１０２ａの上面のエッジ部分を十分に丸めることができない。そのため、上面のエッジ部分への電界集中が発生し、後工程でゲート酸化膜の一部の破壊に起因するしきい値電圧の低下などの不具合が生じるおそれがある。
【００１２】
本発明の目的は、ＳＯＩ基板のトランジスタ領域の下面エッジ部の酸化を抑制することにより欠陥の発生を抑制しつつ、トランジスタ領域の上面エッジ部を酸化することにより電界集中の抑制を図ることができるＳＯＩデバイスおよびその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、半導体基板の上に設けられた基板絶縁体層と、上記基板絶縁体層の上に設けられた，半導体素子の活性層を形成するための半導体層とを有する基板を用いた半導体装置の製造方法であって、上記半導体層の上の一部に、活性領域形成用マスクを形成する工程（ａ）と、上記活性領域形成用マスクの側面上に、ダミーサイドウォールを形成する工程（ｂ）と、上記活性領域形成用マスクおよび上記ダミーサイドウォールをマスクとして、上記半導体層のエッチングを行ない、上記基板絶縁体層に到達するトレンチを形成する工程（ｃ）と、上記工程（ｃ）の後、上記トレンチを分離用絶縁膜で埋める工程（ｄ）と、上記工程（ｄ）の後、上記ダミーサイドウォールを除去することにより上記半導体層の上面エッジ部を露出させる工程（ｅ）と、上記工程（ｅ）の後、上記半導体層の上面エッジ部を酸化する工程（ｆ）と、上記工程（ｆ）の後、上記活性領域形成用マスクを選択的に除去する工程（ｇ）とを備え、上記工程（ｄ）では、基板上に上記分離用絶縁膜を堆積した後、ＣＭＰ法により上記活性領域形成用マスクの表面が露出するまで上記分離用絶縁膜を研磨することによって、上記トレンチ内に上記分離用絶縁膜を埋め込むことを特徴とする。
【００１４】
これにより、半導体層の上面エッジ部を酸化する工程（ｆ）では、半導体層の上面エッジ部は露出し、半導体層の下面エッジ部は分離用絶縁膜で覆われている。そのため、半導体層の上面エッジ部は酸化によって十分に丸めることができるのに対し、半導体層の下面エッジ部は酸化によって変形しない。つまり、半導体層の下面エッジ部が変形することにより欠陥が生じ、欠陥に起因する動作不良，欠陥に起因するリーク電流などが発生するおそれが無くなる。また、上記工程（ｅ）では、半導体層の上面のうちエッジ部のみを露出することができるので、上記工程（ｆ）では、より確実に半導体層のエッジ部を酸化により丸めることができる。
【００１５】
上記工程（ｃ）の後で上記工程（ｄ）の前に、上記トレンチ内に露出する上記半導体層の側面上に厚さ５ｎｍ以下の側壁酸化膜を形成する工程を有し、上記工程（ｆ）では、上記酸化により厚さ２５ｎｍ以上の酸化膜を形成することが好ましい。
【００１６】
上記分離用絶縁膜は、ＴＥＯＳ膜と、上記ＴＥＯＳ膜の上に設けられたプラズマＣＶＤ酸化膜とからなる積層膜であることが好ましい。
【００１７】
【発明の実施の形態】
以下、本発明の半導体装置およびその製造方法における実施の形態について、図１（ａ），（ｂ）〜図１０を参照しながら説明する。
【００１８】
図１（ａ），（ｂ）〜図１０は、本発明の実施形態におけるＳＯＩデバイスの製造工程を示す断面図である。
【００１９】
まず、図１（ａ）に示す工程で、Ｓｉ基板５０の表面からある深さの範囲に酸素イオンを注入するなどの方法で厚み１５０ｎｍのＢＯＸ層１を形成し、ＢＯＸ層１の上に厚さ１８０ｎｍのＳｉ層２を残す。Ｓｉ層２上に、厚さ１０ｎｍの熱酸化膜を形成し、熱酸化膜の上に、ＣＶＤにより厚さ１８０ｎｍのシリコン窒化膜を形成する。ここで、Ｓｉ基板５０，ＢＯＸ層１およびＳｉ層２は、Ｎチャネル型トランジスタを形成するためのＮＭＩＳ形成領域Ｒｎｔと、Ｐチャネル型トランジスタを形成するためのＰＭＩＳ形成領域Ｒｐｔとに区画される。その後、リソグラフィーとドライエッチングとを行なって熱酸化膜とシリコン窒化膜とをパターニングすることにより熱酸化膜３と活性領域形成用マスク４を形成し、かつＳｉ層２のうち素子分離領域に位置する部分の表面をいったん露出させる。素子分離領域は、Ｎチャネル型トランジスタとＰチャネル型トランジスタとを分離するためのＮＭＩＳ−ＰＭＩＳ分離領域５ａと，Ｎチャネル型トランジスタ同士を分離するためのＮＭＩＳ分離領域５ｂと，Ｐチャネル型トランジスタ同士を分離するためのＰＭＩＳ分離領域５ｃとに種別される。なお、Ｓｉ層２の材料は、単結晶Ｓｉに限られるものではなく、例えば、ＳｉＧｅやＳｉＧｅＣなど他の半導体材料であってもよい。活性領域形成用マスク４の材料は、シリコン窒化物に限られるものではなく、Ｓｉ層２の材料と選択的なエッチングが可能である他の材料であればよい。
【００２０】
次に、図１（ｂ）に示す工程で、ＮＭＩＳ−ＰＭＩＳ分離領域５ａとＮＭＩＳ分離領域５ｂとＰＭＩＳ分離領域５ｃとにおいて露出しているＳｉ層２の上面を酸化して、熱酸化膜６を形成する。このことにより、熱酸化膜３と熱酸化膜６とがつながり、Ｓｉ層２の上面全体が酸化膜で覆われる。
【００２１】
次に、図２（ａ）に示す工程で、厚さ３０ｎｍのアモルファスシリコン膜７を形成する。
【００２２】
次に、図２（ｂ）に示す工程で、アモルファスシリコン膜７を異方性ドライエッチング法によりエッチングすることにより、活性領域形成用マスク４の側面上に、アモルファスシリコンからなるダミーサイドウォール８を形成する。
【００２３】
次に、図３（ａ）に示す工程で、活性領域形成用マスク４とダミーサイドウォール８とをマスクとして、熱酸化膜６のうち露出している部分と、その下方に位置するＳｉ層２とをドライエッチング法により除去する。このことにより、ＮＭＩＳ−ＰＭＩＳ分離領域５ａ，ＮＭＩＳ分離領域５ｂおよびＰＭＩＳ分離領域５ｃに、Ｓｉ層２の側面に接し，ＢＯＸ層１に到達するトレンチ９を形成する。このとき、ダミーサイドウォール８は後退するが完全に除去されずに残る。それは、アモルファスシリコンからなるダミーサイドウォール８がＳｉ層２とは異なるエッチング選択比を有していることに起因すると考えられる。同時に、熱酸化膜３の一部も除去される。
【００２４】
次に、図３（ｂ）に示す工程で、基板上を酸化してトレンチ９に露出するＳｉ層２の側面上に厚み約５ｎｍの側壁酸化膜１０を形成する。このとき、ダミーサイドウォール８の表面のうち露出している部分上にも酸化膜が形成される。
【００２５】
従来の製造方法では、Ｓｉ層の側面上に側壁酸化膜を形成するときには、同時にＳｉ層の上面エッジ部分を酸化により丸める必要がある。ところが、Ｓｉ層の上面エッジ部を丸めるためには側壁酸化膜の厚さが２５ｎｍ以上になるように酸化する必要があるため、Ｓｉ層の下面エッジ部の酸化が進行しやすくなりＳｉ層が反りかえって変形するおそれが生じる。
【００２６】
それに対し、本実施形態では、図３（ｂ）に示す工程で側壁酸化膜１０を形成するため酸化を行うときにはＳｉ層２の上面エッジ部分を丸める必要がないので、酸化膜を厚く形成しなくてよい。そのため、側壁酸化膜１０の厚さを５ｎｍ以下に薄くすることができるので、Ｓｉ層２の下端部の酸化を起こりにくくすることができる。これにより、Ｓｉ層２が大きく変形することによる欠陥の発生を抑制することができるので、欠陥に起因するリーク電流の発生を回避することができる。
【００２７】
次に、図４（ａ）に示す工程で、基板の上に、厚さ２０ｎｍのＴＥＯＳ膜５１（ＣＶＤ酸化膜）を堆積した後、プラズマＣＶＤ法により厚さ４５０ｎｍの酸化膜を堆積することによりトレンチ９を埋めるプラズマＣＶＤ酸化膜１１を形成する。
【００２８】
次に、図４（ｂ）に示す工程で、活性領域形成用マスク４，ダミーサイドウォール８，ＴＥＯＳ膜５１が表面に露出するまで基板上のＴＥＯＳ膜５１およびプラズマＣＶＤ酸化膜１１をＣＭＰ法により研磨する。
【００２９】
次に、図５（ａ）に示す工程で、基板上に上面が露出しているダミーサイドウォール８と、熱酸化層３のうちダミーサイドウォール８の下に位置する部分とをウェットエッチング法により除去する。このことにより、Ｓｉ層２の上面のうちエッジ部が露出する。
【００３０】
次に、図５（ｂ）に示す工程で、Ｓｉ層２のうち露出している部分を酸化してＳｉ層２の露出表面に厚さ２５ｎｍの丸め酸化膜１２を形成する。ここで、Ｓｉ層２の上面エッジ部は露出しているため酸化されやすい状態にある。そのため、Ｓｉ層２の上面エッジ部分に酸素を供給することによって、エッジ部分を酸化によって十分に丸くすることができる。
【００３１】
従来の製造方法では、Ｓｉ層の上面エッジ部を酸化する工程で、Ｓｉ層の下面エッジ部は露出しているため酸化されやすい状態にある。そのため、Ｓｉ層の上面エッジ部を丸めるために厚さ２５ｎｍの酸化膜を形成すると、Ｓｉ層の下面エッジ部も大きく酸化されてしまいＳｉ層の変形が生じてしまう。
【００３２】
しかし、本実施形態では、上述のようにＳｉ層２の上面エッジ部は酸化されやすい状態にある。それに対して、Ｓｉ層２の下面エッジ部はＴＥＯＳ膜５１，プラズマＣＶＤ酸化膜１１により覆われているため酸化されにくい状態にある。そのため、Ｓｉ層２の上面エッジ部を丸めるためにある程度以上の厚さの酸化膜を得られるように酸化を行なっても、Ｓｉ層２の下面エッジ部が大きく酸化されることはない。よって、大きな変形により生じる欠陥に起因するリーク電流の発生を抑制することができる。
【００３３】
次に、図６（ａ）に示す工程で、基板上に上面が露出している活性領域形成用マスク４をリン酸ボイル法により除去する。
【００３４】
次に、図６（ｂ）に示す工程で、ＮＭＩＳ形成領域Ｒｎｔを開口した第１のレジストマスク１３をリソグラフィー法により形成した後、ＮＭＩＳ形成領域ＲｎｔのＳｉ層２に、例えばボロンイオンを加速エネルギー３０ＫｅＶ、ドーズ量５．５×１０１２個／ｃｍ２ の条件で注入することにより、ＮＭＩＳしきい値制御層１４を形成する。
【００３５】
次に、図７（ａ）に示す工程で、第１のレジストマスク１３を除去した後、ＰＭＩＳ形成領域Ｒｐｔを開口する第２のレジストマスク１５をリソグラフィー法により形成し、ＰＭＩＳ形成領域ＲｐｔのＳｉ層２に、例えばリンイオンを加速エネルギー５０ＫｅＶ、ドーズ量１．２×１０１２個／ｃｍ２ の条件で注入し、ＰＭＩＳしきい値制御層１６を形成する。その後、第２のレジストマスク１５を除去する。
【００３６】
次に、図７（ｂ）に示す工程で、ウェットエッチング法により、熱酸化膜６と丸め酸化膜１２の一部とを除去した後、従来の製造方法と同様の方法でゲート酸化膜１７とゲート電極１８とを形成する。
【００３７】
その後、図７（ｂ）に示す断面には現れないが、リソグラフィー法とイオン注入により、ＮＭＩＳＮ型低濃度ソース・ドレイン拡散層１４ａ，ＮＭＩＳＰ型ポケット層１４ｂ，ＰＭＩＳＰ型低濃度ソース・ドレイン拡散層１６ａ，ＰＭＩＳＮ型ポケット層１６ｂを形成する。（図１０参照。）
その後、ゲート電極１８の側面上にＬＤＤ用サイドウォール１９を形成する。そして、ゲート電極１８およびＬＤＤ用サイドウォール１９をマスクとして、ＮＭＩＳ分離領域Ｒｎｔにおいては、例えばヒ素イオンを加速エネルギー５０ＫｅＶ、ドーズ量３．０×１０１５個／ｃｍ２ の条件で注入することによりＮＭＩＳＮ型高濃度ソース・ドレイン拡散層２０を形成し、ＰＭＩＳ分離領域Ｒｐｔにおいては、例えばボロンイオンを加速エネルギー５ＫｅＶ、ドーズ量２．０×１０１５個／ｃｍ２ の条件で注入することにより、ＰＭＩＳＰ型高濃度ソース・ドレイン拡散層２１を形成する。
【００３８】
さらに、ゲート電極１８の上と、Ｓｉ層２の活性領域の上とにサリサイド層２３を形成する。
【００３９】
次に、図８に示す工程で、基板の上に層間膜２４を形成する。
【００４０】
次に、図９に示す工程で、層間膜２４を貫通してＮチャネル型トランジスタのゲート電極に到達するＮＭＩＳゲート電極コンタクト２５と、Ｐチャネル型トランジスタのゲート電極に到達するＰＭＩＳゲート電極コンタクト２７とを形成する。
【００４１】
さらに、層間膜２４を貫通してＮＭＩＳＮ型高濃度ソース・ドレイン拡散層２０のソース領域に到達するＮＭＩＳソース電極コンタクト２９，ＮＭＩＳＮ型高濃度ソース・ドレイン拡散層２０のドレイン領域に到達するＮＭＩＳドレイン電極コンタクト３０，ＰＭＩＳＰ型高濃度ソース・ドレイン拡散層２１のソース領域に到達するＰＭＩＳソース電極コンタクト３１，ＰＭＩＳＰ型高濃度ソース・ドレイン拡散層２１のドレイン領域に到達するＰＭＩＳドレイン電極コンタクト３２を形成することにより、図１０に示すような構造が得られる。図１０は本実施形態の半導体装置のあるトランジスタについてはゲート長方向に平行な断面における構造を、別のトランジスタについてはゲート長方向に直行する断面における構造を示す縦断面図である。よって、図１０には、図７（ｂ）に示す工程で形成されるものの、図７（ｂ）には図示されていない各拡散層も図示されている。なお、上記の各コンタクトと、ゲート電極，活性領域，各拡散層との間には、サリサイド層２３が形成されている。
【００４２】
従来の方法では、ソース・ドレイン領域が形成されるＳｉ層の側面を酸化して側壁酸化膜を形成するときには、同時にＳｉ層の上面エッジ部を酸化して丸めることも図っている。Ｓｉ層の上面エッジ部を丸めるにはある程度以上の厚さの酸化膜が得られるように酸化する必要があるため、Ｓｉ層の下面エッジ部の酸化が進行しやすくなりＳｉ層が反り返って変形するおそれが生じる。
【００４３】
それに対して、本実施形態では、図３（ｂ）に示す工程で側壁酸化膜１０を形成し、図５（ｂ）に示す工程でＳｉ層２の上面エッジ部を丸めている。したがって、図３（ｂ）に示す工程では、あまり膜厚の厚い酸化膜を形成する必要がないためＳｉ層２の下面エッジ部の酸化は起こりにくい。そして、図５（ｂ）に示す工程では、Ｓｉ層２の上面エッジ部は露出され酸化されやすい状態にあるのに対して、Ｓｉ層２の下面エッジ部は、ＴＥＯＳ膜５１，プラズマＣＶＤ酸化膜１１により覆われているため酸化されにくい状態にある。そのため、Ｓｉ層２の上面エッジ部を丸めるため、ある程度以上の厚さの酸化膜が得られるよう酸化を行っても、Ｓｉ層２の下面エッジ部が大きく酸化されることはない。よって、大きな変形が起こることにより生じる欠陥に起因するリーク電流の発生を抑制することができる。
【００４４】
【発明の効果】
本発明の半導体装置とその製造方法においては、半導体層の側壁酸化膜を形成するための酸化を行い，半導体層の側面を絶縁体膜で覆って上面エッジ部を露出した後に、半導体層の上面エッジ部を酸化する。このことから、半導体層の下面エッジ部の酸化をほとんど伴うことなく、半導体層の上面エッジ部を丸めることができる。
【図面の簡単な説明】
【図１】（ａ），（ｂ）は、実施形態の製造工程のうち、トランジスタ分離領域などを形成する工程を示した断面図である。
【図２】（ａ），（ｂ）は、実施形態の製造工程のうち、ダミーサイドウォールを形成するまでの工程を示した断面図である。
【図３】（ａ），（ｂ）は、実施形態の製造工程のうち、トレンチなどを形成する工程を示した断面図である。
【図４】（ａ），（ｂ）は、実施形態の製造工程のうち、プラズマＣＶＤ酸化膜などを堆積し、研磨する工程を示した断面図である。
【図５】（ａ），（ｂ）は、実施形態の製造工程のうち、Ｓｉ層の上面エッジ部を丸める工程などを示した断面図である。
【図６】（ａ），（ｂ）は、実施形態の製造工程のうち、しきい値制御層などを形成する工程を示した断面図である。
【図７】（ａ），（ｂ）は、実施形態の製造工程のうち、ゲート電極などを形成する工程を示した断面図である。
【図８】実施形態の製造工程のうち、層間膜を形成する工程を示した断面図である。
【図９】実施形態の製造工程のうち、配線を形成する工程を示した断面図である。
【図１０】実施形態の製造工程のうち、配線を形成する工程を示した断面図である。
【図１１】（ａ），（ｂ）は、従来の製造方法における半導体装置の製造方法を示す断面図である。
【図１２】（ａ），（ｂ）は、従来の製造方法における半導体装置の製造方法を示す断面図である。
【符号の説明】
１ ＢＯＸ層
２ Ｓｉ層
３ 熱酸化膜
４ 活性領域形成用マスク
５ａ ＮＭＩＳＰＭＩＳ分離領域
５ｂ ＮＭＩＳ分離領域
５ｃ ＰＭＩＳ分離領域
６ 熱酸化膜
７ アモルファスシリコン膜
８ ダミーサイドウォール
９ トレンチ
１０ 側壁酸化膜
１１ プラズマＣＶＤ酸化膜
１２ 丸め酸化膜
１３ レジストマスク
１４ ＮＭＩＳしきい値制御層
１４ａ ＮＭＩＳＮ型低濃度ソース・ドレイン拡散層
１４ｂ ＮＭＩＳＰ型ポケット層
１５ レジストマスク
１６ ＰＭＩＳしきい値制御層
１６ａ ＰＭＩＳＰ型低濃度ソース・ドレイン拡散層
１６ｂ ＰＭＩＳＰ型ポケット層
１７ ゲート酸化膜
１８ ゲート電極
１９ サイドウォール
２０ ＮＭＩＳＮ型高濃度ソース・ドレイン拡散層
２１ ＰＭＩＳＰ型高濃度ソース・ドレイン拡散層
２３ サリサイド層
２４ 層間膜
２５ ＮＭＩＳゲート電極コンタクト
２７ ＰＭＩＳゲート電極コンタクト
２９ ＮＭＩＳソース電極コンタクト
３０ ＮＭＩＳドレイン電極コンタクト
３１ ＰＭＩＳソース電極コンタクト
３２ ＰＭＩＳドレイン電極コンタクト
５０ Ｓｉ基板
５１ ＴＥＯＳ膜
【発明の属する技術】
本発明は、半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体装置分野において急速な微細化による高速化、低消費電力化が進んでいる。しかし、従来のバルクシリコンウェハを用いたプロセスでは、高速化、低消費電力化の限界がきており、次世代デバイスとして、Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ（以下ＳＯＩと記す）ウェハを用いたプロセスが期待されている。
【０００３】
ＳＯＩウェハ上に形成されるＭＯＳトランジスタ等のＳＯＩデバイスのプロセスでは、バルクシリコンを用いたプロセスとのコンパチビリティが重視されている。
【０００４】
図１１（ａ），（ｂ）及び図１２（ａ），（ｂ）は、従来のＳＯＩデバイスの製造工程を示す断面図である。
【０００５】
まず、図１１（ａ）に示す工程で、Ｓｉ基板１００の表面からある深さの範囲に酸素イオンを注入するなどの方法で埋め込み酸化膜層１０１（ＢＯＸ層：Ｂｕｒｉｅｄ Ｏｘｉｄｅ）を形成し、ＢＯＸ層１０１の上にＳｉ層１０２を形成する。Ｓｉ層１０２上に酸化膜１０３とシリコン窒化膜１０４とを成長させた後、酸化膜１０３とシリコン窒化膜１０４とをリソグラフィー法とドライエッチング法とによりパターニングし、素子分離領域１０５に開口を形成する。
【０００６】
次に、図１１（ｂ）に示す工程で、シリコン窒化膜１０４をマスクとしてＳｉ層１０２をドライエッチング法によりパターニングし、Ｓｉ層からなるトランジスタ領域１０２ａを形成すると同時に、素子分離領域１０５にトレンチ１０６を形成する。
【０００７】
次に、図１２（ａ）に示す工程で、トランジスタ領域１０２ａの側面を酸化することにより側壁酸化膜１０７を形成する。このとき、側壁酸化膜１０７の形成と同時にトランジスタ領域１０２ａの上面のエッジ部分を丸めることにより、エッジ部分への電界集中の抑制を図っている。
【０００８】
そして、図１２（ｂ）に示す工程で、トレンチ１０６をＣＶＤ酸化膜で埋めることにより、埋め込みシャロートレンチ分離１１０（以下ＳＴＩと記す）を形成する。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記従来のＳＯＩデバイスでは、以下のような不具合が生じていた。
【００１０】
図１２（ａ）に示す工程で側壁酸化膜１０７を形成する時に、トランジスタ領域１０２ａのＢＯＸ層１０１と接する下面のエッジ部分が大きく酸化されてしまう。このとき、側壁酸化膜１０７を通過した酸素だけでなく、ＢＯＸ層１０１を通過した酸素によってもトランジスタ領域１０２ａが酸化されるので、異常酸化領域１０９が形成される。その結果、トランジスタ領域１０２ａの下面の縁部領域が上方に反りあがって基板が変形する。すると、トランジスタ領域１０２ａの上面のうち変形の応力がかかる部分に欠陥が発生し、欠陥起因の動作不良や、欠陥起因のリーク電流が発生するおそれが生じる。
【００１１】
ところが、上述のようなトランジスタ領域１０２ａの下面の縁部領域の異常酸化を抑制するために酸化量を減らせば、トランジスタ領域１０２ａの上面のエッジ部分を十分に丸めることができない。そのため、上面のエッジ部分への電界集中が発生し、後工程でゲート酸化膜の一部の破壊に起因するしきい値電圧の低下などの不具合が生じるおそれがある。
【００１２】
本発明の目的は、ＳＯＩ基板のトランジスタ領域の下面エッジ部の酸化を抑制することにより欠陥の発生を抑制しつつ、トランジスタ領域の上面エッジ部を酸化することにより電界集中の抑制を図ることができるＳＯＩデバイスおよびその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、半導体基板の上に設けられた基板絶縁体層と、上記基板絶縁体層の上に設けられた，半導体素子の活性層を形成するための半導体層とを有する基板を用いた半導体装置の製造方法であって、上記半導体層の上の一部に、活性領域形成用マスクを形成する工程（ａ）と、上記活性領域形成用マスクの側面上に、ダミーサイドウォールを形成する工程（ｂ）と、上記活性領域形成用マスクおよび上記ダミーサイドウォールをマスクとして、上記半導体層のエッチングを行ない、上記基板絶縁体層に到達するトレンチを形成する工程（ｃ）と、上記工程（ｃ）の後、上記トレンチを分離用絶縁膜で埋める工程（ｄ）と、上記工程（ｄ）の後、上記ダミーサイドウォールを除去することにより上記半導体層の上面エッジ部を露出させる工程（ｅ）と、上記工程（ｅ）の後、上記半導体層の上面エッジ部を酸化する工程（ｆ）と、上記工程（ｆ）の後、上記活性領域形成用マスクを選択的に除去する工程（ｇ）とを備え、上記工程（ｄ）では、基板上に上記分離用絶縁膜を堆積した後、ＣＭＰ法により上記活性領域形成用マスクの表面が露出するまで上記分離用絶縁膜を研磨することによって、上記トレンチ内に上記分離用絶縁膜を埋め込むことを特徴とする。
【００１４】
これにより、半導体層の上面エッジ部を酸化する工程（ｆ）では、半導体層の上面エッジ部は露出し、半導体層の下面エッジ部は分離用絶縁膜で覆われている。そのため、半導体層の上面エッジ部は酸化によって十分に丸めることができるのに対し、半導体層の下面エッジ部は酸化によって変形しない。つまり、半導体層の下面エッジ部が変形することにより欠陥が生じ、欠陥に起因する動作不良，欠陥に起因するリーク電流などが発生するおそれが無くなる。また、上記工程（ｅ）では、半導体層の上面のうちエッジ部のみを露出することができるので、上記工程（ｆ）では、より確実に半導体層のエッジ部を酸化により丸めることができる。
【００１５】
上記工程（ｃ）の後で上記工程（ｄ）の前に、上記トレンチ内に露出する上記半導体層の側面上に厚さ５ｎｍ以下の側壁酸化膜を形成する工程を有し、上記工程（ｆ）では、上記酸化により厚さ２５ｎｍ以上の酸化膜を形成することが好ましい。
【００１６】
上記分離用絶縁膜は、ＴＥＯＳ膜と、上記ＴＥＯＳ膜の上に設けられたプラズマＣＶＤ酸化膜とからなる積層膜であることが好ましい。
【００１７】
【発明の実施の形態】
以下、本発明の半導体装置およびその製造方法における実施の形態について、図１（ａ），（ｂ）〜図１０を参照しながら説明する。
【００１８】
図１（ａ），（ｂ）〜図１０は、本発明の実施形態におけるＳＯＩデバイスの製造工程を示す断面図である。
【００１９】
まず、図１（ａ）に示す工程で、Ｓｉ基板５０の表面からある深さの範囲に酸素イオンを注入するなどの方法で厚み１５０ｎｍのＢＯＸ層１を形成し、ＢＯＸ層１の上に厚さ１８０ｎｍのＳｉ層２を残す。Ｓｉ層２上に、厚さ１０ｎｍの熱酸化膜を形成し、熱酸化膜の上に、ＣＶＤにより厚さ１８０ｎｍのシリコン窒化膜を形成する。ここで、Ｓｉ基板５０，ＢＯＸ層１およびＳｉ層２は、Ｎチャネル型トランジスタを形成するためのＮＭＩＳ形成領域Ｒｎｔと、Ｐチャネル型トランジスタを形成するためのＰＭＩＳ形成領域Ｒｐｔとに区画される。その後、リソグラフィーとドライエッチングとを行なって熱酸化膜とシリコン窒化膜とをパターニングすることにより熱酸化膜３と活性領域形成用マスク４を形成し、かつＳｉ層２のうち素子分離領域に位置する部分の表面をいったん露出させる。素子分離領域は、Ｎチャネル型トランジスタとＰチャネル型トランジスタとを分離するためのＮＭＩＳ−ＰＭＩＳ分離領域５ａと，Ｎチャネル型トランジスタ同士を分離するためのＮＭＩＳ分離領域５ｂと，Ｐチャネル型トランジスタ同士を分離するためのＰＭＩＳ分離領域５ｃとに種別される。なお、Ｓｉ層２の材料は、単結晶Ｓｉに限られるものではなく、例えば、ＳｉＧｅやＳｉＧｅＣなど他の半導体材料であってもよい。活性領域形成用マスク４の材料は、シリコン窒化物に限られるものではなく、Ｓｉ層２の材料と選択的なエッチングが可能である他の材料であればよい。
【００２０】
次に、図１（ｂ）に示す工程で、ＮＭＩＳ−ＰＭＩＳ分離領域５ａとＮＭＩＳ分離領域５ｂとＰＭＩＳ分離領域５ｃとにおいて露出しているＳｉ層２の上面を酸化して、熱酸化膜６を形成する。このことにより、熱酸化膜３と熱酸化膜６とがつながり、Ｓｉ層２の上面全体が酸化膜で覆われる。
【００２１】
次に、図２（ａ）に示す工程で、厚さ３０ｎｍのアモルファスシリコン膜７を形成する。
【００２２】
次に、図２（ｂ）に示す工程で、アモルファスシリコン膜７を異方性ドライエッチング法によりエッチングすることにより、活性領域形成用マスク４の側面上に、アモルファスシリコンからなるダミーサイドウォール８を形成する。
【００２３】
次に、図３（ａ）に示す工程で、活性領域形成用マスク４とダミーサイドウォール８とをマスクとして、熱酸化膜６のうち露出している部分と、その下方に位置するＳｉ層２とをドライエッチング法により除去する。このことにより、ＮＭＩＳ−ＰＭＩＳ分離領域５ａ，ＮＭＩＳ分離領域５ｂおよびＰＭＩＳ分離領域５ｃに、Ｓｉ層２の側面に接し，ＢＯＸ層１に到達するトレンチ９を形成する。このとき、ダミーサイドウォール８は後退するが完全に除去されずに残る。それは、アモルファスシリコンからなるダミーサイドウォール８がＳｉ層２とは異なるエッチング選択比を有していることに起因すると考えられる。同時に、熱酸化膜３の一部も除去される。
【００２４】
次に、図３（ｂ）に示す工程で、基板上を酸化してトレンチ９に露出するＳｉ層２の側面上に厚み約５ｎｍの側壁酸化膜１０を形成する。このとき、ダミーサイドウォール８の表面のうち露出している部分上にも酸化膜が形成される。
【００２５】
従来の製造方法では、Ｓｉ層の側面上に側壁酸化膜を形成するときには、同時にＳｉ層の上面エッジ部分を酸化により丸める必要がある。ところが、Ｓｉ層の上面エッジ部を丸めるためには側壁酸化膜の厚さが２５ｎｍ以上になるように酸化する必要があるため、Ｓｉ層の下面エッジ部の酸化が進行しやすくなりＳｉ層が反りかえって変形するおそれが生じる。
【００２６】
それに対し、本実施形態では、図３（ｂ）に示す工程で側壁酸化膜１０を形成するため酸化を行うときにはＳｉ層２の上面エッジ部分を丸める必要がないので、酸化膜を厚く形成しなくてよい。そのため、側壁酸化膜１０の厚さを５ｎｍ以下に薄くすることができるので、Ｓｉ層２の下端部の酸化を起こりにくくすることができる。これにより、Ｓｉ層２が大きく変形することによる欠陥の発生を抑制することができるので、欠陥に起因するリーク電流の発生を回避することができる。
【００２７】
次に、図４（ａ）に示す工程で、基板の上に、厚さ２０ｎｍのＴＥＯＳ膜５１（ＣＶＤ酸化膜）を堆積した後、プラズマＣＶＤ法により厚さ４５０ｎｍの酸化膜を堆積することによりトレンチ９を埋めるプラズマＣＶＤ酸化膜１１を形成する。
【００２８】
次に、図４（ｂ）に示す工程で、活性領域形成用マスク４，ダミーサイドウォール８，ＴＥＯＳ膜５１が表面に露出するまで基板上のＴＥＯＳ膜５１およびプラズマＣＶＤ酸化膜１１をＣＭＰ法により研磨する。
【００２９】
次に、図５（ａ）に示す工程で、基板上に上面が露出しているダミーサイドウォール８と、熱酸化層３のうちダミーサイドウォール８の下に位置する部分とをウェットエッチング法により除去する。このことにより、Ｓｉ層２の上面のうちエッジ部が露出する。
【００３０】
次に、図５（ｂ）に示す工程で、Ｓｉ層２のうち露出している部分を酸化してＳｉ層２の露出表面に厚さ２５ｎｍの丸め酸化膜１２を形成する。ここで、Ｓｉ層２の上面エッジ部は露出しているため酸化されやすい状態にある。そのため、Ｓｉ層２の上面エッジ部分に酸素を供給することによって、エッジ部分を酸化によって十分に丸くすることができる。
【００３１】
従来の製造方法では、Ｓｉ層の上面エッジ部を酸化する工程で、Ｓｉ層の下面エッジ部は露出しているため酸化されやすい状態にある。そのため、Ｓｉ層の上面エッジ部を丸めるために厚さ２５ｎｍの酸化膜を形成すると、Ｓｉ層の下面エッジ部も大きく酸化されてしまいＳｉ層の変形が生じてしまう。
【００３２】
しかし、本実施形態では、上述のようにＳｉ層２の上面エッジ部は酸化されやすい状態にある。それに対して、Ｓｉ層２の下面エッジ部はＴＥＯＳ膜５１，プラズマＣＶＤ酸化膜１１により覆われているため酸化されにくい状態にある。そのため、Ｓｉ層２の上面エッジ部を丸めるためにある程度以上の厚さの酸化膜を得られるように酸化を行なっても、Ｓｉ層２の下面エッジ部が大きく酸化されることはない。よって、大きな変形により生じる欠陥に起因するリーク電流の発生を抑制することができる。
【００３３】
次に、図６（ａ）に示す工程で、基板上に上面が露出している活性領域形成用マスク４をリン酸ボイル法により除去する。
【００３４】
次に、図６（ｂ）に示す工程で、ＮＭＩＳ形成領域Ｒｎｔを開口した第１のレジストマスク１３をリソグラフィー法により形成した後、ＮＭＩＳ形成領域ＲｎｔのＳｉ層２に、例えばボロンイオンを加速エネルギー３０ＫｅＶ、ドーズ量５．５×１０１２個／ｃｍ２ の条件で注入することにより、ＮＭＩＳしきい値制御層１４を形成する。
【００３５】
次に、図７（ａ）に示す工程で、第１のレジストマスク１３を除去した後、ＰＭＩＳ形成領域Ｒｐｔを開口する第２のレジストマスク１５をリソグラフィー法により形成し、ＰＭＩＳ形成領域ＲｐｔのＳｉ層２に、例えばリンイオンを加速エネルギー５０ＫｅＶ、ドーズ量１．２×１０１２個／ｃｍ２ の条件で注入し、ＰＭＩＳしきい値制御層１６を形成する。その後、第２のレジストマスク１５を除去する。
【００３６】
次に、図７（ｂ）に示す工程で、ウェットエッチング法により、熱酸化膜６と丸め酸化膜１２の一部とを除去した後、従来の製造方法と同様の方法でゲート酸化膜１７とゲート電極１８とを形成する。
【００３７】
その後、図７（ｂ）に示す断面には現れないが、リソグラフィー法とイオン注入により、ＮＭＩＳＮ型低濃度ソース・ドレイン拡散層１４ａ，ＮＭＩＳＰ型ポケット層１４ｂ，ＰＭＩＳＰ型低濃度ソース・ドレイン拡散層１６ａ，ＰＭＩＳＮ型ポケット層１６ｂを形成する。（図１０参照。）
その後、ゲート電極１８の側面上にＬＤＤ用サイドウォール１９を形成する。そして、ゲート電極１８およびＬＤＤ用サイドウォール１９をマスクとして、ＮＭＩＳ分離領域Ｒｎｔにおいては、例えばヒ素イオンを加速エネルギー５０ＫｅＶ、ドーズ量３．０×１０１５個／ｃｍ２ の条件で注入することによりＮＭＩＳＮ型高濃度ソース・ドレイン拡散層２０を形成し、ＰＭＩＳ分離領域Ｒｐｔにおいては、例えばボロンイオンを加速エネルギー５ＫｅＶ、ドーズ量２．０×１０１５個／ｃｍ２ の条件で注入することにより、ＰＭＩＳＰ型高濃度ソース・ドレイン拡散層２１を形成する。
【００３８】
さらに、ゲート電極１８の上と、Ｓｉ層２の活性領域の上とにサリサイド層２３を形成する。
【００３９】
次に、図８に示す工程で、基板の上に層間膜２４を形成する。
【００４０】
次に、図９に示す工程で、層間膜２４を貫通してＮチャネル型トランジスタのゲート電極に到達するＮＭＩＳゲート電極コンタクト２５と、Ｐチャネル型トランジスタのゲート電極に到達するＰＭＩＳゲート電極コンタクト２７とを形成する。
【００４１】
さらに、層間膜２４を貫通してＮＭＩＳＮ型高濃度ソース・ドレイン拡散層２０のソース領域に到達するＮＭＩＳソース電極コンタクト２９，ＮＭＩＳＮ型高濃度ソース・ドレイン拡散層２０のドレイン領域に到達するＮＭＩＳドレイン電極コンタクト３０，ＰＭＩＳＰ型高濃度ソース・ドレイン拡散層２１のソース領域に到達するＰＭＩＳソース電極コンタクト３１，ＰＭＩＳＰ型高濃度ソース・ドレイン拡散層２１のドレイン領域に到達するＰＭＩＳドレイン電極コンタクト３２を形成することにより、図１０に示すような構造が得られる。図１０は本実施形態の半導体装置のあるトランジスタについてはゲート長方向に平行な断面における構造を、別のトランジスタについてはゲート長方向に直行する断面における構造を示す縦断面図である。よって、図１０には、図７（ｂ）に示す工程で形成されるものの、図７（ｂ）には図示されていない各拡散層も図示されている。なお、上記の各コンタクトと、ゲート電極，活性領域，各拡散層との間には、サリサイド層２３が形成されている。
【００４２】
従来の方法では、ソース・ドレイン領域が形成されるＳｉ層の側面を酸化して側壁酸化膜を形成するときには、同時にＳｉ層の上面エッジ部を酸化して丸めることも図っている。Ｓｉ層の上面エッジ部を丸めるにはある程度以上の厚さの酸化膜が得られるように酸化する必要があるため、Ｓｉ層の下面エッジ部の酸化が進行しやすくなりＳｉ層が反り返って変形するおそれが生じる。
【００４３】
それに対して、本実施形態では、図３（ｂ）に示す工程で側壁酸化膜１０を形成し、図５（ｂ）に示す工程でＳｉ層２の上面エッジ部を丸めている。したがって、図３（ｂ）に示す工程では、あまり膜厚の厚い酸化膜を形成する必要がないためＳｉ層２の下面エッジ部の酸化は起こりにくい。そして、図５（ｂ）に示す工程では、Ｓｉ層２の上面エッジ部は露出され酸化されやすい状態にあるのに対して、Ｓｉ層２の下面エッジ部は、ＴＥＯＳ膜５１，プラズマＣＶＤ酸化膜１１により覆われているため酸化されにくい状態にある。そのため、Ｓｉ層２の上面エッジ部を丸めるため、ある程度以上の厚さの酸化膜が得られるよう酸化を行っても、Ｓｉ層２の下面エッジ部が大きく酸化されることはない。よって、大きな変形が起こることにより生じる欠陥に起因するリーク電流の発生を抑制することができる。
【００４４】
【発明の効果】
本発明の半導体装置とその製造方法においては、半導体層の側壁酸化膜を形成するための酸化を行い，半導体層の側面を絶縁体膜で覆って上面エッジ部を露出した後に、半導体層の上面エッジ部を酸化する。このことから、半導体層の下面エッジ部の酸化をほとんど伴うことなく、半導体層の上面エッジ部を丸めることができる。
【図面の簡単な説明】
【図１】（ａ），（ｂ）は、実施形態の製造工程のうち、トランジスタ分離領域などを形成する工程を示した断面図である。
【図２】（ａ），（ｂ）は、実施形態の製造工程のうち、ダミーサイドウォールを形成するまでの工程を示した断面図である。
【図３】（ａ），（ｂ）は、実施形態の製造工程のうち、トレンチなどを形成する工程を示した断面図である。
【図４】（ａ），（ｂ）は、実施形態の製造工程のうち、プラズマＣＶＤ酸化膜などを堆積し、研磨する工程を示した断面図である。
【図５】（ａ），（ｂ）は、実施形態の製造工程のうち、Ｓｉ層の上面エッジ部を丸める工程などを示した断面図である。
【図６】（ａ），（ｂ）は、実施形態の製造工程のうち、しきい値制御層などを形成する工程を示した断面図である。
【図７】（ａ），（ｂ）は、実施形態の製造工程のうち、ゲート電極などを形成する工程を示した断面図である。
【図８】実施形態の製造工程のうち、層間膜を形成する工程を示した断面図である。
【図９】実施形態の製造工程のうち、配線を形成する工程を示した断面図である。
【図１０】実施形態の製造工程のうち、配線を形成する工程を示した断面図である。
【図１１】（ａ），（ｂ）は、従来の製造方法における半導体装置の製造方法を示す断面図である。
【図１２】（ａ），（ｂ）は、従来の製造方法における半導体装置の製造方法を示す断面図である。
【符号の説明】
１ ＢＯＸ層
２ Ｓｉ層
３ 熱酸化膜
４ 活性領域形成用マスク
５ａ ＮＭＩＳＰＭＩＳ分離領域
５ｂ ＮＭＩＳ分離領域
５ｃ ＰＭＩＳ分離領域
６ 熱酸化膜
７ アモルファスシリコン膜
８ ダミーサイドウォール
９ トレンチ
１０ 側壁酸化膜
１１ プラズマＣＶＤ酸化膜
１２ 丸め酸化膜
１３ レジストマスク
１４ ＮＭＩＳしきい値制御層
１４ａ ＮＭＩＳＮ型低濃度ソース・ドレイン拡散層
１４ｂ ＮＭＩＳＰ型ポケット層
１５ レジストマスク
１６ ＰＭＩＳしきい値制御層
１６ａ ＰＭＩＳＰ型低濃度ソース・ドレイン拡散層
１６ｂ ＰＭＩＳＰ型ポケット層
１７ ゲート酸化膜
１８ ゲート電極
１９ サイドウォール
２０ ＮＭＩＳＮ型高濃度ソース・ドレイン拡散層
２１ ＰＭＩＳＰ型高濃度ソース・ドレイン拡散層
２３ サリサイド層
２４ 層間膜
２５ ＮＭＩＳゲート電極コンタクト
２７ ＰＭＩＳゲート電極コンタクト
２９ ＮＭＩＳソース電極コンタクト
３０ ＮＭＩＳドレイン電極コンタクト
３１ ＰＭＩＳソース電極コンタクト
３２ ＰＭＩＳドレイン電極コンタクト
５０ Ｓｉ基板
５１ ＴＥＯＳ膜
Claims (3)
- 半導体基板の上に設けられた基板絶縁体層と、上記基板絶縁体層の上に設けられた，半導体素子の活性層を形成するための半導体層とを有する基板を用いた半導体装置の製造方法であって、
上記半導体層の上の一部に、活性領域形成用マスクを形成する工程（ａ）と、
上記活性領域形成用マスクの側面上に、ダミーサイドウォールを形成する工程（ｂ）と、
上記活性領域形成用マスクおよび上記ダミーサイドウォールをマスクとして、上記半導体層のエッチングを行ない、上記基板絶縁体層に到達するトレンチを形成する工程（ｃ）と、
上記工程（ｃ）の後、上記トレンチを分離用絶縁膜で埋める工程（ｄ）と、
上記工程（ｄ）の後、上記ダミーサイドウォールを除去することにより上記半導体層の上面エッジ部を露出させる工程（ｅ）と、
上記工程（ｅ）の後、上記半導体層の上面エッジ部を酸化する工程（ｆ）と、
上記工程（ｆ）の後、上記活性領域形成用マスクを選択的に除去する工程（ｇ）とを備え、
上記工程（ｄ）では、基板上に上記分離用絶縁膜を堆積した後、ＣＭＰ法により上記活性領域形成用マスクの表面が露出するまで上記分離用絶縁膜を研磨することによって、上記トレンチ内に上記分離用絶縁膜を埋め込むことを特徴とする半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
上記工程（ｃ）の後で上記工程（ｄ）の前に、上記トレンチ内に露出する上記半導体層の側面上に厚さ５ｎｍ以下の側壁酸化膜を形成する工程を有し、
上記工程（ｆ）では、上記酸化により厚さ２５ｎｍ以上の酸化膜を形成することを特徴とする半導体装置の製造方法。 - 請求項１または２記載の半導体装置の製造方法において、
上記分離用絶縁膜は、ＴＥＯＳ膜と、上記ＴＥＯＳ膜の上に設けられたプラズマＣＶＤ酸化膜とからなる積層膜であることを特徴とする半導体装置の製造方法。
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