JPH0637178A

JPH0637178A - 半導体装置の製造方法

Info

Publication number: JPH0637178A
Application number: JP19099592A
Authority: JP
Inventors: Junji Yagishita; 淳史八木下; Hiroshi Takatou; 宏高東
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-07-17
Filing date: 1992-07-17
Publication date: 1994-02-10

Abstract

(57)【要約】【目的】本発明は、素子間分離が完全でかつ占有面積が
小さく、信頼性の高い半導体装置の製造方法を提供する
ことを目的とする。【構成】本発明に係る半導体装置の製造方法は、半導体
基板１の表面に所定の間口幅の開口部を有するマスクパ
ターンを形成する工程と、半導体基板１をエッチングす
ることにより溝６を形成する工程と、上記開口部の間口
幅を拡大する工程と、少なくとも溝６の内壁に接する面
が絶縁物７である埋め込み材料８を溝６および上記開口
部に埋め込む工程と、上記マスクパターンを除去するこ
とにより埋め込み材料８からなる溝６の蓋体を形成する
工程とからなることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に隣接素子間を絶縁分離する素子分離領域の
製造方法に関する。

【０００２】

【従来の技術】半導体集積回路の微細化および高集積化
に伴い、素子領域の微細化のみならず、素子間分離領域
の面積微細化も必要となってきている。一般に、素子分
離領域に厚い絶縁膜を形成し、この絶縁膜によって素子
間分離を行う方法が広く用いられている。

【０００３】この一例としてトレンチ分離と呼ばれる方
法がある。このトレンチ分離法は、半導体基板に溝を形
成し、この溝に絶縁膜、または絶縁膜を介した導体膜を
埋め込むことによって素子間分離を実現する。しかし、
溝内に埋め込み材料を埋め込む場合、エッチバックのオ
ーバー等が原因で溝のコーナー部が露出してしまうとい
う問題が多発し、露出状態のままＭＯＳＦＥＴ（金属−
酸化膜構造の電界効果トランジスタ）を形成すると、こ
のコーナー部でゲート電極からの電界集中が発生し、Ｍ
ＯＳＦＥＴのしきい値が予定レベルより低下してしま
い、予定したサブスレッショルド特性が得られないとい
う問題があった。また、溝のコーナー部分や側面は、酸
化膜が薄くなり、ゲート耐圧が劣化するおそれがある。

【０００４】このような問題を回避するため、図１２、
図１３に示すように、埋め込み材料の上面を溝開口幅よ
り広い蓋体で覆い、溝のコーナー部が露出しないように
工夫する方法が提案されている。図１２（ａ）〜（ｅ）
は、この蓋体を形成する従来の製造工程を順に示する断
面図である。

【０００５】まず、Ｓｉ基板１の表面を３０ｎｍ酸化し
て酸化シリコン膜２を形成し、その上に４００ｎｍの酸
化シリコン膜１６をＣＶＤ法により堆積形成し、フォト
リソグラフィーにより、素子分離領域のパターンニング
を行ない、素子分離領域の二層膜２，１６をＲＩＥ（反
応性イオンエッチング）によりエッチング除去する。そ
して、図１２（ａ）に示すように、ＬＰＣＶＤ法によ
り、１５０ｎｍの酸化シリコン膜１７を堆積形成する。

【０００６】そして、全面ＲＩＥにより、酸化シリコン
膜１７を二層膜２，１６の側壁だけに残留させ、この二
層膜２，１６および二層膜２，１６の側壁に残留してい
る酸化シリコン膜１７をエッチングマスクとして、Ｓｉ
基板１を深さ４００ｎｍまでエッチングし、図１２
（ｂ）に示すように、溝６を形成する。

【０００７】この後、二層膜２，１６と側壁に残留した
酸化シリコン膜１７をＮＨ４Ｆエッチングにより除去
し、溝６の内壁とＳｉ基板１表面を３０ｎｍ酸化して、
図１２（ｃ）に示すように、酸化シリコン膜１８を形成
する。

【０００８】そして、図１２（ｄ）に示すように、溝６
の埋め込み材料として例えばＬＰＣＶＤ系の酸化シリコ
ン膜１９を６００ｎｍ堆積形成し、レジスト（感光性耐
食被膜材料）２０をこの酸化シリコン膜１９上に形成す
る。最後に、図１２（ｅ）に示すように、フォトリソグ
ラフィーを利用して蓋体部分をパターンニングし、酸化
シリコン膜１９をエッチング加工した後、レジスト２０
を除去して蓋体を形成する。

【０００９】この方法は、蓋体部分をフォトリソグラフ
ィーでパターンニングするため、レジスト２０と溝６の
開口部との位置にずれが発生すると、蓋体が溝６を十分
覆い隠すことができず、溝６のコーナー部が露出してし
まう危険性があった。そのため、蓋体部分のパターンニ
ングに際しての合わせずれを考慮し、素子形成領域への
蓋体の延在幅を溝６の開口幅より十分大きく取る必要が
あり、これが高密度化を阻む主な原因の一つであった。
図１３（ａ）〜（ｅ）は、この蓋体を形成する従来の他
の製造工程を順に示する断面図である。

【００１０】まず、Ｓｉ基板１の表面を３０ｎｍ酸化し
て酸化シリコン膜２を形成し、その上に１５０ｎｍの窒
化シリコン膜３、３００ｎｍの酸化シリコン膜４を順次
ＣＶＤ法により堆積形成する。この後、フォトリソグラ
フィーにより、素子分離領域のパターンニングを行な
い、図１３（ａ）に示すように、素子分離領域の上記三
層膜２，３，４をＲＩＥによりエッチング除去する。

【００１１】この三層膜２，３，４の残った部分をエッ
チングマスクとして、Ｓｉ基板１を深さ４００ｎｍまで
エッチングし、図１３（ｂ）に示すように、溝６を形成
する。この後、Ｓｉ基板１に与えられたＲＩＥダメージ
を除去するために、適宜、ウェット処理や９５０℃程度
のアニールを行なう。

【００１２】この後、酸化シリコン膜４をＮＨ４Ｆエッ
チングにより除去し、溝６の内壁を３０ｎｍ酸化して酸
化膜７を形成し、溝６の埋め込み材料として多結晶シリ
コン膜８″を６００ｎｍ堆積形成し、例えばＮＨ４Ｆに
より、図１３（ｃ），（ｄ）に示すように、窒化シリコ
ン膜３が露出するまでエッチバックする。ただし、エッ
チバックの方法は、ボリッシュによって行なっても良い
し、ＲＩＥやＣＤＥ（ケミカルドライエッチング）によ
って行なっても良い。この後、図１３（ｅ）に示すよう
に、溝６内の多結晶シリコン膜８″の上面をＢＯＸ雰囲
気中で酸化することにより、溝６の開口部を覆い隠すた
めの蓋体を作成する。最後に、窒化シリコン膜３を剥離
することにより、図１３（ｆ）に示すように、溝６の開
口部を覆い隠す蓋体を作成する。

【００１３】この方法は、溝内の埋め込み材料の上面を
酸化して自己整合的に蓋体を形成するため、図１２の方
法のような合わせずれは生じないが、縦横に酸化の浸食
（バーズビーク）Ｂが発生し、寸法の変換差が大きく微
細パターンの加工が困難であった。さらにバーズビーク
の成長はストレス発生にもつながり、接合リークの悪化
にも影響してしまう。

【００１４】

【発明が解決しようとする課題】以上のように、従来の
素子分離領域の製造方法は、溝のコーナー部の露出によ
るＭＯＳＦＥＴの特性異常の発生、接合リークの増大、
微細加工が困難など様々な問題を抱えていた。本発明
は、この実情に鑑みてなされたもので、素子間分離が完
全でかつ占有面積が小さく、信頼性の高い半導体装置の
製造方法を提供することを目的とする。

【００１５】

【課題を解決するための手段】請求項１に記載の発明に
係る半導体装置の製造方法は、半導体基板表面に所定の
間口幅の開口部を有するマスクパターンを形成する工程
と、半導体基板をエッチングすることにより溝を形成す
る工程と、上記開口部の間口幅を拡大する工程と、少な
くとも上記溝の内壁に接する面が絶縁物である埋め込み
材料を溝および上記開口部に埋め込む工程と、上記マス
クパターンを除去することにより上記埋め込み材料から
なる溝の蓋体を形成する工程とからなることを特徴とす
る。

【００１６】請求項２に記載の発明に係る半導体装置の
製造方法は、半導体基板表面に酸化膜を介して所定の間
口幅の開口部を有するマスクパターンを形成する工程
と、半導体基板をエッチングすることにより溝を形成す
る工程と、少なくとも溝の内壁に接する面が酸化膜であ
る埋め込み材料を溝に埋め込む工程と、溝の間口周囲の
上記酸化膜を除去する工程と、酸化膜を除去した溝の間
口周囲に酸化遅延層を設ける工程と、埋め込み材料の上
面を酸化する工程と、マスクパターンを除去することに
より溝の蓋体を形成する工程とからなることを特徴とす
る。

【００１７】

【作用】請求項１に記載の発明によれば、溝の形成に用
いたマスクパターンの開口部の間口幅を拡大し、溝およ
びこの開口部に埋め込み材料を埋め込んだ後に、マスク
パターンを除去することによって、溝の間口幅より大き
な蓋体を、溝に対して自己整合的に形成することができ
る。

【００１８】請求項２に記載の発明によれば、溝の間口
周囲の酸化膜、すなわち半導体基板表面とマスクパター
ンとの間の酸化膜および溝の内壁に接する酸化膜を除去
し、この酸化膜を除去した溝の間口周囲に酸化遅延層を
設けた後に、埋め込み材料の上面を酸化することにより
溝の蓋体を形成しているので、溝の間口幅より大きな蓋
体を、溝に対して自己整合的に形成することができ、ま
た酸化遅延層によって溝の間口周囲の酸化の進行を抑制
することができる。

【００１９】

【実施例】以下、図面を参照して本発明の第１実施例を
説明する。図１（ａ）〜（ｈ）は、第１実施例の半導体
装置の素子間分離領域の製造工程を順に説明するための
断面図である。

【００２０】図１（ａ）に示すように、Ｓｉ基板１の表
面を酸化して３０ｎｍの酸化シリコン（ＳｉＯ₂）膜２
を形成し、さらにその酸化シリコン膜２上にＣＶＤ法
（化学的気相成長法）により窒化シリコン膜３を１５０
ｎｍ堆積形成し、この窒化シリコン膜３上に酸化シリコ
ン膜４を３００ｎｍ堆積形成する。この窒化シリコン膜
３は、後述する溝６形成のためのマスク材である。この
後、フォトリソグラフィーにより、素子分離領域のパタ
ーニングを行ない、素子分離領域の三層膜２，３，４を
ＲＩＥ（反応性イオンエッチング）によりエッチング除
去する。

【００２１】そして、図１（ｂ）に示すように、図１
（ａ）に示した状態から、ＬＰＣＶＤ法（低圧ＣＶＤ
法）により、ＬＰＣＶＤ系酸化シリコン膜５を１５０ｎ
ｍ堆積形成する。

【００２２】さらに、Ｎ₂雰囲気中で９００℃アニール
を６０分行ない、全面ＲＩＥにより、酸化シリコン膜５
を上記三層膜２，３，４の側壁に残留させる。この三層
膜２，３，４および三層膜２，３，４の側壁に残留して
いる酸化シリコン膜５をエッチングマスクとして、Ｓｉ
基板１を深さ４００ｎｍまでエッチングし、図１（ｄ）
に示すように、溝６を形成し、適宜ウェット処理や９５
０℃程度のアニールを行なうことにより、Ｓｉ基板１に
与えられたＲＩＥダメージを除去する。このように溝６
が形成された後、図１（ｅ）に示すように、ＮＨ４Ｆエ
ッチングにより、酸化シリコン膜４，５を除去し、窒化
シリコン膜３を残留させる。

【００２３】次に、図１（ｆ）に示すように、溝６の内
壁を酸化して酸化膜７を３０ｎｍ形成し、溝６の埋め込
み材料として例えばＬＰＣＶＤ系の酸化シリコン膜８を
６００ｎｍ堆積形成する。

【００２４】そして、図１（ｇ）に示すように、この酸
化シリコン膜８を、例えばＮＨ４Ｆエッチング、ポリッ
シュ、ＲＩＥやＣＤＥなどの方法により、窒化シリコン
膜３が露出するまでエッチバックする。

【００２５】最後に、図１（ｈ）に示すように、残留さ
せていた窒化シリコン膜３をＣＤＥによって除去し、素
子領域の酸化シリコン膜２をＮＨ４Ｆによって除去し、
トレンチ分離が完成する。

【００２６】このように、本実施例によれば、溝６形成
のためのマスク材である窒化シリコン膜３を残留させ
て、溝６の埋め込み材料の酸化シリコン膜８を堆積形成
し、その後に窒化シリコン膜３を除去することによっ
て、溝６の蓋体を自己整合的に冠することができる。次
に第２実施例について説明する。

【００２７】図２（ａ）〜（ｇ）は、第２実施例による
半導体装置の素子分離領域の製造工程を順に説明するた
めの断面図であり、図１と同一部分には図１と同一符号
を付する。

【００２８】なお、図２（ａ）〜（ｄ）に示した溝６形
成までの製造工程は、第１実施例の図１（ａ）〜（ｄ）
に示した溝６形成までの製造工程と同一であるので説明
は省略し、図２（ｅ）に示した工程以降のみ説明する。

【００２９】図２（ｅ）に示すように、酸化シリコン膜
４，５を除去することなく、そのまま溝６の内壁を酸化
して酸化膜７を３０ｎｍ形成し、溝６に、例えばＬＰＣ
ＶＤ系の酸化シリコンを６００ｎｍ堆積して、酸化シリ
コン膜８を形成する。

【００３０】そして、図２（ｆ）に示すように、この酸
化シリコン膜８を、例えばＮＨ４Ｆエッチング、ポリッ
シュ、ＲＩＥやＣＤＥなどの方法により、窒化シリコン
膜３が露出するまでエッチバックする。

【００３１】最後に、図２（ｇ）に示すように、残留さ
せていた窒化シリコン膜３をＣＤＥによって除去し、素
子領域の酸化シリコン膜２をＮＨ４Ｆによって除去し、
トレンチ分離が完成する。

【００３２】このように、本実施例によれば、第１実施
例と同様の効果が得られると共に、酸化シリコン膜４，
５を除去することなく、溝６の埋め込み材料の酸化シリ
コン膜８を堆積形成することによって、工程を簡略化す
ることができる。また、酸化シリコン膜８と側壁の酸化
シリコン膜５を同じ材料にしてエッチバックのときのエ
ッチレートを統一することによって、溝６の蓋体を良好
に形成することができる。次に第３実施例について説明
する。

【００３３】図３（ａ）〜（ｈ）は、第３実施例による
半導体装置の素子分離の製造工程を順に説明するための
断面図であり、図１と同一部分には図１と同一符号を付
する。

【００３４】なお、図３（ａ）〜（ｅ）に示した製造工
程は、第１実施例の図１（ａ）〜（ｅ）に示した製造工
程と同一であるので説明は省略し、図３（ｆ）に示した
工程以降のみ説明する。

【００３５】図３（ｆ）に示すように、溝６の内壁を酸
化して酸化膜７を３０ｎｍ形成した後、酸化膜７の上に
窒化シリコン膜７′を２０ｎｍ程度堆積してから溝６の
埋め込み材料である酸化シリコン膜８を埋め込む。この
埋め込み材料にＢＰＳＧ膜を用いた場合に、この窒化シ
リコン膜７′が、Ｂ（ボロン）やＰ（リン）の拡散を防
いで、Ｓｉ基板１が不純物で汚染されるのを防ぐことが
できる。

【００３６】そして、図３（ｇ）に示すように、窒化シ
リコン膜７′が露出するまでエッチバックする。図３
（ｈ）に示すように、エッチバックした後は、窒化シリ
コン膜３，７′を同時にＣＤＥで除去し、素子領域の酸
化シリコン膜２をＮＨ４Ｆによって除去する。

【００３７】このように本実施例によれば、第１実施例
と同様の効果が得られると共に、酸化膜７の上に窒化シ
リコン膜７′を２０ｎｍ程度堆積してから溝６を埋め込
むことによって、この窒化シリコン膜７′が、Ｂ（ボロ
ン）やＰ（リン）の拡散を防いで、Ｓｉ基板１が不純物
で汚染されるのを防ぐことができる。次に第４実施例に
ついて説明する。

【００３８】図４（ａ）〜（ｈ）は、第４実施例による
半導体装置の素子分離の製造工程を順に説明するための
断面図であり、図１と同一部分には図１と同一符号を付
する。なお、図４（ｂ）〜（ｈ）に示した本実施例によ
る半導体装置の製造工程は、図１（ｂ）〜（ｈ）に示し
た第１実施例の製造工程と同一であるので説明は省略す
る。

【００３９】本実施例は、素子分離領域のパターニング
のための多層膜形成のときに、図４（ａ）に示すよう
に、酸化シリコン膜２と窒化シリコン膜３の間に１００
ｎｍの多結晶シリコン膜２′を形成し、窒化シリコン膜
３をエッチングする。このとき、酸化シリコン膜２を容
易に残留させることができる。なぜなら、窒化シリコン
膜３と多結晶シリコン膜２′との間に、大きなエッチン
グ選択比を確保できるからである。

【００４０】このように、本実施例によれば、第１実施
例と同様の効果が得られると共に、酸化シリコン膜２と
窒化シリコン膜３の間に多結晶シリコン膜２′を形成す
ることにより、Ｓｉ基板１をエッチング下にさらすこと
なく窒化シリコン膜３をエッチングすることができ、そ
の結果Ｓｉ基板１が受けるＲＩＥダメージを防止するこ
とができる。次に第５実施例について説明する。

【００４１】図５（ａ）〜（ｈ）は、第５実施例による
半導体装置の素子分離の製造工程を順に説明するための
断面図であり、図１と同一部分には図１と同一符号を付
する。

【００４２】本実施例は、上述した第１実施例〜第４実
施例とは異なり、溝６の埋め込み材料としてをＮＨ４Ｆ
に強い窒化シリコン膜８′により埋め込むことを特徴と
する。

【００４３】まず、図５（ａ）に示すように、Ｓｉ基板
１の表面を酸化して３０ｎｍの酸化シリコン膜２を形成
し、その酸化シリコン膜２上に１５０ｎｍの多結晶シリ
コン膜３′、この多結晶シリコン膜３′上に３００ｎｍ
の酸化シリコン膜４を順次ＣＶＤ法により堆積形成す
る。この後、フォトリソグラフィーにより、素子分離領
域のパターンニングを行ない、素子分離領域の上記三層
膜２，３′，４をＲＩＥによりエッチング除去する。

【００４４】そして、図５（ｂ）に示すように、その上
にＬＰＣＶＤ法により、１５０ｎｍの酸化シリコン膜５
を堆積形成した後、図５（ｃ）に示すように、この酸化
シリコン膜５を、全面ＲＩＥにより、上記三層膜２，
３′，４の側壁に残留させる。

【００４５】図５（ｄ）に示すように、三層膜２，
３′，４およびこの側壁に残留している酸化シリコン膜
５をエッチングマスクとして、Ｓｉ基板１を深さ４００
ｎｍまでエッチングし、溝６を形成する。この後、図５
（ｅ）に示すように、酸化シリコン膜４と側壁の酸化シ
リコン膜５をＮＨ４Ｆエッチングにより除去する。

【００４６】次に、図５（ｆ）に示すように、溝６の内
壁を３０ｎｍ酸化して酸化シリコン膜７を形成する。こ
のとき、多結晶シリコン膜３′の表面も酸化されて酸化
シリコン膜７が形成される。そして溝６の埋め込み材料
として、例えばＳｉリッチのＳｉＮ膜（低応力のＳｉＮ
膜）８′を６００ｎｍ堆積形成する。このＳｉＮ膜８′
を、図５（ｇ）に示すように、ＲＩＥ、ポリッシュ、ま
たはＣＤＥなどにより、多結晶シリコン膜３′が露出す
るまでエッチバックする。

【００４７】最後に、図５（ｈ）に示すように、多結晶
シリコン膜３′をＣＤＥによって除去し、また素子領域
の酸化シリコン膜２をＮＨ４Ｆによって除去することに
より、溝６の上に蓋体を冠したトレンチ分離が完成す
る。

【００４８】このように、本実施例は、第１実施例と同
様の効果が得られると共に、窒化シリコンを埋め込み材
料として用いることによって、ＮＨ４Ｆに強いトレンチ
分離構造を形成することができる。次に第６実施例につ
いて説明する。

【００４９】図６（ａ）〜（ｊ）は、第６実施例による
半導体装置の素子分離領域の製造工程を順に説明するた
めの断面図であり、図１と同一部分には図１と同一符号
を付する。なお、図６（ａ）〜（ｄ）に示した本実施例
による半導体装置の製造工程は、図１（ａ）〜（ｄ）に
示した第１実施例の製造工程と同一であるので説明は省
略する。図６（ｅ），（ｆ）に示すように、側壁酸化シ
リコン膜５を残したまま、埋め込み材料として多結晶シ
リコン膜８″を堆積し、エッチバックする。

【００５０】この後、図６（ｇ）に示すように、ＮＨ４
Ｆエッチングにより、酸化シリコン膜４，５を除去する
と共に、窒化コリコン膜３の溝６側端部の下の酸化シリ
コン膜２を横方向に３０ｎｍ程度えぐり取り、またＳｉ
基板１と多結晶シリコン膜８″との間の酸化シリコン膜
７を上から深方向に３０ｎｍ程度えぐり取ることによっ
て、くぼみ部Ｉを形成する。

【００５１】そして、表面を３ｎｍ程度酸化した後（図
示せず）、図６（ｈ）に示すように、この酸化層上に酸
化遅延層９として多結晶シリコンまたはアモルファスシ
リコンを３０Ａ堆積して、上記くぼみ部Ｉを埋める。

【００５２】酸化層および酸化遅延層９を、図６（ｉ）
に示すように、ＢＯＸ雰囲気中で１５０ｎｍ程度酸化し
溝６上に厚い熱酸化膜１０から成る蓋体を自己整合的に
形成する。このとき、くぼみ部Ｉを埋めている酸化遅延
層９の効果により、縦方向および横方向の酸化の浸食
（バーズビーク）を抑えることができる。

【００５３】最後に、図６（ｊ）に示すように、熱酸化
膜１０の上面をＮＨ４Ｆでエッチングし、窒化シリコン
膜３をＣＤＥで除去し、素子領域の酸化シリコン膜２を
ＮＨ４Ｆによって除去することにより、トレンチ分離が
完成する。

【００５４】このように本実施例によると、第１実施例
と同様の効果が得られると共に、くぼみ部Ｉを埋めてい
る酸化遅延層９の酸化遅延効果により、縦方向および横
方向の酸化の浸食（バーズビーク）を抑制することがで
きる。次に第７実施例について説明する。

【００５５】図７（ａ）〜（ｇ）は、第７実施例による
半導体装置の素子分離領域の製造工程を順に説明するた
めの断面図であり、図６と同一部分には図６と同一符号
を付する。本実施例は、第６実施例に対し、図６（ｂ）
に示した第６実施例の酸化シリコン膜５の形成工程を削
除した点のみ相違し、他の工程は同一である。本実施例
によれば、第６実施例と同様の効果が得られると共に、
製造工程を簡易化することができる。次に第８実施例に
ついて説明する。

【００５６】図８（ａ）〜（ｈ）は、第８実施例による
半導体装置の素子分離領域の製造工程を順に説明するた
めの断面図であり、図６と同一部分には図６と同一符号
を付する。

【００５７】本実施例の図８（ａ）〜（ｆ）に示す各工
程は、第６実施例の図６（ａ）〜（ｆ）に示す各工程と
同一であるため、図８（ａ）〜（ｆ）に示す各工程はそ
の説明を省略する。

【００５８】図８（ｆ）に示した側壁酸化シリコン膜５
を残したまま、溝６が多結晶シリコン膜８″に埋め込ま
れた状態の次工程として、この多結晶シリコン膜８″の
表面を１５０ｎｍ程度酸化し、図８（ｇ）に示すよう
に、蓋体１０を形成する。

【００５９】そして、図８（ｈ）に示すように、酸化シ
リコン膜２、窒化シリコン膜３、酸化シリコン膜４をＣ
ＤＥによりエッチング除去する。このとき、多結晶シリ
コン膜８″は、側壁酸化シリコン膜５により、エッチン
グから保護される。本実施例によれば、第６実施例と同
様の効果が得られると共に、製造工程を簡易化すること
ができる。次に第９実施例について説明する。

【００６０】図９（ａ）〜（ｈ）は、第９実施例による
半導体装置の素子分離領域の製造工程を順に説明するた
めの断面図であり、図１と同一部分には図１と同一符号
を付する。本実施例の図９（ｂ）〜（ｈ）に示す各工程
は、第１実施例の図１（ｂ）〜（ｈ）に示す各工程と同
一であるため、説明は省略する。

【００６１】Ｓｉ基板１上に当初形成された三層膜（酸
化シリコン膜２、窒化シリコン膜３、酸化シリコン膜
４）を、エッチングする際に、図９（ａ）に示すよう
に、逆テーパー形状にエッチングする。この逆テーパー
形状は、エッチングのガス条件等を適当に制御すること
により形成することができる。

【００６２】このエッチング後は、図９（ｂ）〜（ｈ）
に示す第１実施例と同様の製造工程を経ることにより、
最終的に図９（ｈ）に示すような順テーパー形状の蓋体
を冠したトレンチ分離構造が完成する。蓋体が順テーパ
ー形状であれば、蓋体上にゲート電極を形成する場合、
エッチングを容易にすることができる。

【００６３】このように本実施例によれば、第１実施例
と同様の効果が得られると共に、ゲート電極形成のため
の容易なエッチングを可能にする順テーパー形状の蓋体
を容易に形成することができる。なお、溝６の埋め込み
材料として、リフロー性のあるＢＰＳＧ膜等を用いるこ
とが望ましい。この場合、より良好な順テーパー形状を
得ることができる。次に第１０実施例について説明す
る。

【００６４】図１０（ａ）〜（ｃ）は、第１０実施例に
よる半導体装置の素子分離領域の製造工程を順に説明す
るための断面図であり、図１と同一部分には図１と同一
符号を付する。なお、図１０（ａ）は、図１（ｇ）に示
す状態と同一である。

【００６５】第１実施例では、図１（ｇ）に示す状態か
ら、窒化シリコン膜３をＣＤＥによって除去すると共
に、素子領域の酸化シリコン膜２をＮＨ４Ｆによって除
去し、溝６の上に蓋体を自己整合的に冠したトレンチ分
離を形成していた。

【００６６】これに対し、本実施例は、窒化シリコン膜
３をＣＤＥによって除去するのみで、酸化シリコン膜２
を残し、この酸化シリコン膜２をＭＯＳＦＥＴ（金属−
酸化膜構造の電界効果トランジスタ）のゲート絶縁膜に
流用する。これにより、ＭＯＳＦＦＴ作成工程の簡略化
が行なえる。なお、１１はゲートポリシリコン、１２は
ＷＳｉ、１３はＣＶＤ−酸化シリコン膜である。次に第
１１実施例について説明する。

【００６７】図１１（ａ）〜（ｅ）は、第１１実施例に
よる半導体装置の製造工程、ここでは半導体装置の一例
としてＥＥＰＲＯＭ（electrically erasable and prog
rammable ROM）の製造工程の一部を順に説明するための
断面図であり、図１と同一部分には図１と同一符号を付
する。

【００６８】まず、Ｓｉ基板１の表面を３０ｎｍ酸化し
て酸化シリコン膜２を形成し、その上に２００ｎｍの多
結晶シリコン膜１４をＣＶＤ法により堆積形成しＰ（リ
ン）拡散を行なう。この多結晶シリコン膜１４は最終的
にフローティングゲートとして使用される。この後、３
００ｎｍの酸化シリコン膜４をＣＶＤ法により堆積形成
する。そして、フォトリソグラフィーにより、素子分離
領域のパターニングを行ない、素子分離領域の上記三層
膜２，１４，４をＲＩＥによりエッチング除去する。こ
の三層膜２，１４，４をエッチングマスクとして、Ｓｉ
基板１を深さ４００ｎｍまでエッチングし、図１１
（ａ）に示すように、溝６を形成する。

【００６９】この後、図１１（ｂ）に示すように、酸化
シリコン膜４をＮＨ４Ｆエッチングにより除去する。そ
して、図１１（ｃ）に示すように、溝６の内壁を３０ｎ
ｍ酸化する。このとき、多結晶シリコン膜１４の表面も
酸化されて酸化シリコン膜７″が形成される。なお、こ
の上にさらに薄い窒化シリコンを形成して、酸化シリコ
ン膜７″を酸化窒素（ＮＯ）膜にしても良い。そして、
図１１（ｄ）に示すように、溝６の埋め込み材料とし
て、例えばＬＰＣＶＤによる酸化シリコン膜８を溝６内
に埋め込む。

【００７０】コントロールゲート（ポリシリコン）１５
を、図１１（ｅ）に示すように、酸化シリコン膜７″と
酸化シリコン膜８上に形成することにより、大幅な工程
簡略化を実現できる。本発明は上述した実施例に限定さ
れることなく、種々変形して実施例可能である。

【００７１】

【発明の効果】以上のように、請求項１に記載の発明に
よれば、溝の形成に用いたマスクパターンの開口部の間
口幅を拡大し、溝およびこの開口部に埋め込み材料を埋
め込んだ後に、マスクパターンを除去することによっ
て、溝の間口幅より大きな蓋体を、溝に対して自己整合
的に形成することができるので、合わせずれの問題がな
く、微小な蓋体でも溝コーナー部の露出を十分防止する
ことができ、この結果、ＭＯＳＦＥＴの予定しきい値を
確保できサブスレショルド特性にハンプが生じることが
なくなる。

【００７２】また、請求項２に記載の発明によれば、溝
の間口周囲の酸化膜、すなわち半導体基板表面とマスク
パターンとの間の酸化膜および溝の内壁に接する酸化膜
を除去し、この酸化膜を除去した溝の間口周囲に酸化遅
延層を設けた後に、埋め込み材料の上面を酸化すること
により溝の蓋体を形成することによって、溝の間口幅よ
り大きな蓋体を、溝に対して自己整合的に形成すること
ができ、また酸化遅延層によって溝の間口周囲の酸化の
進行を抑制することができるので、合わせずれの問題が
なく、しかも縦横方向のバーズビーク（くさび酸化）を
抑えることができ、この結果、ストレスおよびリーク電
流の低減、ならびに加工形状の寸法変換差を小さく抑え
ることができる。

【図面の簡単な説明】

【図１】第１実施例による素子分離領域の製造方法を説
明するための断面図。

【図２】第２実施例による素子分離領域の製造方法を説
明するための断面図。

【図３】第３実施例による素子分離領域の製造方法を説
明するための断面図。

【図４】第４実施例による素子分離領域の製造方法を説
明するための断面図。

【図５】第５実施例による素子分離領域の製造方法を説
明するための断面図。

【図６】第６実施例による素子分離領域の製造方法を説
明するための断面図。

【図７】第７実施例による素子分離領域の製造方法を説
明するための断面図。

【図８】第８実施例による素子分離領域の製造方法を説
明するための断面図。

【図９】第９実施例による素子分離領域の製造方法を説
明するための断面図。

【図１０】第１０実施例による素子分離領域の製造方法
を説明するための断面図。

【図１１】第１１実施例による半導体装置の製造方法を
説明するための断面図。

【図１２】素子分離領域の製造方法の一従来例を説明す
る断面図。

【図１３】素子分離領域の製造方法の他の従来例を説明
する断面図。

【符号の説明】

１…Ｓｉ基板、２…酸化シリコン膜、２′…多結晶シリ
コン、３…窒化シリコン膜、３′…多結晶シリコン、４
…酸化シリコン膜、５…ＬＰＣＶＤ系酸化シリコン膜、
６…溝、７…酸化シリコン膜、７′…窒化シリコン膜、
７″…酸化シリコンまたはＮＯ膜、８…埋め込み材料
（酸化膜系）、８′…埋め込み材料（窒化膜系）、８″
…埋め込み材料（多結晶シリコン）、Ｉ…くぼみ部、９
…酸化遅延層、１０…酸化シリコン膜、１１…多結晶シ
リコン（ゲートポリ）、１２…ＷＳｉ、１３…ＣＶＤ−
酸化シリコン、１４…多結晶シリコン（フローティング
ゲートポリ）、１５…多結晶シリコン（コントロールゲ
ートポリ）、１６…酸化シリコン膜、１７…ＬＰＣＶＤ
系酸化シリコン膜、１８…酸化シリコン膜、１９…埋め
込み材料（酸化膜系）、２０…レジスト。

Claims

【特許請求の範囲】

【請求項１】半導体基板表面に所定の間口幅の開口部を
有するマスクパターンを形成する工程と、前記半導体基板をエッチングすることにより溝を形成す
る工程と、前記開口部の間口幅を拡大する工程と、少なくとも前記溝の内壁に接する面が絶縁物である埋め
込み材料を前記溝および前記開口部に埋め込む工程と、前記マスクパターンを除去することにより前記埋め込み
材料からなる前記溝の蓋体を形成する工程とからなるこ
とを特徴とする半導体装置の製造方法。
【請求項２】半導体基板表面に酸化膜を介して所定の開
口幅の開口部を有するマスクパターンを形成する工程
と、前記半導体基板をエッチングすることにより溝を形成す
る工程と、少なくとも前記溝の内壁に接する面が酸化膜である埋め
込み材料を前記溝に埋め込む工程と、前記溝の間口周囲の前記酸化膜を除去する工程と、前記酸化膜を除去した前記溝の間口周囲に酸化遅延層を
設ける工程と、前記埋め込み材料の上面を酸化する工程と、前記マスクパターンを除去することにより前記溝の蓋体
を形成する工程とからなることを特徴とする半導体装置
の製造方法。