KR100484884B1 - 에스티아이 공정에서의 리키지 방지방법 - Google Patents

에스티아이 공정에서의 리키지 방지방법 Download PDF

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Abstract

본 발명은 반도체 기판 상에 패드 산화막과 질화막 및 감광막 패터닝을 순차적으로 형성한 다음에 질화막과 패드 산화막을 식각 및 에쉬와 세정을 수행하며, 스페이스 형성을 위해 산화막을 식각하여 보호막인 스페이스를 형성하여 활성화 영역과 소자분리영역의 얇은 산화막을 보호하여 게이트 산화막에 영향을 주는 다이오드 리키지를 방지하기 위한 것으로, 반도체 기판 상에 패드 산화막을 증착하고, 증착된 패드 산화막 상에 질화막을 증착한 후, 질화막 상에 PR을 패터닝하는 단계와, PR을 패터닝한 후, 질화막과 패드 산화막을 순차적으로 식각한 후, PR을 에쉬 및 세정하는 단계와, 식각된 질화막과 패드 산화막에 스페이스 산화막을 형성하며, 스페이스 산화막이 형성된 상태에서, 스페이스 산화막을 하드 마스크로 하여 실리콘 기판을 식각하여 트랜치를 형성하는 단계와, 트랜치가 형성된 상태에서, 얇은 산화막과 트랜치 산화막으로 채워 열처리를 하여 산화막을 치밀하게 형성한 후, 트랜치 산화막을 평탄화하는 단계와, 질화막을 인산으로 세정하여 상기 질화막을 제거하는 단계를 포함한다. 따라서, 게이트 산화막에 영향을 주는 다이오드 리키지를 방지하며, 게이트 산화막이 형성되었을 때 소자의 신뢰성과 수율 향상을 기대할 수 있는 효과가 있다.

Description

에스티아이 공정에서의 리키지 방지방법{METHOD FOR PREVENTING LEAKAGE IN SHALLOW TRENCH ISOLATION PROCESS}
본 발명은 에스티아이(Shallow Trench Isolation : STI) 공정에서의 리키지(leakage) 방지방법에 관한 것으로, 특히 반도체 기판 상에 패드 산화막과 질화막 및 감광막 패터닝을 순차적으로 형성한 다음에 질화막과 패드 산화막을 식각 및 에쉬와 세정을 수행하며, 스페이스 형성을 위해 산화막을 식각하여 보호막인 스페이스를 형성하여 활성화 영역과 소자분리영역의 얇은 산화막(liner SiO2)을 보호하여 게이트 산화막에 영향을 주는 다이오드 리키지(leakage)를 방지할 수 있도록 하는 공정 과정에 관한 것이다.
통상적으로, STI 공정은 게이트(gate) 소자와 소자간의 소자 분리 막 형성을 위해 실리콘(Si)을 식각하는 것으로, 식각할 때 사용되는 가스는 Cl2, HBr, CF4, SF6 등이다.
이러한, 반도체 소자 분리 막 형성은 얕은 트랜치 소자분리 형성을 위한 기술로, 도 1a 내지 도 1c를 참조하면, 종래 에스티아이 공정 과정을 도시한 도면이다.
즉, 도 1a는 반도체 기판(Si)(10) 상에 패드 산화막(pad SiO2)(20) 및 질화막(30)을 순차적으로 증착한 후, 질화막(30) 상에 감광막(Photo Resist : PR)(40)를 패터닝(patterning)한다.
PR(40)을 패터닝한 후, 도 1b에 도시된 바와 같이, 질화막(30)과 패드 산화막(20)을 순차적으로 노출시킨 다음에 원하고자 하는 깊이 만큼 실리콘 기판(10)을 식각하여 트랜치를 형성한 후, PR(40)을 에쉬하여 SC1 세정과 100:1 HF로 세정한다.
그리고, 도 1c를 참조하면, 형성된 트랜치 밑부분 양쪽 코너 쪽에 리키지를 방지하기 위한 얇은 산화막(liner SiO2)(60)과 APCVD로 형성된 트랜치 산화막(TEOS)(50)을 채워 산화막이 치밀하도록 열처리한다.
그러나, 질화막(30)을 평탄화(chemical mechanical polishing : CMP)하면서 인산으로 산화막(20)과 질화막(30)을 세정할 경우, 트랜치 상단의 양 부분이 평탄화되어 활성화 영역(active region)과 소자분리영역(field region)의 경계면이 취약해져 게이트 산화막에 영향을 주어 다이오드 리키지에 영향을 주게 되는 문제점이 있다.
따라서, 본 발명은 상술한 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 반도체 기판 상에 패드 산화막과 질화막 및 감광막 패터닝을 순차적으로 형성한 다음에 질화막과 패드 산화막을 식각 및 에쉬와 세정을 수행하며, 스페이스 형성을 위해 산화막을 식각하여 보호막인 스페이스를 형성하여 활성화 영역과 소자분리영역의 얇은 산화막(liner SiO2)을 보호하여 게이트 산화막에 영향을 주는 다이오드 리키지를 방지할 수 있도록 하는 STI 공정에서의 리키지 방지방법을 제공함에 있다.
이러한 목적을 달성하기 위한 본 발명에서 STI 공정에서의 리키지 방지방법은 반도체 기판 상에 패드 산화막을 증착하고, 증착된 패드 산화막 상에 질화막을 증착한 후, 질화막 상에 PR을 패터닝하는 단계와, PR을 패터닝한 후, 질화막과 패드 산화막을 순차적으로 식각한 후, PR을 에쉬 및 세정하는 단계와, 식각된 질화막과 패드 산화막에 스페이스 산화막을 형성하며, 스페이스 산화막이 형성된 상태에서, 스페이스 산화막을 하드 마스크로 하여 실리콘 기판을 식각하여 트랜치를 형성하는 단계와, 트랜치가 형성된 상태에서, 얇은 산화막과 트랜치 산화막으로 채워 열처리를 하여 산화막을 치밀하게 형성한 후, 트랜치 산화막을 평탄화하는 단계와, 질화막을 인산으로 세정하여 상기 질화막을 제거하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 구성 및 동작에 대하여 상세히 설명한다.
도 2a 내지 도 2g는 본 발명에 따른 STI 공정에서 리키지(leakage)를 방지하기 위한 공정 과정에 대하여 도시한 도면이다.
즉, 도 2a를 참조하면, 반도체 기판(Si)(10) 상에 패드 산화막(pad SiO2)(20)을 증착하고, 증착된 패드 산화막(pad SiO2)(20) 상에 질화막(30)을 증착한 후, 질화막(30) 상에 감광막(Photo Resist : PR)(40)을 패터닝(patterning)한다.
여기서, 패드 산화막(20)은 열산화막으로 900∼1000℃이며, 두께는 120∼200Å으로 증착하며, 질화막(30)은 저압 화학 기상 증착(Low Pressure Chemical vapor Deposition : LPCVD)에 의해 두께 1000∼3000Å으로 형성한다.
이후, 도 2b에 도시된 바와 같이, PR(40)을 패터닝한 후, 질화막(30)과 패드 산화막(20)을 순차적으로 식각한 후, PR(40)을 에쉬하여 SC1 세정과 100:1 HF로 세정한다.
그리고, 도 2c를 참조하면, 식각된 질화막(30)과 패드 산화막(20)에 스페이스 산화막(70)을 100∼1000Å의 두께 및 폭으로 형성하며, 스페이스 산화막(70)이 형성된 상태에서, 질화막(30)과 패드 산화막(20)에 형성된 스페이스 산화막(70)을 하드 마스크로 하여 원하고자 하는 깊이 만큼 실리콘 기판(10)을 식각하여 도 2d에 도시된 바와 같이, 트랜치를 형성한다. 여기서, 트랜치는 2500∼4500Å의 깊이로 형성하며, 스페이스 산화막은 20∼1000Å의 높이로 조절하여 형성한다.
다음으로, 도 2e를 참조하면, 트랜치가 형성된 상태에서, 얇은 산화막(liner SiO2)(60)과 트랜치 산화막(50)으로 채워 열처리를 하여 산화막을 치밀하게 형성한다. 여기서, 얇은 산화막(60)은 열 산화막으로 100∼500Å으로 형성하며, 트랜치에 TEOS 산화막으로 4000∼10000Å으로 형성한다.
이후, 도 2f에 도시된 바와 같이, 트랜치 산화막(50)을 평탄화하며, 이때, 질화막(30)도 화학적 기계적 연마를 통해 50∼3000Å의 두께까지 조절하여 평탄화한다. 여기서, 평탄화는 EPD(End Point Detector) 시스템을 사용하여 산화막(TEOS)에서 질화막이 나타나는 EOP(End of Point)시점을 기준으로 EOP±15%내에서 조절한다.
이후, 도 2g에 도시된 바와 같이, 질화막(30)을 인산으로 세정하여 질화막(30)을 제거함에 따라 트랜치 상단 양쪽 끝부분의 모양이 게이트 산화막을 형성한 모양과 같게 된다.
상기와 같이 설명한 본 발명은 반도체 기판 상에 패드 산화막과 질화막 및 감광막 패터닝을 순차적으로 형성한 다음에 질화막과 패드 산화막을 식각 및 에쉬와 세정을 수행하며, 스페이스 형성을 위해 산화막을 식각하여 보호막인 스페이스를 형성하여 활성화 영역과 소자분리영역의 얇은 산화막(liner SiO2)을 보호함으로써, 게이트 산화막에 영향을 주는 다이오드 리키지를 방지하며, 게이트 산화막이 형성되었을 때 소자의 신뢰성과 수율 향상을 기대할 수 있는 효과가 있다.
도 1a 내지 도 1c는 종래 에스티아이 공정 과정을 도시한 도면이며,
도 2a 내지 도 2g는 본 발명에 따른 에스티아이 공정에서의 리키지를 방지하기 위한 공정 과정에 대하여 도시한 도면이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 반도체 기판 20 : 패드 산화막
30 : 질화막 40 : 감광막
50 : 트랜치 산화막 60 : 얇은 산화막
70 : 스페이스 산화막

Claims (10)

  1. 에스티아이 공정 과정에서의 리키지 방지방법에 있어서,
    반도체 기판 상에 패드 산화막을 증착하고, 상기 증착된 패드 산화막 상에 질화막을 증착한 후, 상기 질화막 상에 PR을 패터닝하는 단계와,
    상기 PR을 패터닝한 후, 상기 질화막과 패드 산화막을 순차적으로 식각한 후, 상기 PR을 에쉬 및 세정하는 단계와,
    상기 식각된 질화막과 패드 산화막에 스페이스 산화막을 형성하며, 상기 스페이스 산화막이 형성된 상태에서, 상기 스페이스 산화막을 하드 마스크로 하여 실리콘 기판을 식각하여 트랜치를 형성하는 단계와,
    상기 트랜치가 형성된 상태에서, 얇은 산화막과 트랜치 산화막으로 채워 열처리를 하여 산화막을 치밀하게 형성한 후, 상기 트랜치 산화막을 평탄화하는 단계와,
    상기 질화막을 인산으로 세정하여 상기 질화막을 제거하는 단계
    를 포함하는 에스티아이 공정에서의 리키지 방지방법.
  2. 제 1 항에 있어서,
    상기 패드 산화막은, 900∼1000℃의 열 산화막이며, 120∼200Å의 두께로 증착하는 것을 특징으로 하는 에스티아이 공정에서의 리키지 방지방법.
  3. 제 1 항에 있어서,
    상기 질화막은, 저압 화학 기상 증착(Low Pressure Chemical vapor Deposition : LPCVD)을 통해 두께 1000∼3000Å으로 형성하는 것을 특징으로 하는 에스티아이 공정에서의 리키지 방지방법.
  4. 제 1 항에 있어서,
    상기 스페이스 산화막은, 100∼1000Å의 두께로 형성하는 것을 특징으로 하는 에스티아이 공정에서의 리키지 방지방법.
  5. 제 4 항에 있어서,
    상기 스페이스 산화막은, 100∼1000Å의 폭과, 20∼1000Å의 높이로 조절하여 형성하는 것을 특징으로 하는 에스티아이 공정에서의 리키지 방지방법.
  6. 제 1 항에 있어서,
    상기 트랜치는, 2500∼4500Å의 깊이로 형성하는 것을 특징으로 하는 에스티아이 공정에서의 리키지 방지방법.
  7. 제 1 항에 있어서,
    상기 얇은 산화막은, 100∼500Å의 열 산화막으로 형성하며, 상기 트랜치에 4000∼10000Å의 TEOS 산화막으로 형성하는 것을 특징으로 하는 에스티아이 공정에서의 리키지 방지방법.
  8. 제 1 항에 있어서,
    상기 트랜치 산화막을 평탄화한 후, 상기 질화막을 평탄화하는 단계을 더 포함하는 것을 특징으로 하는 에스티아이 공정에서의 리키지 방지방법.
  9. 제 8 항에 있어서,
    상기 질화막 평탄화는, 화학적 기계적 연마를 통해 50∼3000Å의 두께까지 조절하여 평탄화하는 것을 특징으로 하는 에스티아이 공정에서의 리키지 방지방법.
  10. 제 8 항에 있어서,
    상기 평탄화는, EPD(End Point Detector) 시스템을 사용하여 산화막(TEOS)에서 질화막이 나타나는 EOP(End of Point)시점을 기준으로 상기 EOP±15%내에서 조절하여 이루어지는 것을 특징으로 하는 에스티아이 공정에서의 리키지 방지방법.
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