KR100973262B1 - 반도체소자의 소자분리막 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 소자분리막 형성방법을 개시한다. 개시된 본 발명은
실리콘 기판상에 패드 산화막과 패드 질화막을 차례로 형성하는 단계; 상기 패드 질화막상에 식각정지막을 형성하는 단계; 상기 식각정지막, 패드 질화막, 패드산화막및 실리콘 기판을 선택적으로 제거하여 상기 실리콘 기판내에 트렌치를 형성하는 단계; 상기 트렌치표면에 측벽 산화막을 형성하는 단계; 상기 트렌치를 포함한 전체구조상면에 HDP산화막을 형성하여 트렌치를 매립하는 단계; 및 상기 식각정지막을 에치 스탑퍼로 상기 HDP산화막을 리버스 에치백공정에 의해 선택적으로 제거하는 단계를 포함하여 구성되어 식각정지막을 형성함으로써 에스티아이공정에서 리버스 에치백공정을 진행할 때 트렌치 하부막에 대한 손실을 방지할 수 있다.

Description

반도체소자의 소자분리막 형성방법{Method for forming element isolation layer of semiconductor device}
도 1a 및 도 1b는 종래의 반도체소자의 소자분리막 형성방법에 있어서 리버스 에치백방법을 설명하기 위한 공정단면도.
도 2a 및 도 2c는 본 발명에 따른 반도체소자의 소자분리막 형성방법에 있어서 리버스 에치백방법을 설명하기 위한 공정단면도.
<도면의 주요부분에 대한 기호의 설명>
31 : 실리콘 기판 33 : 패드 산화막
35 : 패드 질화막 37 : 폴리 실리콘
39 : 측면 산화막 41 : 트렌치
43 : 갭필 산화막 43a : 갭필 산화막
본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 특히 리버스 에치백공정을 진행할 때 식각정지막을 형성하여 트렌치 하부막에 대한 데미지를 방지하고 공정마진을 확보하는 반도체소자의 소자분리막 형성방법에 관한 것이다.
일반적으로, 에스티아이 씨엠피(sti cmp : shallow trench isolation chemical mechanical polishing)공정을 진행함에 있어 넓은 활성(active)지역의 질화막위에 산화막을 제거하기는 어려운 일이다.
따라서, 상기 산화막을 보다 용이하게 제거하기 위하여 추가로 마스크 공정을 삽입하여 넓은 액티브 지역의 상기 산화막을 제거하는 공정이 리버스 에치백공정이다.
이러한 리버스 에치백(reverse etchback)공정을 이용한 종래의 반도체소자의 소자분리막 형성방법에 대해 도 1a 및 도 1b를 참조하여 설명하면 다음과 같다. 도 1a 및 도 1b는 에스티아이 씨엠피공정에서 액티브 지역에 형성된 산화막을 제거하는 공정단면도이다.
종래기술에 따른 반도체소자의 소자분리막 형성방법은, 도 1a에서 도시된 바와 같이, 실리콘 기판(11)위에 패드 산화막(13)과 패드 질화막(15)을 차례로 형성한 후 마스크/에치공정을 거쳐 상기 패드 질화막(15)과 패드 산화막(13) 및 실리콘기판(11)을 선택적으로 제거하여 트렌치(17)를 형성한다.
그다음, 상기 트렌치(17)표면에 측벽 산화막(19)을 형성한 후
상기 패드산화막과 질화막이 형성된 활성지역과 상기 트렌치(17)상에 상기 트렌치(17)를 매립하는 갭필 산화막(21)을 증착한다.
이어서, 도 1b에 도시된 바와 같이, 에스티아이 씨엠피 공정을 진행함에 있어 상기 활성지역의 산화막을 제거하기 어려운 문제가 발생하여 상기 활성지역의 갭필 산화막(21)을 리버스 에치백공정을 이용하여 제거시킨다.
그 다음, 리버스 에치백공정을 진행한 후 갭필 산화막(21)을 선택적으로 제거하고 이어 잔존하는 패드질화막(15)을 제거하여 소자분리막(미도시)을 형성한다.
그러나, 일반적으로, 산화막과 질화막의 선택비는 1:1로서 종래의 리버스 에치백공정에서는 산화막과 질화막의 선택비를 높힐 수가 없다.
이로 인하여, 리버스 에치백공정을 진행할 때 포토공정에서 발생하는 미스어라인(misalign)현상과 트렌치를 덮는 갭필 산화막이 증착될 때 나타나는 웨이퍼표면의 토폴로지(topology)에 의하여 상기 리버스 에치백공정이 조금만 과도하게 진행되어도 도 1b의 'A'와 같이, 상기 산화막과 질화막으로 이루어지는 하부막에 데미지(damage)를 주게 된다.
따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로서, 활성지역에 형성된 질화막과 산화막의 선택비를 높힐 수 있는 식각정지막을 형성하여 리버스 에치백공정을 진행할 때 발생하는 트렌치 하부막에 대한 손상을 방지하여 씨엠피 공정에서의 공정마진을 확보할 수 있는 반도체소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 반도체소자의 소자분리막 형성방법은,
실리콘 기판상에 패드 산화막과 패드 질화막을 차례로 형성하는 단계;
상기 패드 질화막상에 식각정지막을 형성하는 단계;
상기 식각정지막, 패드 질화막, 패드산화막및 실리콘 기판을 선택적으로 제거하여 상기 실리콘 기판내에 트렌치를 형성하는 단계;
상기 트렌치표면에 측벽 산화막을 형성하는 단계;
상기 트렌치를 포함한 전체 구조상에 HDP산화막을 형성하여 트렌치를 매립하는 단계; 및
상기 식각정지막을 에치 스탑퍼로 HDP산화막을 리버스 에치백공정에 의해 선택적으로 제거하는 단계를 포함하여 구성되는 것을 특징으로 한다.
이 하, 본 발명에 따른 반도체소자의 소자분리막 형성방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.
삭제
도 2a 내지 도 2c는 본 발명에 따른 반도체소자의 소자분리막 형성방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체소자의 소자분리막 형성방법은, 도 2a에 도시된 바와 같이, 실리콘 기판(31)위에 패드 산화막(33)과 패드 질화막(35)을 차례로 형성한다.
그다음, 상기 패드 질화막(35)위에 식각정지막으로 사용하기 위해 폴리 실리콘층(37)을 300Å ~ 500Å두께로 증착한다. 이때, 상기 폴리 실리콘의 경우, 산화막과 식각 선택비를 높힐 수 있으므로 후속 리버스 에치백 공정에서 공정마진을 넓힐 수 있다.
이어서, 도 2b에 도시된 바와 같이, 상기 폴리 실리콘층(37)과 패드 질화막(35)및 패드 산화막(33)을 순차적으로 제거하여 상기 실리콘 기판(31)내에 트렌치(39)를 형성한 후, 상기 트렌치(39)표면에 측벽 산화막(41)을 성장시킨다.
그다음, 상기 트렌치(39)를 포함한 전체구조의 상면에 HDP산화막(43)을 증착하여 상기 트렌치를 매립한다.
이어서, 도 2c에 도시된 바와 같이, 리버스 에치백공정을 진행하여 상기 HDP 산화막(43)을 일정두께만큼 제거한다. 이때, 상기 리버스 에치백공정을 진행할 때, 에치용액(etchant)으로 플루오르화탄화수소(CHF4), 플로오르화탄소(CF4)를 사용하고 플르오르화탄화수소:플루오르화탄소의 비율을 5:5 ~ 6:4 정도로 하여 산화막과 폴리실리콘의 식각선택비를 10:1 이상으로 할 수 있다.
또한, 상기 리버스 에치백공정을 진행할 때, 도 2c의 "B"에서와 같이, 식각선택비가 높은 상기 폴리 실리콘층(27)의 식각정지(stopping)기능으로 인하여 상기 산화막과 질화막으로 구성되는 하부막에 대한 데미지가 방지된다.
그다음, 리버스 에치백공정을 진행한 후 잔존하는 패드 질화막(15)을 제거하여 소자분리막(미도시)을 형성한다.
상기에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 소자분리막 형성방법에 의하면, 에스티아이 씨엠피 공정에서 리버스 에치백공정을 진행할 때 식각선택비가 높은 폴리 실리콘을 식각정지막으로 이용하여 상기 리버스 에치백공정을 진행할 때 발생하는 트렌치 하부막에 대한 데미지를 방지할 수 있다.
따라서, 리버스 에치백 공정의 공정마진과 더블어 후속 씨엠피 공정에서의 공정마진도 확보할 수 있게 된다.
한편, 본 발명은 상술한 특정의 바람직한 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경실시가 가능할 것이다.

Claims (4)

  1. 실리콘 기판상에 패드산화막과 패드질화막을 차례로 형성하는 단계;
    상기 패드질화막상에 식각정지막을 형성하는 단계;
    상기 식각정지막, 패드질화막 및 패드산화막을 패터닝하고, 패터닝된 상기 식각정지막, 패드질화막 및 패드산화막을 마스크로 상기 실리콘 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 표면에 측벽 산화막을 형성하는 단계;
    상기 트렌치를 포함한 전체 구조상에 HDP산화막을 형성하여 트렌치를 매립하는 단계; 및
    상기 식각정지막을 에치 스탑퍼로 하여 상기 HDP산화막을 리버스 에치백하는 단계를 포함하여 구성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  2. 제 1항에 있어서, 상기 식각정지막으로는 폴리실리콘층을 사용하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  3. 제 2항에 있어서, 상기 폴리실리콘층은 300Å ~ 500Å두께로 증착하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  4. 제 1항에 있어서, 상기 리버스 에치백시에 에천트로 CHF4 및 CF4를 혼합한 용액을 사용하되, 상기 CHF4 대 CF4의 혼합 비율은 5:5 ~ 6:4인 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
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* Cited by examiner, † Cited by third party
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KR20030000490A (ko) * 2001-06-25 2003-01-06 주식회사 하이닉스반도체 반도체소자의 제조방법
KR20030050702A (ko) * 2001-12-19 2003-06-25 주식회사 하이닉스반도체 반도체 소자의 격리막 형성 방법

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